專利名稱：垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管及制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于CMOS超大規(guī)模集成電路(ULSI)中場效應(yīng)晶體管邏輯器件領(lǐng)域，具體涉及一種垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管。
背景技術(shù)：
自第一塊集成電路誕生以來，集成電路技術(shù)一直沿著“摩爾規(guī)律”的軌跡發(fā)展，半導(dǎo)體器件尺寸不斷減小。同時，由于傳統(tǒng)MOSFET的亞閾值斜率受到熱電勢kT/q的限制而無法隨著器件尺寸的縮小而同步減小，使得器件泄漏電流增大，整個芯片的能耗不斷上升，芯片功耗密度急劇增大，嚴(yán)重阻礙了芯片在系統(tǒng)集成中的應(yīng)用。為了適應(yīng)集成電路的發(fā)展趨勢，新型超低功耗器件的開發(fā)和研究工作就顯得特別重要。隧穿場效應(yīng)晶體管(TFET，TunnelingField-Effect Transistor)采用帶帶隧穿(BTBT)新導(dǎo)通機制,是一種非常有潛力的適于系統(tǒng)集成應(yīng)用發(fā)展的新型低功耗器件。TFET通過柵電極控制溝道能帶位置，使得源端價帶電子隧穿到溝道導(dǎo)帶(或溝道價帶電子隧穿到源端導(dǎo)帶)形成隧穿電流。這種新型導(dǎo)通機制突破傳統(tǒng)MOSFET亞閾值斜率理論極限中熱電勢kT/q的限制，可以實現(xiàn)低于60mV/dec的超陡亞閾值斜率，降低器件靜態(tài)漏泄電流進(jìn)而降低器件靜態(tài)功耗。但是，TFET輸出特性與傳統(tǒng)MOSFET完全不同，在傳統(tǒng)MOSFET的輸出特性中，輸出電流隨著漏端電壓增大而增大，是通過漏端電壓提高載流子遷移速率實現(xiàn)的。在TFET中，輸出電流隨著漏端電壓增大而增大的過程，是通過漏端電壓降在源端隧穿結(jié)處，非常有效地改變隧穿結(jié)隧穿寬度從而使輸出隧穿電流增大實現(xiàn)的。由于輸出隧穿電流值與隧穿寬度λ成e指數(shù)關(guān)系，漏端電壓與輸出隧穿電流呈現(xiàn)一種超e指數(shù)關(guān)系。因而TFET輸出特性曲線前段的非飽和區(qū)域，是一種超e指數(shù)的非線性曲線，即器件在電路應(yīng)用中的輸出電阻相當(dāng)大。TFET的這種輸出特性非常不利于器件的電路應(yīng)用，因此改善TFET輸出特性是TFET電路應(yīng)用中一個非常重要的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管。該器件結(jié)構(gòu)可以顯著改善隧穿場效應(yīng)晶體管的輸出特性。本發(fā)明提供的垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管，如圖1所示。該隧穿場效應(yīng)晶體管包括源區(qū)，漏區(qū)，溝道區(qū)以及控制柵。其特征在于，具有垂直溝道并且溝道區(qū)摻雜為緩變非均勻摻雜，溝道摻雜濃度沿垂直方向呈高斯分布并且靠近漏端處溝道摻雜濃度較高，一般高于IEHcnT3，靠近源端處溝道摻雜濃度較低，一般約比漏端處摻雜濃度低2-3個數(shù)量級；另外，在垂直溝道兩側(cè)具有雙控制柵并且控制柵為L型短柵結(jié)構(gòu)，在靠近漏端處溝道存在一個沒有柵覆蓋的區(qū)域，而在源區(qū)存在一個柵過覆蓋區(qū)域。對于N型器件來說，源區(qū)為P型重?fù)诫s(約lE19cnT3-lE21cnT3)，漏區(qū)為N型重?fù)诫s(約lE19cnT3-lE21cnT3)，溝道區(qū)為緩變非均勻P型摻雜(靠近漏區(qū)部分溝道較高摻雜濃度取值可在lE14CnT3-lE17Cm_3之間)。而對于P型器件來說，源區(qū)為N型重?fù)诫s，漏區(qū)為P型重?fù)诫s，溝道區(qū)為緩變非均勻N型摻雜。所述器件中柵漏之間控制柵未覆蓋溝道區(qū)長度取值與具體器件的整個溝道長度有關(guān)，過短的控制柵未覆蓋溝道區(qū)長度起不到明顯地改善TFET輸出特性的效果，過長的控制柵未覆蓋溝道區(qū)長度將會使器件溝道區(qū)柵控過弱，導(dǎo)致器件性能退化，控制柵未覆蓋溝道區(qū)長度一般優(yōu)化在整個溝道長度(源區(qū)邊緣與漏區(qū)邊緣之間的長度)的50%及以上，取值可以在10nm-5um之間。所述器件中垂直溝道區(qū)靠近漏端較重?fù)诫s溝道區(qū)域的摻雜濃度，過低的摻雜濃度無法有效屏蔽漏端電場，過高的摻雜濃度則容易在漏端形成P+-N+結(jié)，在漏端處發(fā)生隧穿形成泄漏電流，一般取值在lE14Cm_3-lE17Cm_3之間。本發(fā)明場效應(yīng)晶體管是一種非均勻溝道摻雜以及短柵結(jié)構(gòu)的垂直溝道晶體管，可以應(yīng)用于硅基半導(dǎo)體材料，也可以應(yīng)用于其他半導(dǎo)體材料。為達(dá)到本發(fā)明的上述目的，本發(fā)明提出了相應(yīng)制備方法來實現(xiàn)TFET的垂直非均勻摻雜溝道和雙柵結(jié)構(gòu)，具體包括以下步驟:( I)襯底準(zhǔn)備:輕摻雜或未摻雜的半導(dǎo)體襯底；(2)初始熱氧化并淀積一層氮化物，并光刻出垂直溝道圖形；(3)刻蝕出垂直溝道區(qū)，同時暴露出源區(qū)，進(jìn)行源區(qū)雜質(zhì)注入；(4)除去之前氮化物及生長的氧化物，重新生長柵介質(zhì)材料，淀積柵材料；(5)淀積掩膜層，該掩膜層厚度即為器件短柵的垂直部分長度，去除多余柵材料，形成L型雙柵結(jié)構(gòu)；(6)淀積掩膜層，采用高能量、低劑量(雜質(zhì)注入深度較深，雜質(zhì)濃度較低)離子注入，形成垂直溝道的非均勻摻雜，靠近漏端較高濃度約I X IO14 I X IO17CnT3 ；(7)采用低能量、高劑量(雜質(zhì)注入深度較錢淺，雜質(zhì)濃度較高)離子注入，完成漏區(qū)雜質(zhì)注入，摻雜濃度約I X IO19 I X IO21cnT3 ；(8)快速高溫退火激活雜質(zhì)；(9)最后進(jìn)入同CMOS —致的后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可制得所述的垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管。上述的制備方法中，所述步驟(I)中的半導(dǎo)體襯底材料選自S1、Ge、SiGe、GaAs或其他Il-vi，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體、絕緣體上的硅(SOI)或絕緣體上的鍺(G0I)。上述的制備方法中，所述步驟(4)中的柵介質(zhì)層材料選自Si02、Si3N4和高K柵介質(zhì)材料。上述的制備方法中，所述步驟(4)中的生長柵介質(zhì)層的方法選自下列方法之一:常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積和物理氣相淀積。上述的制備方法中，所述步驟(4)中的柵材料選自摻雜多晶硅、金屬鈷，鎳以及其他金屬或金屬硅化物。本發(fā)明的技術(shù)效果(以N型器件為例):1、由于該器件的垂直溝道設(shè)計，工藝上較易實現(xiàn)控制柵的雙柵結(jié)構(gòu)，從而增強器件柵控能力，達(dá)到增大器件導(dǎo)通電流，獲得更陡直亞閾值斜率的效果。2、由于溝道的非均勻摻雜設(shè)計，漏端附近溝道摻雜濃度較高，漏端電場難以穿透到達(dá)源端隧穿結(jié)處，有效減小漏端電壓對源端隧穿結(jié)隧穿寬度的影響，弱化了輸出隧穿電流對漏端電壓的超e指數(shù)關(guān)系，從而達(dá)到減小輸出電阻，改善器件輸出特性的作用。3、由于器件的短柵設(shè)計，在靠近漏端處存在沒有控制柵覆蓋的溝道區(qū)形成了一個高阻區(qū)，使得漏端電壓增大過程中，漏壓壓降將大部分降在這部分沒有柵覆蓋的溝道區(qū)，從而減小漏端電壓對源端隧穿結(jié)處隧穿寬度的影響，也起到了改善器件輸出特性的作用。4、由于該器件在源區(qū)存在一個過覆蓋區(qū)域，在控制柵過覆蓋的源區(qū)部分將會發(fā)生垂直于柵表面的隧穿，從而增大隧穿面積，增大器件導(dǎo)通電流。5、由于器件的控制柵的L型結(jié)構(gòu)，控制柵拐角處電場強度很大，將增大源端隧穿結(jié)處的隧穿電場，有利于增大器件導(dǎo)通電流，并獲得更加陡直的亞閾值斜率。與現(xiàn)有的TFET相比，垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管通過器件結(jié)構(gòu)設(shè)計，有效抑制了漏端電場對源端隧穿結(jié)處隧穿寬度的影響，弱化了輸出隧穿電流對漏端電壓的超e指數(shù)關(guān)系，顯著改善了器件輸出特性。同時，該隧穿場效應(yīng)晶體管也有利于增大器件導(dǎo)通電流，獲得更陡直的亞閾值斜率。


圖1為本發(fā)明垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管的結(jié)構(gòu)示意圖。圖2為刻蝕完垂直溝道區(qū)，并完成源區(qū)注入的半導(dǎo)體基片；圖3為淀積二氧化硅和多晶硅柵示意圖；圖4為通過各向同性回刻完成二氧化硅和多晶硅柵刻蝕，形成短柵結(jié)構(gòu)示意圖；圖5為分別完成垂直溝道非均勻摻雜注入與漏區(qū)雜質(zhì)注入后示意圖。圖6為完全形成后的垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管示意圖。圖中，I——漏區(qū)；2——溝道；3a，3b——源區(qū)；4，4a，4b——多晶硅柵；5，5a，5b-柵氧化層；6-金屬電極；7-氮化娃(Si3N4) ；8-二氧化娃(Si02)。
具體實施例方式下面通過實例對本發(fā)明做進(jìn)一步說明。需要注意的是，公布實施例的目的在于幫助進(jìn)一步理解本發(fā)明，但是本領(lǐng)域的技術(shù)人員可以理解:在不脫離本發(fā)明及所附權(quán)利要求的精神和范圍內(nèi)，各種替換和修改都是可能的。因此，本發(fā)明不應(yīng)局限于實施例所公開的內(nèi)容，本發(fā)明要求保護(hù)的范圍以權(quán)利要求書界定的范圍為準(zhǔn)。以下結(jié)合附圖，通過具體的實施例對本發(fā)明所述的垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管的實施方法做進(jìn)一步的說明具體實施步驟如圖2-6所示:(以N型器件為例)1、在半導(dǎo)體基片上淀積一層Si3N4膜，光刻，采用RIE深刻蝕出垂直溝道區(qū)，溝道區(qū)寬度在 20nm-500nm ；2、刻蝕完畢后，進(jìn)行源區(qū)注入BF2(1015/Cm_2，20keV)，如圖2所示，并對注入雜質(zhì)進(jìn)行激活(1050°C，10s)。3、熱氧化形成柵氧化層(5nm)，然后采用LPCVD淀積多晶硅柵(50nm)如圖3所示。4、然后淀積氧化硅，該氧化硅層厚度即為器件短柵的垂直部分柵長，采用稀H氫氟酸(DHF)各向同性腐蝕掉多余多晶硅柵部分，如圖4所示。
5、首先采用高能量、低劑量的BF2 (1013/Cm_2，50keV)進(jìn)行垂直溝道區(qū)雜質(zhì)注入，使得溝道區(qū)雜質(zhì)注入深度較深(透過漏區(qū)部分)，雜質(zhì)濃度較低。在垂直溝道區(qū)形成緩變雜質(zhì)摻雜；然后采用低能量、高劑量進(jìn)行漏區(qū)雜質(zhì)注入(As，IO1Vcm-2, IOkeV)使得雜質(zhì)注入深度較淺(停留在漏區(qū)部分)，雜質(zhì)濃度較高，如圖5所示。6、完成接觸孔刻蝕和金屬電極金屬電極，完全形成垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管，如圖6所示。雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管，包括源區(qū)、漏區(qū)、溝道區(qū)以及控制柵，其特征在于，具有垂直溝道并且溝道區(qū)摻雜為緩變非均勻摻雜，溝道摻雜濃度沿垂直方向呈高斯分布并且靠近漏端處溝道摻雜濃度較高，靠近源端處溝道摻雜濃度較低；另外，在垂直溝道兩側(cè)具有雙控制柵并且控制柵為L型短柵結(jié)構(gòu)，在靠近漏端處溝道存在一個沒有柵覆蓋的區(qū)域，而在源區(qū)存在一個柵過覆蓋區(qū)域。
2.如權(quán)利要求1所述的短柵隧穿場效應(yīng)晶體管，其特征是，靠近源端處溝道摻雜濃度比漏端處摻雜濃度低2至3個數(shù)量級。
3.如權(quán)利要求1所述的短柵隧穿場效應(yīng)晶體管，其特征是，對于N型器件來說，源區(qū)為P型重?fù)诫s，漏區(qū)為N型重?fù)诫s，溝道區(qū)為緩變非均勻P型摻雜；而對于P型器件來說，源區(qū)為N型重?fù)诫s,漏區(qū)為P型重?fù)诫s，溝道區(qū)為緩變非均勻N型摻雜。
4.如權(quán)利要求1所述的短柵隧穿場效應(yīng)晶體管，其特征是，所述器件中柵漏之間控制柵未覆蓋溝道區(qū)長度取值為整個溝道長度的50%以上。
5.如權(quán)利要求1所述的短柵隧穿場效應(yīng)晶體管，其特征是，所述器件中垂直溝道區(qū)靠近漏端較重?fù)诫s溝道區(qū)域的摻雜濃度取值在lE14cm-3至lE17cm-3之間。
6.一種垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管的制備方法，包括以下步驟: 1)襯底準(zhǔn)備:輕摻雜或未摻雜的半導(dǎo)體襯底； 2)初始熱氧化并淀積一層氮化物，并光刻出垂直溝道圖形； 3)刻蝕出垂直溝道區(qū)，同時暴露出源區(qū)，進(jìn)行源區(qū)雜質(zhì)注入； 4)除去之前氮化物及生長的氧化物，重新生長柵介質(zhì)材料，淀積柵材料； 5)淀積掩膜層，該掩膜層厚度即為器件短柵的垂直部分長度，去除多余柵材料，形成L型雙柵結(jié)構(gòu)； 6)淀積掩膜層，采用高能量、低劑量離子注入，形成垂直溝道的非均勻摻雜，靠近漏端濃度為 I X IO14 至 I X IO17CnT3 ； 7)采用低能量、高劑量離子注入，完成漏區(qū)雜質(zhì)注入，摻雜濃度為IXIO19至I X IO21CnT3 ； 8)快速高溫退火激活雜質(zhì)； 9)最后進(jìn)入同CMOS—致的后道工序，包括淀積鈍化層、開接觸孔以及金屬化，即可制得所述的垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管。
7.如權(quán)利要求6所述的制備方法，其特征是，所述步驟I)中的半導(dǎo)體襯底材料選自S1、Ge,SiGe,GaAs或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體、絕緣體上的硅或絕緣體上的鍺。
8.如權(quán)利要求6所述的制備方法，其特征是，所述步驟4)中的柵介質(zhì)層材料選自Si02、Si3N4。
9.如權(quán)利要求6所述的制備方法，其特征是，所述步驟4)中的生長柵介質(zhì)層的方法選自下列方法之一:常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積和物理氣相淀積。
10.如權(quán)利要求6所述的制備方法，其特征是，所述步驟4)中的柵材料選自摻雜多晶娃、金屬鈷，鎳。
全文摘要
一種垂直非均勻摻雜溝道的短柵隧穿場效應(yīng)晶體管及制備方法。所述短柵隧穿場效應(yīng)晶體管具有垂直溝道并且溝道區(qū)摻雜為緩變非均勻摻雜，溝道摻雜濃度沿垂直方向呈高斯分布并且靠近漏端處溝道摻雜濃度較高，靠近源端處溝道摻雜濃度較低；另外，在垂直溝道兩側(cè)具有雙控制柵并且控制柵為L型短柵結(jié)構(gòu)，在靠近漏端處溝道存在一個沒有柵覆蓋的區(qū)域，而在源區(qū)存在一個柵過覆蓋區(qū)域。與現(xiàn)有的TFET相比，本發(fā)明所述短柵隧穿場效應(yīng)晶體管，有效抑制了漏端電場對源端隧穿結(jié)處隧穿寬度的影響，弱化了輸出隧穿電流對漏端電壓的超e指數(shù)關(guān)系，顯著改善了器件輸出特性。同時，該隧穿場效應(yīng)晶體管也有利于增大器件導(dǎo)通電流，獲得更陡直的亞閾值斜率。
文檔編號H01L29/788GK103151391SQ20131008497
公開日2013年6月12日 申請日期2013年3月18日 優(yōu)先權(quán)日2013年3月18日
發(fā)明者黃如, 吳春蕾, 黃芊芊, 王超, 王佳鑫, 王陽元 申請人:北京大學(xué)