插塞結(jié)構(gòu)及其制作工藝的制作方法
【專利摘要】本發(fā)明公開一種插塞結(jié)構(gòu)及其制作工藝，該插塞結(jié)構(gòu)包含一第一介電層、一第二介電層、一阻障層以及一第二插塞。第一介電層位于一基底上，第一介電層具有一第一插塞位于其中，其中第一插塞連接位于基底中的一源/漏極。第二介電層位于第一介電層上，且第二介電層具有一開口暴露出第一插塞。阻障層順應(yīng)覆蓋開口，其中阻障層具有一底部以及一側(cè)壁部，且底部為單層并連接第一插塞，而側(cè)壁部為雙層。第二插塞填滿開口并位于阻障層上。此外，本發(fā)明更提供一種形成此插塞結(jié)構(gòu)的制作工藝。
【專利說明】插塞結(jié)構(gòu)及其制作工藝

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種插塞結(jié)構(gòu)及其制作工藝，且特別是涉及一種插塞結(jié)構(gòu)及其制作工藝，其以氬氣濺鍍制作工藝移除部分的阻障層。

【背景技術(shù)】
[0002]在集成電路的制造過程中，場效晶體管(field effect transistor)是一種極重要的電子元件，而隨著半導(dǎo)體元件的尺寸越來越小，晶體管的制作工藝步驟也有許多的改進，以制造出體積小而高品質(zhì)的晶體管?，F(xiàn)有的晶體管制作工藝是在基底上形成柵極結(jié)構(gòu)之后，再在柵極結(jié)構(gòu)相對兩側(cè)的基底中形成輕摻雜漏極結(jié)構(gòu)(lightly doped drain, LDD)。接著于柵極結(jié)構(gòu)側(cè)邊形成間隙壁(spacer)，并以此柵極結(jié)構(gòu)及間隙壁做為掩模，進行離子注入步驟，以于基底中形成源極/漏極區(qū)。而為了要將晶體管的柵極、源極、與漏極適當(dāng)電連接于電路中，因此需要形成接觸插塞(contact plug)來進行導(dǎo)通。接觸插塞中更形成有阻障層圍繞其中的低電阻率材料以防止低電阻率材料向外擴散至其他區(qū)域。隨著半導(dǎo)體元件尺寸的縮小，在接觸洞(contact hole)中填入阻障層以及低電阻率材料以形成接觸插塞，并維持甚至提升半導(dǎo)體元件的效能，即為目前業(yè)界發(fā)展的目標之一。


【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于提供一種插塞結(jié)構(gòu)及其制作工藝，其進行一濺鍍制作工藝，移除一阻障層的至少部分的底部，以提升所形成的半導(dǎo)體元件的電性品質(zhì)。
[0004]為達上述目的，本發(fā)明提供一種插塞結(jié)構(gòu)，包含一第一介電層、一第二介電層、一阻障層以及一第二插塞。第一介電層位于一基底上，第一介電層具有一第一插塞位于其中，其中第一插塞連接位于基底中的一源/漏極。第二介電層位于第一介電層上，且第二介電層具有一開口暴露出第一插塞。阻障層順應(yīng)覆蓋開口，其中阻障層具有一底部以及一側(cè)壁部，且底部為單層并連接第一插塞，而側(cè)壁部為雙層。第二插塞填滿開口并位于阻障層上。
[0005]本發(fā)明提供一種形成插塞結(jié)構(gòu)的制作工藝，包含下述步驟。首先，提供一基底，具有一源/漏極。接著，依序形成一第一介電層以及一第二介電層于基底上，其中第一介電層具有一第一插塞連接源/漏極，而第二介電層具有一開口暴露出第一插塞。接續(xù)，形成一阻障層順應(yīng)覆蓋開口以及第一插塞。續(xù)之，進行一第一濺鍍制作工藝，移除至少部分阻障層的一底部，但保留阻障層的一側(cè)壁部。繼之，形成一第二插塞于開口中。
[0006]基于上述，本發(fā)明提出一種插塞結(jié)構(gòu)以及其形成制作工藝，其進行一第一濺鍍制作工藝以移除一阻障層的至少一層的一底部，因此可減少一第一插塞以及一第二插塞之間的接觸阻抗(contact resistance, Re),提升第一插塞以及一第二插塞之間的粘著性,改善阻障層的頂臨界尺寸(critical dimens1n, CD)以及提升開口的填洞能力。

【專利附圖】

【附圖說明】
[0007]圖1-圖6是本發(fā)明一第一實施例的形成插塞結(jié)構(gòu)的制作工藝的剖面示意圖；
[0008]圖7-圖10是本發(fā)明一第二實施例的形成插塞結(jié)構(gòu)的制作工藝的剖面示意圖；
[0009]圖11是本發(fā)明一實施例的插塞結(jié)構(gòu)的剖面示意圖；
[0010]圖12是本發(fā)明一實施例的插塞結(jié)構(gòu)的剖面示意圖。
[0011]主要元件符號說明
[0012]10:絕緣結(jié)構(gòu)
[0013]110:基底
[0014]120:M0S 晶體管
[0015]121:介電層
[0016]122:功函數(shù)層
[0017]123:低電阻率材料
[0018]124:輕摻雜源/漏極
[0019]125:源 / 漏極
[0020]126:外延結(jié)構(gòu)
[0021]128:接觸洞蝕刻停止層
[0022]130:第一插塞
[0023]132、170、170，、270、370、470:阻障層
[0024]132a、172，a、172a、272，a、272a、372a、472a:鈦層
[0025]132b、172，b、172b、272，b、272b、372b、472b:氮化鈦層
[0026]134:低電阻率材料
[0027]140:第一介電層
[0028]150:蓋層
[0029]160:第二介電層
[0030]180、280、380、480:第二插塞
[0031]180’:低電阻率材料
[0032]C:柵極通道
[0033]hl、h2:上表面
[0034]M:金屬柵極
[0035]Pl:第二濺鍍制作工藝
[0036]P2:第一濺鍍制作工藝
[0037]R1、R2、R3、R4:開口
[0038]S1、S3、S5:底部
[0039]S2、S4、S6:側(cè)壁部
[0040]T1、T2:頂部

【具體實施方式】
[0041]圖1-圖6是繪示本發(fā)明一第一實施例的形成插塞結(jié)構(gòu)的制作工藝的剖面示意圖。如圖1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆娃基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆絕緣(silicon-on-1nsulator, SOI)基底等半導(dǎo)體基底。形成絕緣結(jié)構(gòu)10于基底中，以電性絕緣各MOS晶體管。形成一 MOS晶體管120于基底110上/中。MOS晶體管可包含一金屬柵極M位于基底上。金屬柵極M又可包含一堆疊結(jié)構(gòu)，其由下而上包含一介電層121，一功函數(shù)層122以及一低電阻率材料123。MOS晶體管可更包含一輕摻雜源/漏極124、一源/漏極125以及一外延結(jié)構(gòu)126于金屬柵極M側(cè)邊的基底110中。介電層121可包含一選擇性阻障層(未繪示)以及一高介電常數(shù)介電層，其中選擇性阻障層可例如為一氧化層，其例如以一熱氧化制作工藝或一化學(xué)氧化制作工藝形成，而高介電常數(shù)介電層例如為一含金屬介電層，其可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發(fā)明不以此為限。更進一步而言，高介電常數(shù)柵極介電層可選自氧化鉿(hafniumoxide, Η--2)、娃酸給氧化合物(hafnium silicon oxide, HfSi04)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfS1N)、氧化招(aluminum oxide, A1203)、氧化鑭(lanthanum oxide, La203)、氧化組(tantalum oxide, Ta205)、氧化宇乙(yttrium oxide,Y203)、氧化錯(zirconium oxide, Zr02)、欽酸銀(strontium titanate oxide, SrTi03)>娃酸錯氧化合物(zirconium silicon oxide, ZrSi04)、錯酸給(hafnium zirconiumoxide, HfZr04)、銀秘組氧化物(strotium bismuth tantalate, SrBi2Ta209, SBT)、錯欽酸鉛(lead zirconate 欽 tanate, PbZrxTil_x03, PZT)與欽酸鋇銀(barium strontiumTitanate, BaxSr l-xTi03, BST)所組成的群組。功函數(shù)層122可為單層結(jié)構(gòu)或復(fù)合層結(jié)構(gòu)，例如由氮化鈦(titanium nitride, TiN)、碳化鈦(titanium carbide, TiC)、氮化組(tantalum nitride, TaN)、碳化組(tantalum carbide, TaC)、碳化鶴(tungstencarbide, WC)、招化欽(欽 tanium aluminide, TiAl)或氮化招欽(aluminum titaniumnitride, TiAlN)等所組成。低電阻率材料123可由鋁、鎢、鈦鋁合金(鈦Al)或鈷鎢磷化物(cobalt tungsten phosphide, CoffP)等低電阻材料所構(gòu)成。阻障層可選擇性形成于介電層121、功函數(shù)層122或低電阻率材料123之間，其中阻障層170例如為氮化鉭(tantalumnitride, TaN)、氮化鈦(titanium nitride, TiN)等的單層結(jié)構(gòu)或復(fù)合層結(jié)構(gòu)。輕摻雜源/漏極124以及源/漏極125 的摻雜雜質(zhì)可為例如硼等三價離子，或者例如磷等五價離子，視實際所欲形成的MOS晶體管M的電性而定。外延結(jié)構(gòu)126則可例如為一硅鍺外延結(jié)構(gòu)或一硅碳外延結(jié)構(gòu)等。另外，一接觸洞蝕刻停止層128以及一第一介電層140則位于基底110上但暴露出金屬柵極M。接觸洞蝕刻停止層128以及第一介電層140可在形成源/漏極125之后，以及形成金屬柵極M之前由沉積并平坦化而形成。接觸洞蝕刻停止層128可例如為一氮化層或一已摻雜的氮化層，其可更具有施加應(yīng)力于金屬柵極M下方的一柵極通道C的能力，而第一介電層140可例如為一氧化層，但本發(fā)明不以此為限。接著，形成一蓋層150于第一介電層140上。蓋層150可例如為一氮化層或一含碳的氮化層,但本發(fā)明不以此為限。
[0042]形成第一插塞130于蓋層150以及第一介電層140中，并物理性接觸源/漏極125。另外，可形成一金屬娃化物127于第一插塞130以及源/漏極125之間，以緩沖第一插塞130以及源/漏極125。第一插塞130可包含一阻障層132以及一低電阻率材料134。阻障層132具有一 U型剖面的雙層結(jié)構(gòu)，其由下而上可包含一鈦層132a以及一氮化鈦層132b，但本發(fā)明不以此為限。在其他實施例中，阻障層132可為單層或其他多層結(jié)構(gòu)。低電阻率材料134可由銅或鎢等材料所組成。在本實施例中，繪示二第一插塞130，但第一插塞130的個數(shù)非限于此，是依據(jù)實際需要而訂。
[0043]在本實施例中，蓋層150形成于第一介電層140上且覆蓋金屬柵極M,以防止于后續(xù)制作工藝中損傷金屬柵極M，又第一插塞130延伸至蓋層150以電性接觸其他外部電路。因此，第一插塞130的一上表面hi高于金屬柵極M的一上表面h2。此外,在其他實施例中，可不形成蓋層150，則第一插塞130與金屬柵極M位于同一水平面上。又另一實施中，可形成第一蓋層及第二蓋層，形成第一插塞于此兩層蓋層以及第一介電層140中并物理性接觸源/漏極125，后續(xù)可形成一金層硅化物于此插塞中，接著形成U型剖面的雙層結(jié)構(gòu)，依序為一鈦層及一氮化鈦層，接著填入低電阻率材料，如銅或鎢，最后一道平坦化步驟利用研磨液對第一蓋層及第二蓋層有高選擇性比，使之停在第一蓋層，可有效改善研磨制作工藝(chemical mechanical polishing, CMP)的凹陷效應(yīng)(dishing effect)。
[0044]如圖2所示，一第二介電層(未繪示)全面覆蓋蓋層150，接著被圖案化以形成一第二介電層160于蓋層150上,而第二介電層160具有開口 Rl并暴露出第一插塞130。在本實施例中形成二開口 Rl以對應(yīng)二第一插塞130，但開口 Rl的個數(shù)不以此為限，其依序第一插塞130的個數(shù)而訂。在此強調(diào)，第一插塞130具有一金屬氧化層位于其上。在本實施例中，金屬氧化層為一原生氧化層，其在第一插塞130轉(zhuǎn)換至不同制作工藝腔體時暴露于空氣中形成，但本發(fā)明不以此為限。是以，可選擇性進行一第二濺鍍制作工藝Pl以移除金屬氧化層。在本實施例中，第二濺鍍制作工藝Pl為一氬氣(Ar)濺鍍制作工藝，但本發(fā)明不以此為限。
[0045]如圖3所示，形成一阻障層170’順應(yīng)覆蓋開口 R1、第一插塞130以及第二介電層160，其中本實施例的阻障層170’可由下而上包含一鈦層172’a以及一氮化鈦層172’b，但在其他實施例中阻障層170’可為單層或其他多層結(jié)構(gòu)。
[0046]繼之，進行一第一濺鍍制作工藝P2以移除阻障層170’的一底部SI以及一頂部Tl，但保留阻障層170’的一側(cè)壁部S2，因此形成阻障層170，其具有一鈦層172a以及一氮化鈦層172b于開口 Rl的側(cè)壁，如圖4所示。在一較佳的實施例中，第一濺鍍制作工藝P2為一氬氣(Ar)濺鍍制作工藝，以移除部分的阻障層170’，但不與阻障層170’反應(yīng)。再者，第一濺鍍制作工藝P2可進一步移除氧化層。氧化層于形成第一插塞130之后形成，而部分的氧化層即便在進行第二濺鍍制作工藝Pl之后仍有殘留，因而第一濺鍍制作工藝P2可再移除此些殘留的氧化層。在一例中，第一濺鍍制作工藝P2以及第二濺鍍制作工藝Pl相同，因此可以相同方法簡化制作工藝。較佳者，可于不同制作工藝腔體中形成阻障層170’以及進行第一濺鍍制作工藝P2。甚至，可于不同制作工藝腔體中形成鈦層172’ a、形成氮化鈦層172’b以及進行第一濺鍍制作工藝P2。具體而言，鈦層172’a可例如由一物理氣相沉積(physical vapor deposit1n, PVD)制作工藝形成，而氮化鈦層172’ b則可例如由一化學(xué)氣相沉積(chemical vapor deposit1n, CVD)制作工藝形成,但本發(fā)明不以此為限。
[0047]如圖5所示，填入一低電阻率材料180 ’于開口 Rl中并覆蓋第二介電層160 ;然后，平坦化低電阻率材料180’，以形成第二插塞180于開口 Rl中，如圖6所示。低電阻率材料180’以及第二插塞180可由銅或鎢組成，但本發(fā)明不以此為限。第二插塞180物理性接觸第一插塞130 ;特別是，第二插塞180的低電阻率材料物理性接觸第一插塞130的低電阻率材料134。因此，第二插塞180的個數(shù)對應(yīng)第一插塞130的個數(shù)。
[0048]承上，由于阻障層170’的底部SI由第一濺鍍制作工藝P2移除，第二插塞180可直接物理性連接第一插塞130。因此，可降低第一插塞130以及第二插塞180之間的接觸阻抗(contact resistance, Re)。再者,第一插塞130與第二插塞180的粘著性優(yōu)于鈦層172a與第一插塞130的粘著性以及氮化鈦層172b與第二插塞180的粘著性；本發(fā)明可改善阻障層170的頂臨界尺寸(critical dimens1n,⑶),及提升開口 Rl的填洞能力，以及減少第二插塞180的空隙。
[0049]在本實施例中，是移除阻障層170’的底部SI，包含鈦層172’ a以及氮化鈦層172’b。然而，在以下列出的第二實施例中，僅移除鈦層172’a的底部但保留氮化鈦層172’b的底部，而第二實施例仍可具有前述實施例的優(yōu)點。
[0050]圖7-圖10是繪示本發(fā)明一第二實施例的形成插塞結(jié)構(gòu)的制作工藝的剖面示意圖。第二實施例的第一步驟與圖1-圖2所示的步驟相同。此步驟可包含:一第一介電層140位于一基底110上，而此第一介電層140具有第一插塞130位于其中，其中第一插塞130物理性連接形成于基底110中的一 MOS晶體管M的一源/漏極125 ;—第二介電層160位于第一介電層140上,而第二介電層160具有開口 Rl暴露出第一插塞130。在此強調(diào),第一插塞130具有一金屬氧化層位于其上。在本實施例中，金屬氧化層為一原生氧化層，其是在第一插塞130轉(zhuǎn)換至不同制作工藝腔體時暴露于空氣中形成，但本發(fā)明不以此為限。是以，可選擇性進行一第二濺鍍制作工藝Pl以移除金屬氧化層。在本實施例中，第二濺鍍制作工藝Pl為一氬氣(Ar)濺鍍制作工藝，但本發(fā)明不以此為限。
[0051]之后,如圖7所不,形成一鈦層272’a順應(yīng)覆蓋開口 R1、第二介電層160以及第一插塞130。其后，進行一第一濺鍍制作工藝P2，以移除鈦層272’ a的一底部S3以及一頂部T2但保留鈦層272’a的一側(cè)壁部S4，因而形成一鈦層272a，如圖8所示。第一濺鍍制作工藝P2可包含一氬氣(Ar)濺鍍制作工藝，用以移除部分的鈦層272’a而不與鈦層272’a反應(yīng)，但本發(fā)明不以此為限。第一濺鍍制作工藝P2可再進一步移除氧化層。氧化層是于形成第一插塞130之后形成，而部分的氧化層即便在進行第二濺鍍制作工藝Pl之后仍有殘留，因此第一濺鍍制作工藝P2可再移除此些殘留的氧化層。在一例中，第一濺鍍制作工藝P2以及第二濺鍍制作工藝Pl相同，因此可以相同方法簡化制作工藝。較佳者，可于不同制作工藝腔體中形成鈦層272’ a以及進行第一濺鍍制作工藝P2。
[0052]如圖9所不,形成一氮化鈦層272’ b于鈦層272a、第一插塞130以及第二介電層160上。然后，填入一低電阻率材料(未繪示)于開口 Rl中并覆蓋第二介電層160。平坦化低電阻率材料(未繪示)以及氮化鈦層272’b，因而形成氮化鈦層272b以及第二插塞280于開口 R2中，如圖10所示。氮化鈦層272b以及鈦層272a構(gòu)成阻障層270。低電阻率材料(未繪示)以及第二插塞280是由銅或鎢等所組成，但本發(fā)明不以此為限。第二插塞280經(jīng)由氮化鈦層272b的底部S5連接二第一插塞130。在本實施例中，各阻障層270具有一底部S5以及一側(cè)壁部S6，且底部S5為單層且其物理性連接各第一插塞130，而側(cè)壁部S6為雙層。
[0053]在其他實施例中，阻障層270可為其他多層結(jié)構(gòu)，而其至少一層的底部由進行第一濺鍍制作工藝P2移除。
[0054]承上，由于鈦層272’ a的底部由第一濺鍍制作工藝P2移除，因此可降低第一插塞130以及第二插塞280之間的接觸阻抗(contact resistance, Re)。再者,第一插塞130與氮化鈦層272b的粘著性優(yōu)于鈦層272a與第一插塞130的粘著性。另外，本發(fā)明可改善阻障層270的頂臨界尺寸(critical dimens1n, CD),改善開口 Rl的填洞能力，以及減少第二插塞280的空隙。
[0055]以上，第一實施例以及第二實施例皆為第二插塞180/280僅物理性連接第一插塞130的結(jié)構(gòu)。然而，本發(fā)明也可應(yīng)用于其他結(jié)構(gòu)，例如具有一第二插塞物理性連接一第一插塞以及一金屬柵極的結(jié)構(gòu)，或者一第二插塞僅物理性連接一金屬柵極的結(jié)構(gòu)。
[0056]圖11是繪示本發(fā)明一實施例的插塞結(jié)構(gòu)的剖面示意圖。如圖11所示，如同第一實施例的第二插塞180物理性連接第一插塞130，而阻障層170包含鈦層172a以及氮化鈦層172b覆蓋開口 Rl的側(cè)壁。但與第一實施例不同之處為一第二插塞380物理性連接一第一插塞130以及金屬柵極M,而一阻障層370包含一鈦層372a以及一氮化鈦層372b覆蓋一開口 R3的側(cè)壁。雖然開口 R3的尺寸大于開口 Rl的尺寸，但此結(jié)構(gòu)也可由第一實施例的方法形成。再者，圖11所示的結(jié)構(gòu)是由第一實施例的方法所形成，但此第二插塞380物理性連接第一插塞130以及金屬柵極M的結(jié)構(gòu)也可由第二實施例的方法所形成。
[0057]圖12是繪示本發(fā)明一實施例的插塞結(jié)構(gòu)的剖面示意圖。如圖12所示，如同第一實施例的第二插塞180物理性連接第一插塞130，而阻障層170包含鈦層172a以及氮化鈦層172b覆蓋開口 Rl的側(cè)壁。但與第一實施例不同之處為一第二插塞480物理性連接金屬柵極M，而一阻障層470包含一鈦層472a以及一氮化鈦層472b覆蓋一開口 R4的側(cè)壁。雖然開口 R4的尺寸小于開口 Rl的尺寸，但此結(jié)構(gòu)也可由第一實施例的方法形成。再者，圖12所示的結(jié)構(gòu)是由第一實施例的方法所形成，但此第二插塞480僅物理性連接金屬柵極M的結(jié)構(gòu)也可由第二實施例的方法所形成。
[0058]綜上所述，本發(fā)明提出一種插塞結(jié)構(gòu)以及其形成方法，其進行一第一濺鍍制作工藝以移除一阻障層的至少一層的一底部，因此可減少一第一插塞以及一第二插塞之間的接觸阻抗，提升第一插塞以及一第二插塞之間的粘著性，改善阻障層的頂臨界尺寸(criticaldimens1n, CD)以及提升開口的填洞能力。
[0059]再者，當(dāng)阻障層的所有層的底部皆被移除，則形成于第一插塞上的氧化層，例如原生氧化層，也可在進行第一濺鍍制作工藝時一并移除。再者，氧化層可在形成阻障層之前先由一第二濺鍍制作工藝移除。較佳者，第一濺鍍制作工藝以及第二濺鍍制作工藝相同，而可皆為氬氣(Ar)濺鍍制作工藝，以移除阻障層但不與阻障層反應(yīng)。另外，可在不同制作工藝腔體中形成阻障層以及進行第一濺鍍制作工藝。更甚者，可在不同制作工藝腔體中分別形成阻障層的不同材料層以及進行第一濺鍍制作工藝。
[0060]以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
【權(quán)利要求】
1.一種插塞結(jié)構(gòu)，包含: 第一介電層，位于一基底上，該第一介電層具有第一插塞，位于其中，其中該第一插塞連接位于該基底中的一源/漏極； 第二介電層，位于該第一介電層上，該第二介電層具有開口，暴露出該第一插塞；阻障層，順應(yīng)覆蓋該開口，其中該阻障層具有底部以及側(cè)壁部，且該底部為單層并連接該第一插塞，而該側(cè)壁部為雙層；以及 第二插塞，填滿該開口并位于該阻障層上。
2.如權(quán)利要求1所述的插塞結(jié)構(gòu)，還包含: 金屬柵極，設(shè)置于該第一介電層中，且連接該第二介電層中的一第二插塞。
3.如權(quán)利要求2所述的插塞結(jié)構(gòu)，還包含: 蓋層，位于該第一介電層以及該第二介電層之間。
4.如權(quán)利要求3所述的插塞結(jié)構(gòu),其中該第一插塞延伸至該蓋層，因而該第一插塞的高度高于該金屬柵極的高度。
5.如權(quán)利要求1所述的插塞結(jié)構(gòu)，其中該底部包含一氮化鈦層。
6.如權(quán)利要求1所述的插塞結(jié)構(gòu)，其中該側(cè)壁部包含一鈦層以及一氮化鈦層。
7.如權(quán)利要求1所述的插塞結(jié)構(gòu)，其中該第一插塞以及該第二插塞包含鎢或銅。
8.一種形成插塞結(jié)構(gòu)的制作工藝，包含: 提供一基底，具有一源/漏極； 依序形成一第一介電層以及一第二介電層于該基底上，其中該第一介電層具有一第一插塞連接該源/漏極，而該第二介電層具有一開口暴露出該第一插塞； 形成一阻障層順應(yīng)覆蓋該開口以及該第一插塞； 進行一第一濺鍍制作工藝，移除至少部分該阻障層的一底部，但保留該阻障層的一側(cè)壁部；以及 形成一第二插塞于該開口中。
9.如權(quán)利要求8所述的形成插塞結(jié)構(gòu)的制作工藝，其中依序形成該第一介電層以及該第二介電層于該基底上的步驟，包含: 形成該第一介電層于該基底上，且該第一介電層具有該第一插塞，其中該第一插塞連接該源/漏極； 形成該第二介電層于該第一介電層上；以及 圖案化該第二介電層，以形成該開口于該第二介電層中并暴露出該第一插塞。
10.如權(quán)利要求8所述的形成插塞結(jié)構(gòu)的制作工藝，其中該第一插塞具有一金屬氧化層位于其上。
11.如權(quán)利要求10所述的形成插塞結(jié)構(gòu)的制作工藝，其中該金屬氧化層包含一原生氧化層。
12.如權(quán)利要求10所述的形成插塞結(jié)構(gòu)的制作工藝，其中該金屬氧化層在進行該第一濺鍍制作工藝時一并移除。
13.如權(quán)利要求8所述的形成插塞結(jié)構(gòu)的制作工藝,其中該第一派鍍制作工藝包含一氬氣濺鍍制作工藝。
14.如權(quán)利要求10所述的形成插塞結(jié)構(gòu)的制作工藝，在形成該阻障層之前，還包含:進行一第二濺鍍制作工藝，以移除該金屬氧化層。
15.如權(quán)利要求14所述的形成插塞結(jié)構(gòu)的制作工藝,其中該第一派鍍制作工藝與該第二濺鍍制作工藝相同。
16.如權(quán)利要求14所述的形成插塞結(jié)構(gòu)的制作工藝,其中該第二派鍍制作工藝包含一氬氣濺鍍制作工藝。
17.如權(quán)利要求8所述的形成插塞結(jié)構(gòu)的制作工藝，其中該阻障層由下而上包含一鈦層以及一氮化鈦層。
18.如權(quán)利要求17所述的形成插塞結(jié)構(gòu)的制作工藝，其中形成該鈦層、形成該氮化鈦層以及進行該第一濺鍍制作工藝于不同制作工藝腔體中。
19.如權(quán)利要求8所述的形成插塞結(jié)構(gòu)的制作工藝，其中形成該阻障層以及進行該第一濺鍍制作工藝于不同制作工藝腔體中。
20.如權(quán)利要求17所述的形成插塞結(jié)構(gòu)的制作工藝，在形成該第一介電層之前，還包含: 形成一金屬柵極于該基底上，且接觸該金屬柵極的一第二插塞于后續(xù)形成該第二插塞時一起 形成。
【文檔編號】H01L21/768GK104078445SQ201310109084
【公開日】2014年10月1日 申請日期:2013年3月29日 優(yōu)先權(quán)日:2013年3月29日
【發(fā)明者】洪慶文, 黃志森, 曹博昭 申請人:聯(lián)華電子股份有限公司