淺溝槽隔離結(jié)構(gòu)及其形成方法
【專利摘要】一種淺溝槽隔離結(jié)構(gòu)及其形成方法，所述淺溝槽隔離結(jié)構(gòu)的形成方法包括：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有掩膜層；圖形化所述掩膜層，在所述掩膜層內(nèi)形成開口，所述開口暴露出半導(dǎo)體襯底的部分表面；沿所述開口刻蝕半導(dǎo)體襯底，形成溝槽；在所述溝槽內(nèi)形成第一介質(zhì)層，所述第一介質(zhì)層的表面低于半導(dǎo)體襯底的表面；在所述溝槽兩側(cè)未被介質(zhì)層覆蓋的側(cè)壁表面形成外延層，所述外延層暴露出第一介質(zhì)層的部分表面；在所述溝槽內(nèi)形成第二介質(zhì)層，所述第二介質(zhì)層填充滿所述溝槽。所述淺溝槽隔離結(jié)構(gòu)的形成方法，可以提高所述淺溝槽隔離結(jié)構(gòu)之間的有源區(qū)的寬度。
【專利說明】淺溝槽隔離結(jié)構(gòu)及其形成方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，特別涉及一種淺溝槽隔離結(jié)構(gòu)及其形成方法。

【背景技術(shù)】
[0002] 隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展，隨著工藝節(jié)點(diǎn)逐漸減小，器件的特征尺寸（⑶， Critical Dimension)進(jìn)一步下降，場(chǎng)效應(yīng)晶體管的溝道寬度也不斷下降，就會(huì)出現(xiàn)窄溝道 效應(yīng)，導(dǎo)致場(chǎng)效應(yīng)晶體管驅(qū)動(dòng)電流降低。
[0003] 目前，已有采用多柵器件，例如鰭式場(chǎng)效應(yīng)晶體管等來提高晶體管溝道寬度以提 高驅(qū)動(dòng)電流，但是，形成所述多柵器件的工藝較為復(fù)雜，成本較高。
[0004] 在集成電路制作工藝中，目前大多采用淺溝槽隔離結(jié)構(gòu)作為器件之間的橫向隔離 結(jié)構(gòu)。
[0005] 請(qǐng)參考圖1，為現(xiàn)有的淺溝槽隔離結(jié)構(gòu)的示意圖。
[0006] 所述淺溝槽隔離結(jié)構(gòu)20的具體形成工藝包括：在半導(dǎo)體襯底10上形成淺溝槽，所 述淺溝槽用于隔離襯底上的有源區(qū)，所述淺溝槽的形成工藝可以是干法刻蝕工藝；在所述 淺溝槽內(nèi)形成介質(zhì)材料層，所述介質(zhì)材料層填充滿所述溝槽，并覆蓋所述半導(dǎo)體襯底10的 表面，所述介質(zhì)材料可以是氧化硅；采用化學(xué)機(jī)械研磨工藝平坦化所述介質(zhì)材料層，形成淺 溝槽隔離結(jié)構(gòu)20。
[0007] 請(qǐng)參考圖2,為在所述淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底10上形成晶體管之后的 俯視不意圖。
[0008] 所述晶體管包括柵極30和位于所述柵極30兩側(cè)的源/漏極31。所述晶體管的溝 道寬度為柵極30下方的半導(dǎo)體襯底的寬度D1。
[0009] 隨著集成電路的集成度的不斷提高，相鄰淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底的寬 度D1也不斷下降，導(dǎo)致在所述有源區(qū)表面形成的晶體管的溝道寬度也逐漸減小，而溝道寬 度下降會(huì)導(dǎo)致晶體管的驅(qū)動(dòng)電流較低。


【發(fā)明內(nèi)容】

[0010] 本發(fā)明解決的問題是提供一種淺溝槽隔離結(jié)構(gòu)及其形成方法，提高所述淺溝槽隔 離結(jié)構(gòu)之間的有源區(qū)的寬度，從而提高在所述有源區(qū)上形成的晶體管的溝道寬度，提高晶 體管的驅(qū)動(dòng)電流。
[0011] 為解決上述問題，本發(fā)明提供一種淺溝槽隔離結(jié)構(gòu)的形成方法，包括：提供半導(dǎo)體 襯底，所述半導(dǎo)體襯底表面具有掩膜層；圖形化所述掩膜層，在所述掩膜層內(nèi)形成開口，所 述開口暴露出半導(dǎo)體襯底的部分表面；沿所述開口刻蝕半導(dǎo)體襯底，形成溝槽；在所述溝 槽內(nèi)形成第一介質(zhì)層，所述第一介質(zhì)層的表面低于半導(dǎo)體襯底的表面；在所述溝槽兩側(cè)未 被介質(zhì)層覆蓋的側(cè)壁表面形成外延層，所述外延層暴露出部分介質(zhì)層的部分表面；在所述 第一介質(zhì)層表面形成第二介質(zhì)層，所述第二介質(zhì)層填充滿所述溝槽。
[0012] 可選的，所述開口的寬度為5nm?100nm。
[0013] 可選的，所述溝槽的深度為10nm或200nm。
[0014] 可選的，所述溝槽的形狀為U形、V形或Σ形。
[0015] 可選的，所述Σ形的溝槽的形成方法包括：采用干法刻蝕工藝，沿所述開口刻蝕 所述半導(dǎo)體襯底形成第一溝槽；采用濕法刻蝕工藝，沿所述第一溝槽刻蝕所述半導(dǎo)體襯底， 形成所述Σ形溝槽。
[0016] 可選的，所述半導(dǎo)體襯底的晶面為（100)。
[0017] 可選的，所述第一介質(zhì)層的表面低于半導(dǎo)體襯底表面5nm?20nm。
[0018] 可選的，所述第一介質(zhì)層的形成方法包括：在所述溝槽內(nèi)形成介質(zhì)材料層，所述介 質(zhì)材料層填充滿所述溝槽；回刻蝕所述介質(zhì)材料層，使所述介質(zhì)材料層的表面低于所述半 導(dǎo)體襯底的表面，形成第一介質(zhì)層。
[0019] 可選的，回刻蝕所述介質(zhì)材料層的工藝為干法刻蝕工藝或濕法刻蝕工藝。
[0020] 可選的，所述第一介質(zhì)層的材料為氧化硅或氮氧化硅，所述第二介質(zhì)層的材料為 氧化硅或氮氧化硅。
[0021] 可選的，所述第一介質(zhì)層的材料為高K介質(zhì)材料，所述第二介質(zhì)層的材料為高K介 質(zhì)材料。
[0022] 可選的，所述外延層的材料為硅。
[0023] 可選的，所述外延層內(nèi)摻雜了 Ge、Xe、In或As中的一種或幾種。
[0024] 可選的，形成所述外延層的工藝為化學(xué)氣相沉積，溫度范圍為700°C?800°C，時(shí) 間范圍為20min?40min。
[0025] 為解決上述問題，本發(fā)明的技術(shù)方案還提供了一種淺溝槽隔離結(jié)構(gòu)，半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底內(nèi)的介質(zhì)層，所述介質(zhì)層包括第一介質(zhì)層和位于所述第一介質(zhì)層表面 的第二介質(zhì)層，所述第二介質(zhì)層的表面與半導(dǎo)體襯底的表面齊平，并且所述第二介質(zhì)層的 寬度小于第一介質(zhì)層的寬度；位于所述第二介質(zhì)層兩側(cè)以及位于第一介質(zhì)層表面的外延 層，所述外延層的表面與半導(dǎo)體襯底的表面齊平。
[0026] 可選的，所述第一介質(zhì)層的寬度為5nm?100nm，所述第一介質(zhì)層和第二介質(zhì)層的 總厚度為l〇nm?200nm。
[0027] 可選的，所述第一介質(zhì)層的材料為氧化硅、氮氧化硅，第二介質(zhì)層的材料為氧化 硅、氮氧化硅。
[0028] 可選的，所述第一介質(zhì)層的材料為高K介質(zhì)材料，第二介質(zhì)層的材料為高K介質(zhì)材 料。
[0029] 可選的，所述外延層的材料與半導(dǎo)體襯底的材料相同。
[0030] 可選的，所述外延層內(nèi)具有摻雜離子，所述摻雜離子包括Ge、Xe、In或As中的一種 或幾種。
[0031] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：
[0032] 本發(fā)明的技術(shù)方案，在所述溝槽內(nèi)形成表面低于所述半導(dǎo)體襯底表面的第一介質(zhì) 層，然后在所述溝槽未被覆蓋的兩側(cè)側(cè)壁表面形成外延層。所述外延層形成在相鄰溝槽之 間的半導(dǎo)體襯底的兩側(cè)，并且所述外延層的材料和半導(dǎo)體襯底的材料相同，所述相鄰溝槽 之間的半導(dǎo)體襯底及其兩側(cè)的外延層共同作為有源區(qū)，后續(xù)在所述相鄰溝槽之間的有源區(qū) 上形成的晶體管的柵極會(huì)覆蓋所述外延層與溝槽之間的半導(dǎo)體襯底，所述晶體管的溝槽寬 度為溝槽之間的半導(dǎo)體襯底的寬度與所述半導(dǎo)體襯底兩側(cè)的外延層的寬度之和，而與現(xiàn)有 技術(shù)相比，本發(fā)明的技術(shù)方案提高了所述有源區(qū)的寬度，從而后續(xù)在所述有源區(qū)表面形成 的晶體管的溝道寬度也得到提高，進(jìn)而改善晶體管的短溝道效應(yīng)，提高所述晶體管的驅(qū)動(dòng) 電流。
[0033] 進(jìn)一步的，所述第一介質(zhì)層表面低于所述半導(dǎo)體襯底表面5nm?20nm，可以有效 控制后續(xù)形成所述外延層的過程中外延生長(zhǎng)的速率以及所述外延層的厚度，從而準(zhǔn)確控制 所述淺溝槽隔離結(jié)構(gòu)之間的有源區(qū)的寬度。如果所述第一介質(zhì)層的表面與半導(dǎo)體襯底表面 的高度差較大，會(huì)使得所述溝槽兩側(cè)暴露的側(cè)壁面積較大，使得外延生長(zhǎng)的速率過快，較難 控制，容易使外延層之間互相連接，從而使所述隔離結(jié)構(gòu)失效。

【專利附圖】

【附圖說明】
[0034] 圖1是本發(fā)明的現(xiàn)有技術(shù)形成的淺溝槽隔離結(jié)構(gòu)的剖面示意圖；
[0035] 圖2是本發(fā)明的現(xiàn)有技術(shù)在所述淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底上形成晶體 管之后的俯視示意圖；
[0036] 圖3至圖14是本發(fā)明的實(shí)施例中形成所述淺溝槽隔離結(jié)構(gòu)的剖面示意圖；
[0037] 圖15是本發(fā)明的實(shí)施例中在所述淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底上形成晶體 管之后的俯視示意圖。

【具體實(shí)施方式】
[0038] 如【背景技術(shù)】中所述，由于集成電路的集成度越來越高，現(xiàn)有形成的淺溝槽隔離結(jié) 構(gòu)之間的有源區(qū)的寬度也越來越小，導(dǎo)致在所述較小寬度的有源區(qū)表面形成的晶體管的溝 道寬度也逐漸降低，就會(huì)出現(xiàn)窄溝道效應(yīng)，使得晶體管的驅(qū)動(dòng)電流下降。采用多柵結(jié)構(gòu)的晶 體管雖然能夠提高晶體管的溝道寬度，但是需要較高的工藝成本，工藝難度較大。所以提高 所述淺溝槽隔離結(jié)構(gòu)之間的有源區(qū)的寬度是提高在所述有源區(qū)上形成的晶體管的溝道寬 度的有效途徑。
[0039] 而現(xiàn)有提高所述有源區(qū)寬度的方法，一般都是通過增大所述淺溝槽隔離結(jié)構(gòu)之間 的距離來實(shí)現(xiàn)的，但是淺溝槽隔離結(jié)構(gòu)之間的距離增加，就會(huì)降低集成電路的集成度，提高 芯片的面積。
[0040] 經(jīng)過進(jìn)一步的研究，本發(fā)明的技術(shù)方案提出了一種淺溝槽隔離結(jié)構(gòu)及其形成方 法，可以在不降低電路集成度的情況下，提高所述淺溝槽隔離結(jié)構(gòu)之間的有源區(qū)的寬度。
[0041] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的具體實(shí)施例做詳細(xì)的說明。
[0042] 請(qǐng)參考圖3,提供半導(dǎo)體襯底100。
[0043] 所述半導(dǎo)體襯底100的材料包括硅、鍺、鍺化硅、砷化鎵等半導(dǎo)體材料，所述半導(dǎo) 體襯底100可以是體材料也可以是復(fù)合結(jié)構(gòu)如絕緣體上硅。本領(lǐng)域的技術(shù)人員可以根據(jù)半 導(dǎo)體襯底100上形成的半導(dǎo)體器件選擇所述半導(dǎo)體襯底100的類型，因此所述半導(dǎo)體襯底 的類型不應(yīng)限制本發(fā)明的保護(hù)范圍。本實(shí)施例中，所述半導(dǎo)體襯底100的材料為硅。
[0044] 請(qǐng)參考圖4,在半導(dǎo)體襯底100表面形成掩膜層110。
[0045] 所述掩膜層110包括位于所述半導(dǎo)體襯底100表面的襯墊氧化層101和位于所述 襯墊氧化層ιο?表面的氮化硅層102。
[0046] 所述襯墊氧化層101的材料為氧化硅，所述襯墊氧化層101為后續(xù)形成的氮化硅 層102提供緩沖層。如果氮化硅層101直接形成在所述半導(dǎo)體襯底上，由于應(yīng)力較大會(huì)在 半導(dǎo)體襯底表面造成位錯(cuò)，而襯墊氧化層101形成在半導(dǎo)體襯底100和氮化娃層102之間， 避免了直接在半導(dǎo)體襯底100上形成氮化硅層102會(huì)產(chǎn)生位錯(cuò)的缺點(diǎn)，并且襯墊氧化層101 還可以作為后續(xù)刻蝕氮化硅層102步驟中的刻蝕停止層。
[0047] 所述襯墊氧化層101可以采用熱氧化工藝形成。所述氮化硅層102可以采用為化 學(xué)氣相沉積工藝形成。
[0048] 請(qǐng)參考圖5,圖形化所述掩膜層110,在所述掩膜層110內(nèi)形成開口 201，所述開口 201暴露出半導(dǎo)體襯底100的部分表面。
[0049] 采用干法刻蝕工藝形成所述開口 201，具體包括：在所述氮化硅層102表面形成與 開口 201對(duì)應(yīng)的光刻膠圖形(未示出）;以所述光刻膠圖形為掩膜，采用干法刻蝕工藝依次刻 蝕氮化硅層102和襯墊氧化層101，直至形成開口 201 ;形成所述開口 201后采用灰化工藝 或者化學(xué)試劑去除工藝去除光刻膠圖形。在本實(shí)施例中，所述干法刻蝕工藝為等離子體刻 蝕工藝。
[0050] 所述開口 201的寬度為5nm?100nm，所述開口 201的位置定義了后續(xù)形成的淺溝 槽隔離結(jié)構(gòu)的位置。相鄰開口 201之間的距離以及開口 201的寬度，可以根據(jù)實(shí)際電路的 集成度以及電路的密度分布來調(diào)整。
[0051] 請(qǐng)參考圖6,沿所述開口 201刻蝕半導(dǎo)體襯底100,形成溝槽301。
[0052] 采用干法刻蝕工藝，以所述圖形化所述掩膜層110為掩膜，沿所述開口 201刻蝕所 述半導(dǎo)體襯底100,形成溝槽301。
[0053] 本實(shí)施例中，采用等離子體刻蝕工藝刻蝕所述半導(dǎo)體襯底100。所述溝槽301的深 度為10nm?200nm，后續(xù)在所述溝槽301內(nèi)填充介質(zhì)材料，形成淺溝槽隔離結(jié)構(gòu)。
[0054] 本實(shí)施例中，形成的所述溝槽301的形狀為U形。在本發(fā)明的其他實(shí)施例中，由于 在溝槽頂部的刻蝕速率較快，可能會(huì)形成側(cè)壁傾斜的溝槽，例如V形溝槽。
[0055] 在本發(fā)明的其他實(shí)施例中，所述溝槽的形狀還可以是Σ形。
[0056] 具體的，可以采用濕法干法結(jié)合的刻蝕工藝形成所述Σ形的溝槽，包括：請(qǐng)參考 圖7,采用干法刻蝕工藝刻蝕所述半導(dǎo)體襯底600,形成第一溝槽604,所述干法刻蝕工藝為 等離子體刻蝕工藝；請(qǐng)參考圖8,沿所述第一溝槽604,采用濕法刻蝕工藝刻蝕所述半導(dǎo)體 襯底600,形成Σ形的溝槽605。所述濕法刻蝕工藝可以采用K0H溶液刻蝕所述半導(dǎo)體襯 底，由于K0H溶液在硅的不同晶向上具有不同的刻蝕速率，該實(shí)施例中，采用（100 )晶面的 硅襯底，最終會(huì)形成Σ形的溝槽。在本發(fā)明的其他實(shí)施例中，也可以采用采用濕法刻蝕或 者干法刻蝕形成所述Σ形的溝槽。
[0057] 采用所述Σ形的溝槽形成的淺溝槽隔離結(jié)構(gòu)，由于所述Σ形的淺溝槽隔離結(jié)構(gòu) 的中部寬度較大，能夠提高所述淺溝槽隔離結(jié)構(gòu)一側(cè)的晶體管的源/漏極與所述淺溝槽隔 離結(jié)構(gòu)下方的半導(dǎo)體襯底之間的距離，提高相鄰器件之間的隔離效果。
[0058] 請(qǐng)參考圖9,本實(shí)施例中，在所述半導(dǎo)體襯底100上，形成填充滿所述溝槽301 (請(qǐng) 參考圖6)和開口 201 (請(qǐng)參考圖6)的介質(zhì)材料層401。
[0059] 所述介質(zhì)材料層401的材料為氧化硅、氮氧化硅或高K介質(zhì)材料等絕緣介質(zhì)。本 實(shí)施例中，所述介質(zhì)材料層401的材料為氧化硅。
[0060] 具體的，采用化學(xué)氣相沉積工藝，在所述溝槽301 (請(qǐng)參考圖6)和開口 201 (請(qǐng)參 考圖6)內(nèi)填充介質(zhì)材料，所述介質(zhì)材料填充滿所述溝槽301和開口 201，并且覆蓋所述氮化 硅層102的表面；采用化學(xué)機(jī)械研磨工藝，以所述氮化硅層102為停止層進(jìn)行平坦化，形成 表面與所述氮化硅層102齊平的介質(zhì)材料層401。
[0061] 在本發(fā)明的其他實(shí)施例中，在形成所述介質(zhì)材料層401之前，可以在所述溝槽301 的內(nèi)壁表面形成保護(hù)氧化層。由于直接在所述溝槽301內(nèi)填充介質(zhì)材料時(shí)，介質(zhì)材料與溝 槽301的側(cè)壁硅粘附性較差，容易出現(xiàn)空洞，而所述保護(hù)氧化層與介質(zhì)材料的粘附性較高， 可以避免產(chǎn)生空洞。并且，所述保護(hù)氧化層還可以避免介質(zhì)材料層401與溝槽側(cè)壁的硅不 匹配形成較大應(yīng)力，并且可以修復(fù)在刻蝕所述半導(dǎo)體襯底形成溝槽時(shí)對(duì)溝槽側(cè)壁表面造成 的損傷，提高后續(xù)形成的淺溝槽隔離結(jié)構(gòu)的隔離效果。所述保護(hù)氧化層的形成工藝可以為 化學(xué)氣相沉積工藝。
[0062] 請(qǐng)參考圖10,回刻蝕所述介質(zhì)材料層401 (請(qǐng)參考圖9)，形成第一介質(zhì)層402,所 述第一介質(zhì)層402的表面低于所述半導(dǎo)體襯底100的表面。
[0063] 采用濕法刻蝕工藝回刻蝕所述介質(zhì)材料層401 (請(qǐng)參考圖9)，形成第一介質(zhì)層 402,所述第一介質(zhì)層402的表面低于半導(dǎo)體襯底100表面5nm?20nm。在本發(fā)明的其他實(shí) 施例中，也可以采用干法刻蝕工藝回刻蝕所述介質(zhì)材料層。
[0064] 由于第一介質(zhì)層402的表面低于半導(dǎo)體襯底100的表面，所以暴露出所述溝槽301 (請(qǐng)參考圖6)兩側(cè)的位于所述第一介質(zhì)層402上方的部分側(cè)壁。后續(xù)以所述部分暴露的側(cè) 壁為基底，進(jìn)行外延生長(zhǎng)形成外延層。所述第一介質(zhì)層402的表面與半導(dǎo)體襯底100表面 之間的高度差較小，所述高度差的范圍為5nm?20nm，即所述暴露的側(cè)壁的高度為5nm? 20nm。由于所述暴露側(cè)壁高度較底，在后續(xù)的外延工藝中，較容易控制外延生長(zhǎng)的速率，能 較好的控制后續(xù)形成的外延層的寬度。
[0065] 在本發(fā)明的其他實(shí)施例中，也可以直接采用化學(xué)氣相沉積工藝，通過控沉積工藝 的參數(shù)，控制沉積的介質(zhì)材料的厚度，形成表面低于半導(dǎo)體襯底表面的第一介質(zhì)層。
[0066] 請(qǐng)參考圖11，在所述溝槽301 (請(qǐng)參考圖6)兩側(cè)未被第一介質(zhì)層402覆蓋的側(cè)壁 表面形成外延層501，所述外延層501暴露出部分第一介質(zhì)層402的表面。
[0067] 本實(shí)施例中，采用外延工藝形成所述外延層501，所述外延工藝的溫度為700°C? 800°C，外延時(shí)間為20min?40min，所述外延層的材料與半導(dǎo)體襯底100的材料相同。本實(shí) 施例中，所述外延層501的材料為娃。
[0068] 在本發(fā)明的其他實(shí)施例中，還可以采用原位摻雜工藝，在形成所述外延層501的 同時(shí)，在所述外延層501內(nèi)摻雜Ge、Xe、In或As中的一種或幾種離子，所述摻雜離子的摻雜 濃度為5E16atom/cnT 3?5E18atom/cnT3。所述摻雜離子可以提高相鄰淺溝槽隔離結(jié)構(gòu)之間 有源區(qū)的應(yīng)力，并且調(diào)節(jié)所述外延層的電阻和禁帶寬度，從而改善在所述有源區(qū)表面形成 的半導(dǎo)體器件的電流特性。
[0069] 所述外延層501在溝槽301 (請(qǐng)參考圖6)的未被覆蓋的側(cè)壁表面和第一介質(zhì)層 402的表面，沿平行于半導(dǎo)體襯底100表面的方向生長(zhǎng)，逐漸覆蓋第一介質(zhì)層402的部分表 面。所述外延層501增加了相鄰的淺溝槽隔離結(jié)構(gòu)之間的有源區(qū)的寬度。
[0070] 所述第一介質(zhì)層402的表面不能低于半導(dǎo)體襯底100的表面過多，如果所述第一 介質(zhì)層402與半導(dǎo)體襯底100表面高度相差較大，使得溝槽301暴露的側(cè)壁面積較大，在采 用化學(xué)氣相沉積工藝形成所述外延層501的時(shí)候，所述外延生長(zhǎng)的速率較快，較難控制其 生長(zhǎng)過程，在短時(shí)間內(nèi)，所述外延層501就會(huì)完全覆蓋第一介質(zhì)層402的表面，使得所述半 導(dǎo)體襯底100的表面有源區(qū)相互連接，從而無法形成隔離結(jié)構(gòu)。
[0071] 所以，本實(shí)施例中，所述第一介質(zhì)層402的表面低于半導(dǎo)體襯底100的表面5nm? 20nm，可以較好的控制所述外延生長(zhǎng)形成外延層501的過程，通過控制外延的時(shí)間，使在兩 側(cè)側(cè)壁表面形成的外延層501之間具有一定距離，暴露出第一介質(zhì)層402的部分表面，以便 后續(xù)再在所述溝槽的剩余空間內(nèi)填充介質(zhì)材料，形成淺溝槽隔離結(jié)構(gòu)。
[0072] 請(qǐng)參考圖12,將介質(zhì)材料填充滿所述溝槽301 (請(qǐng)參考圖6)和開口 201 (請(qǐng)參考 圖6)，形成第二介質(zhì)材料層403,所述第二介質(zhì)材料層403的表面與氮化硅層102的表面齊 平。
[0073] 具體的，可以采用化學(xué)氣相沉積工藝，將所述介質(zhì)材料填充滿所述溝槽301和開 口 201，然后以所述氮化硅層102為研磨停止層，進(jìn)行平坦化，形成表面與氮化硅層102表面 齊平的第二介質(zhì)材料層403。所述第二介質(zhì)材料層403使相鄰的外延層501之間隔離。所 述第二介質(zhì)材料層403的材料包括氧化硅、氮氧化硅或高K介質(zhì)材料等絕緣介質(zhì)材料中的 一種或幾種的組合。所述第二介質(zhì)材料層403的材料可以與所述第一介質(zhì)層402的材料相 同或者不同。
[0074] 請(qǐng)參考圖13,以所述半導(dǎo)體襯底100作為停止層，進(jìn)行平坦化，去除所述掩膜層 110,形成第二介質(zhì)層404,所述第二介質(zhì)層404的表面與半導(dǎo)體襯底100的表面齊平。
[0075] 采用化學(xué)機(jī)械研磨工藝，以所述半導(dǎo)體襯底100的表面為研磨停止層，去除所述 掩膜層110,并且使介質(zhì)層404的表面與半導(dǎo)體襯底100表面齊平，形成淺溝槽隔離結(jié)構(gòu)。
[0076] 由于在相鄰淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底有源區(qū)兩側(cè)外延形成了外延層 501，相鄰淺溝槽隔離結(jié)構(gòu)之間的有源區(qū)的寬度為淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底的寬 度與兩側(cè)的外延層501的寬度之和，提高了有源區(qū)的寬度。
[0077] 請(qǐng)參考圖14,在本發(fā)明的其他實(shí)施例中，采用上述方法，在Σ形的溝槽內(nèi)形成的 淺溝槽隔離結(jié)構(gòu)，包括第一介質(zhì)層702,第二介質(zhì)層704,以及位于所述第二介質(zhì)層兩側(cè)的 外延層701。
[0078] 由于所述淺溝槽隔離結(jié)構(gòu)700的中部寬度較大，能夠進(jìn)一步提高相鄰器件之間的 隔離效果。
[0079] 請(qǐng)參考圖15,本實(shí)施例中，在所述淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底100上形成 晶體管的俯視不意圖。
[0080] 所述晶體管包括柵極80及位于所述柵極80兩側(cè)的源/漏極81。所述柵極80位 于外延層501和半導(dǎo)體襯底100表面，所述晶體管的溝道寬度D2為相鄰溝槽之間的半導(dǎo)體 襯底的寬度及其兩側(cè)的外延層的寬度之和，與現(xiàn)有技術(shù)相比，所述晶體管的溝道寬度提高， 從而可以改善所述晶體管的短溝道效應(yīng)，提高所述晶體管的驅(qū)動(dòng)電流。
[0081] 本實(shí)施例還提供了一種采用上述方法形成的淺溝槽隔離結(jié)構(gòu)。
[0082] 請(qǐng)參考圖13,為上述淺溝槽隔離結(jié)構(gòu)的示意圖。
[0083] 所述淺溝槽隔離結(jié)構(gòu)包括：半導(dǎo)體襯底100 ;位于所述半導(dǎo)體襯底100內(nèi)的介質(zhì) 層，所述介質(zhì)層包括第一介質(zhì)層402和位于所述第一介質(zhì)層402表面的第二介質(zhì)層404,所 述第二介質(zhì)層404的表面與半導(dǎo)體襯底100的表面齊平，并且所述第二介質(zhì)層404的寬度 小于第一介質(zhì)層402的寬度；位于所述第二介質(zhì)層404兩側(cè)以及位于第一介質(zhì)層402表面 的外延層501，所述外延層501的表面與半導(dǎo)體襯底100的表面齊平。
[0084] 所述第一介質(zhì)層402的寬度為5nm?100nm，所述第一介質(zhì)層402和第二介質(zhì)層 404的總厚度為10nm?200nm。所述第一介質(zhì)層402和第二介質(zhì)層404的材料為氧化娃、 氮氧化硅或高K介質(zhì)材料中的一種或者幾種的組合。
[0085] 所述外延層501的材料與半導(dǎo)體襯底100的材料相同，所述外延層的厚度為 5nm?20nm。在本發(fā)明的其他實(shí)施例中，所述外延層501內(nèi)具有摻雜離子，所述摻雜離 子包括Ge、Xe、In或As中的一種或幾種。所述摻雜離子的摻雜濃度為5E16atom/cnT 3? 5E18at〇m/cnT3。所述摻雜離子可以提高相鄰淺溝槽隔離結(jié)構(gòu)之間有源區(qū)的應(yīng)力，并且調(diào) 節(jié)所述外延層的電阻和禁帶寬度，從而改善在所述有源區(qū)表面形成的半導(dǎo)體器件的電流特 性。
[0086] 在本發(fā)明的其他實(shí)施例中，所述第一介質(zhì)層的形狀還可以是V形或者Σ形。
[0087] 請(qǐng)參考圖14,為所述第一介質(zhì)層的形狀為Σ形的淺溝槽隔離結(jié)構(gòu)的示意圖。
[0088] 所述介質(zhì)層包括第一介質(zhì)層702和位于所述第一介質(zhì)層702表面的第二介質(zhì)層 704,所述第二介質(zhì)層704的表面與半導(dǎo)體襯底600的表面齊平，并且所述第二介質(zhì)層704 的寬度小于第一介質(zhì)層702的寬度；位于所述第二介質(zhì)層704兩側(cè)以及位于第一介質(zhì)層 702表面的外延層701，所述外延層701的表面與半導(dǎo)體襯底600的表面齊平。所述第一介 質(zhì)層702的中部寬度較大，能夠提高所述淺溝槽隔離結(jié)構(gòu)一側(cè)的晶體管的源/漏極與所述 淺溝槽隔離結(jié)構(gòu)下方的半導(dǎo)體襯底之間的距離，提高相鄰器件之間的隔離效果。
[0089] 本發(fā)明的技術(shù)方案在不降低電路集成度的情況下，提高了相鄰淺溝槽隔離結(jié)構(gòu)之 間的有源區(qū)寬度。后續(xù)在所述淺溝槽隔離結(jié)構(gòu)之間形成的晶體管的溝道寬度增加，可以提 高晶體管的驅(qū)動(dòng)電流，以及晶體管的擊穿電壓。
[0090] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本 發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所 限定的范圍為準(zhǔn)。
【權(quán)利要求】
1. 一種淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，包括： 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有掩膜層； 圖形化所述掩膜層，在所述掩膜層內(nèi)形成開口，所述開口暴露出半導(dǎo)體襯底的部分表 面； 沿所述開口刻蝕半導(dǎo)體襯底，形成溝槽； 在所述溝槽內(nèi)形成第一介質(zhì)層，所述第一介質(zhì)層的表面低于半導(dǎo)體襯底的表面； 在所述溝槽兩側(cè)未被第一介質(zhì)層覆蓋的側(cè)壁表面形成外延層，所述外延層暴露出第一 介質(zhì)層的部分表面； 在所述第一介質(zhì)層表面形成第二介質(zhì)層，所述第二介質(zhì)層填充滿所述溝槽。
2. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述開口的寬度 為 5nm ?lOOnm。
3. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述溝槽的深度 為 10nm ?200nm。
4. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述溝槽的形狀 為U形、V形或Σ形。
5. 根據(jù)權(quán)利要求4所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述Σ形的溝槽 的形成方法包括：采用干法刻蝕工藝，沿所述開口刻蝕所述半導(dǎo)體襯底形成第一溝槽；采 用濕法刻蝕工藝，沿所述第一溝槽刻蝕所述半導(dǎo)體襯底，形成所述Σ形溝槽。
6. 根據(jù)權(quán)利要求5所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述半導(dǎo)體襯底 的晶面為（100)。
7. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述第一介質(zhì)層 的表面低于半導(dǎo)體襯底表面5nm?20nm。
8. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述第一介質(zhì)層 的形成方法包括：在所述溝槽內(nèi)形成介質(zhì)材料層，所述介質(zhì)材料層填充滿所述溝槽；回刻 蝕所述介質(zhì)材料層，使所述介質(zhì)材料層的表面低于所述半導(dǎo)體襯底的表面，形成第一介質(zhì) 層。
9. 根據(jù)權(quán)利要求8所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，回刻蝕所述介質(zhì) 材料層的工藝為干法刻蝕工藝或濕法刻蝕工藝。
10. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述第一介質(zhì)層 的材料為氧化硅或氮氧化硅，所述第二介質(zhì)層的材料為氧化硅或氮氧化硅。
11. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述第一介質(zhì)層 的材料為高K介質(zhì)材料，所述第二介質(zhì)層的材料為高K介質(zhì)材料。
12. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述外延層的材 料與半導(dǎo)體襯底的材料相同。
13. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，所述外延層內(nèi)具 有摻雜離子，所述摻雜離子包括Ge、Xe、In或As中的一種或幾種。
14. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的形成方法，其特征在于，形成所述外延 層的工藝為化學(xué)氣相沉積，所述化學(xué)氣相沉積的溫度范圍為700°C?800°C，時(shí)間范圍為 20min ?40min〇
15. -種淺溝槽隔離結(jié)構(gòu)，其特征在于，包括： 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底內(nèi)的介質(zhì)層，所述介質(zhì)層包括第一介質(zhì)層和位于第一介質(zhì)層表面 的第二介質(zhì)層，所述第二介質(zhì)層的表面與半導(dǎo)體襯底表面齊平，并且所述第二介質(zhì)層的寬 度小于所述第一介質(zhì)層的寬度； 位于所述第二介質(zhì)層兩側(cè)并且位于所述第一介質(zhì)層表面的外延層，所述外延層的表面 與半導(dǎo)體襯底的表面齊平。
16. 根據(jù)權(quán)利要求15所述的淺溝槽隔離結(jié)構(gòu)，其特征在于，所述第一介質(zhì)層的寬度為 5nm?lOOnm，所述第一介質(zhì)層和第二介質(zhì)層的總厚度為10nm?200nm。
17. 根據(jù)權(quán)利要求15所述的淺溝槽隔離結(jié)構(gòu)，其特征在于，所述第一介質(zhì)層的材料為 氧化硅、氮氧化硅，所述第二介質(zhì)層的材料為氧化硅、氮氧化硅。
18. 根據(jù)權(quán)利要求15所述的淺溝槽隔離結(jié)構(gòu)，其特征在于，所述第一介質(zhì)層的材料為 高κ介質(zhì)材料，所述第二介質(zhì)層的材料為高K介質(zhì)材料。
19. 根據(jù)權(quán)利要求15所述的淺溝槽隔離結(jié)構(gòu)，其特征在于，所述外延層的材料與半導(dǎo) 體襯底的材料相同。
20. 根據(jù)權(quán)利要求15所述的淺溝槽隔離結(jié)構(gòu)，其特征在于，所述外延層內(nèi)具有摻雜離 子，所述摻雜離子包括Ge、Xe、In或As中的一種或幾種。
【文檔編號(hào)】H01L29/78GK104103516SQ201310113662
【公開日】2014年10月15日 申請(qǐng)日期:2013年4月2日 優(yōu)先權(quán)日:2013年4月2日
【發(fā)明者】趙猛 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司