半導(dǎo)體結(jié)構(gòu)、mosfet存儲單元陣列及該陣列的形成方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體結(jié)構(gòu)、MOSFET存儲單元陣列及該陣列的形成方法，該半導(dǎo)體結(jié)構(gòu)具有：一MOSFET；及一襯底，其容置所述MOSFET。所述MOSFET在所述襯底中具有一柵極、一源極及一漏極。圍繞所述MOSFET的一第一襯底區(qū)域以應(yīng)力增強(qiáng)劑摻雜，其中所述應(yīng)力增強(qiáng)劑經(jīng)組態(tài)以在所述MOSFET的通道中產(chǎn)生一張應(yīng)力，且所述張應(yīng)力是沿著通道寬度方向。
【專利說明】半導(dǎo)體結(jié)構(gòu)、MOSFET存儲單元陣列及該陣列的形成方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明大體上是關(guān)于半導(dǎo)體結(jié)構(gòu)，且更特定言的，是關(guān)于MOSFET結(jié)構(gòu)、MOSFET存 儲單元陣列及該陣列的形成方法。

【背景技術(shù)】
[0002] 閾值電壓為估計(jì)MOSFET的特性的重要參數(shù)。一般而言，其可用于判定在施加了偏 壓時(shí)MOSFET何時(shí)接通。對于一些非易失性存儲裝置（諸如，EEPR0M或閃存）而言，閾值電 壓用于判定存儲單元的狀態(tài)以便決定所述存儲單元是處于「寫入」?fàn)顟B(tài)抑或「擦除」?fàn)顟B(tài)。 在晶體管密度攀升的當(dāng)前趨勢下，將芯片內(nèi)的存儲單元閾值電壓的偏差最小化對于確保一 致且均一的效能為更佳的。
[0003] 閾值電壓分布對于MLC(多位階存儲單元）存儲單元或存儲單元陣列為較重要的。 圖1說明4位快閃MLC陣列的閾值電壓的分布。MLC存儲單元通過將晶體管的浮動(dòng)?xùn)艠O充 電至諸如「1」、「2」、「3」及「4」的四個(gè)不同電壓電平而儲存四個(gè)不同電壓。因此，4位快閃 MLC存儲單元可根據(jù)儲存于浮動(dòng)?xùn)艠O中的電荷而儲存四個(gè)不同寫入狀態(tài)。不幸的是，在已 知配置的情況下，第一狀態(tài)的閾值電壓Vtl或稱為初始狀態(tài)閾值電壓通常具有較寬分布的 MLC陣列（11至14分別表示陣列中的不同存儲單元的初始電壓狀態(tài)）且初始狀態(tài)的部分可 能與第二狀態(tài)重疊。初始狀態(tài)與其相鄰狀態(tài)間的窗口損失可使得一些存儲單元難以區(qū)別開 或給出錯(cuò)誤讀出信號。因此，需要有關(guān)使MOSFET半導(dǎo)體結(jié)構(gòu)（尤其初始狀態(tài)閾值電壓）的 閾值電壓分布變窄的改良。


【發(fā)明內(nèi)容】

[0004] 電流-電壓（漏極飽和電壓ID對柵極電壓VG)為MOSFET裝置的特性。通常，斜 率可簡化為由裝置的通道的跨導(dǎo)Gm來表示。在較大Gm的情況下，Vt分布較收斂。Gm可定 義為： ,,dln
[0005] f= ^ μ ^ r,
[0006] 其中μ為在通道中行進(jìn)的載子的遷移率。在理解所述特性的情況下，可通過提高 載子遷移率μ來改良裝置的跨導(dǎo)。本發(fā)明的目標(biāo)為提高M(jìn)OSFET裝置通道中的載子遷移率， 且因此可達(dá)成較收斂的Vt分布。
[0007] 本發(fā)明的目標(biāo)為通過增強(qiáng)通道中的載子遷移率以便具有較收斂的閾值電壓分布 來減小半導(dǎo)體存儲單元（尤其MOSFET或非易失性存儲器例如只讀存儲器或閃存）的閾值 電壓窗口損失的方法及半導(dǎo)體結(jié)構(gòu)。
[0008] 在一些實(shí)施例中，存儲單元主要構(gòu)造為：NM0S，其中電子為多數(shù)載子；及襯底，其 為P型以容置存儲單元。此外，例示性地說明存儲器陣列而不限制本發(fā)明的范疇。
[0009] 根據(jù)本發(fā)明，存儲單元的通道處于張應(yīng)力下，以使得較高載子遷移率可得以達(dá)成。 在一些實(shí)施例中，小于襯底基質(zhì)原子的穩(wěn)定雜質(zhì)離子注入至襯底中的第一襯底區(qū)域中，其 中所述第一區(qū)域位于存儲單元的通道間。
[0010] 在一些特定實(shí)施例中，所述襯底為硅，且所述雜質(zhì)離子為碳。通道特定沿著存儲器 陣列的字線。所述第一襯底區(qū)域位于字線間。在一些實(shí)施例中，所述張應(yīng)力是沿著通道寬 度方向。
[0011] 在某些特定的實(shí)施例中，存儲器陣列是一個(gè)埋入擴(kuò)散陣列，其中在第一襯底區(qū)域 不存在結(jié)構(gòu)如STI或L0C0S。隔離的設(shè)置是通過第一區(qū)域的離子注入來增加襯底的片電阻。
[0012] 在另一態(tài)樣中，本發(fā)明提供一種用于在M0SFET存儲單元的通道中產(chǎn)生張應(yīng)力的 方法。在一些實(shí)施例中，將碳離子注入至M0SFET存儲單元的硅襯底中。在注入工藝期間排 除所述存儲單元的通道。在所述碳注入的后引入熱工藝以便在這些通道間形成碳化硅。

【專利附圖】

【附圖說明】
[0013] 圖1為一典型MLC存儲單元陣列具有局部電荷捕捉的閾值電壓分布圖；
[0014] 圖2為根據(jù)一個(gè)實(shí)施例的一單元M0S結(jié)構(gòu)的俯視圖；
[0015] 圖3A為根據(jù)一個(gè)實(shí)施例的方法的流程圖；
[0016] 圖3B為一個(gè)實(shí)施例的M0S結(jié)構(gòu)的剖面示意圖；
[0017] 圖4A為一個(gè)實(shí)施例的一 M0SFET存儲單元具有埋入擴(kuò)散陣列的俯視圖；
[0018] 圖4B為一個(gè)實(shí)施例的一 M0SFET存儲單元陣列的剖面示意圖；
[0019] 圖4C為一個(gè)實(shí)施例的一 M0SFET存儲單元陣列的剖面示意圖；
[0020] 圖5為根據(jù)一個(gè)實(shí)施例的一 MLC的閾值電壓分布圖。
[0021] 主要元件符號說明：
[0022] 10 M0S 結(jié)構(gòu)
[0023] 40 M0SFET存儲單元陣列
[0024] 100 襯底
[0025] 101 柵極
[0026] 102 源極
[0027] 103 漏極
[0028] 110 第一襯底區(qū)域
[0029] 115 通道
[0030] 305 掩模
[0031] 400 襯底
[0032] 401 柵極/字線
[0033] 402 條帶/摻雜區(qū)域
[0034] 404 導(dǎo)電線
[0035] 405 單位M0SFET存儲單元
[0036] 410 區(qū)域/摻碳區(qū)域/襯底區(qū)域
[0037] 415 張應(yīng)力通道
[0038] L 長度
[0039] W 寬度
[0040] 10 M0S 結(jié)構(gòu)
[0041] 40 M0SFET存儲單元陣列
[0042] 100 襯底
[0043] 101 柵極
[0044] 102 源極
[0045] 103 漏極
[0046] 110 第一襯底區(qū)域
[0047] 115 通道
[0048] 305 掩模
[0049] 400 襯底
[0050] 401 柵極/字線
[0051] 402 條帶/摻雜區(qū)域
[0052] 403 導(dǎo)電薄膜
[0053] 404 導(dǎo)電線
[0054] 405 單位M0SFET存儲單元

【具體實(shí)施方式】
[0055] 將根據(jù)附圖來描述本發(fā)明。
[0056] 下文參看附圖來更全面描述本發(fā)明的實(shí)施例，這些附圖形成本發(fā)明的一部分，且 以說明方式展示可實(shí)踐本發(fā)明的具體例示性實(shí)施例。然而，本發(fā)明可按照許多不同形式來 體現(xiàn)，且不應(yīng)解釋為限于本文中所闡述的實(shí)施例；實(shí)際上，這些實(shí)施例經(jīng)提供以使得本發(fā)明 將為全面且完整的，且將向熟習(xí)此項(xiàng)技術(shù)者全面?zhèn)鬟_(dá)本發(fā)明的范疇。如本文中所使用，術(shù)語 「或」為包括性「或」運(yùn)算子，且等效于術(shù)語「及/或」，除非上下文另有清楚描述。此外，在 整個(gè)說明書中，「一」及「所述」的含義包括多個(gè)引用。
[0057] 存儲單元陣列用作例示性結(jié)構(gòu)以說明以下實(shí)施例，但不應(yīng)理解為限制本發(fā)明。一 般熟習(xí)此項(xiàng)技術(shù)者應(yīng)了解，本發(fā)明可應(yīng)用于任何M0SFET結(jié)構(gòu)，且在一些特定實(shí)施例中，η型 M0SFET結(jié)構(gòu)為較佳的。
[0058] 圖2說明M0S結(jié)構(gòu)10的單位存儲單元的俯視圖。具有第一導(dǎo)電類型的襯底100 經(jīng)組態(tài)以容置M0S結(jié)構(gòu)10,且所述M0S結(jié)構(gòu)具有柵極101、源極102及漏極103。第一襯底 區(qū)域110為圍繞柵極線、源極及漏極的區(qū)域。第一襯底區(qū)域110可以是一個(gè)埋入擴(kuò)散區(qū)域 且不具有任何隔離結(jié)構(gòu)例如STI或L0C0S的配置。第一襯底區(qū)域110的片電阻可以利用離 子注入襯底來操縱。通常情況下，較高的片電阻是較佳的，用以保持M0S結(jié)構(gòu)10與任何鄰 近元件的隔離。柵極101安置在襯底上以形成M0S結(jié)構(gòu)的柵極。源極102及漏極103分別 為具有第二導(dǎo)電類型的摻雜區(qū)域，其中所述第二類型與所述第一導(dǎo)電類型相反。在大于M0S 結(jié)構(gòu)10的閾值電壓的偏壓電壓施加在柵極101上時(shí)，源極102與漏極103間的所述襯底中 的通道可變得導(dǎo)電。所述通道具有長度L及寬度W。第一襯底區(qū)域110以應(yīng)力增強(qiáng)劑摻雜， 其中所述增強(qiáng)劑的大小小于襯底基質(zhì)原子?？梢暻闆r選擇熱退火工藝，以便形成包括襯底 基質(zhì)元素及增強(qiáng)劑且經(jīng)組態(tài)以在M0S結(jié)構(gòu)10的通道中產(chǎn)生張應(yīng)力的化合物或晶體。
[0059] 在一些實(shí)施例中，碳用作應(yīng)力增強(qiáng)劑，且硅為襯底基質(zhì)原子。處理流程可描繪于圖 3A中，且圖3B為沿著線AA'的M0S結(jié)構(gòu)10的剖面示意圖。在步驟302中，安置掩模305 以覆蓋柵極101。在步驟304中，將碳離子或原子插入至第一襯底區(qū)域110中。通過諸如 離子注入或擴(kuò)散的各種方式來實(shí)現(xiàn)將碳插入至襯底中的方法。在步驟306中，引入熱退火 工藝以提供能量來在硅與碳間形成鍵能。在一些特定實(shí)施例中，在退火工藝的后在襯底中 形成了結(jié)晶結(jié)構(gòu)碳化硅。結(jié)晶碳化硅可包括六邊形（諸如，2H、4H或6H SiC)、菱形（諸如， 15R或21R SiC)或立方形（諸如，3C SiC)。新形成的SiC化合物或晶體與硅襯底間的晶 格失配在襯底中產(chǎn)生應(yīng)力，且大體上在通道115中產(chǎn)生張應(yīng)力。在一些實(shí)施例中，所述張應(yīng) 力是沿著通道寬度方向，所述長度垂直于所述通道寬度方向。在柵極101處于足夠大而使 得通道115導(dǎo)電的偏壓下時(shí)，通道中的多數(shù)載子能夠在張應(yīng)力通道115中行進(jìn)。因此，增強(qiáng) 了載子的遷移率μ。在一些實(shí)施例中，柵極101可為包括至少一電荷捕捉層及一多晶硅柵 極。在一些實(shí)施例中，電荷捕捉層可以是介電質(zhì)疊層如ΟΝΟ (氧化物、氮化物、氧化物），所述 電荷捕捉層用于局部方式捕捉電荷。在一些實(shí)施例中，碳濃度介于0.5 %與2. 5 %間。在一 些實(shí)施例中，碳濃度介于1 %與1. 6 %間。
[0060] 圖4Α為M0SFET存儲單元陣列40的俯視圖，其中存儲單元陣列40具有襯底400及 多個(gè)平行導(dǎo)電線404。條帶402描繪襯底400中的摻雜區(qū)域，其導(dǎo)電類型不同于襯底400。 陣列40可由多個(gè)單位M0SFET存儲單元405 (虛線環(huán)形）構(gòu)成。圖4Β為沿著線ΒΒ'的截面 圖。導(dǎo)電線404電耦接至存儲單元405的一導(dǎo)電薄膜403,其中所述的導(dǎo)電薄膜403可作 為存儲單元405的柵極，且摻雜區(qū)域402為源極或漏極。在本實(shí)施例中，存儲單元401包括 一 0Ν0薄膜疊層407用來作為儲存捕獲電荷于兩側(cè)，以及一在導(dǎo)電線404與0Ν0薄膜疊層 407間的薄膜疊層407。在一些實(shí)施例中，導(dǎo)電線404間的區(qū)域410為摻碳的并且不具有任 何隔離結(jié)構(gòu)例如STI或L0C0S的配置。第一襯底區(qū)域410的片電阻可以利用離子注入襯底 來操縱。通常情況下，較高的片電阻是較佳的，用以維持導(dǎo)電線間的隔離。碳的原子濃度為 硅的約1%至1.6%。襯底中的碳可在熱退火的后進(jìn)一步形成SiC化合物或晶體。在一些 特定實(shí)施例中，M0SFET存儲單元為η型M0S，亦即，摻雜區(qū)域402為η型。
[0061] 在另一實(shí)施例中，M0SFET存儲單元陣列為基于硅的虛接地陣列結(jié)構(gòu)。導(dǎo)電線為字 線且以平行方式配置，且經(jīng)組態(tài)以將所驅(qū)動(dòng)的偏壓傳送至每一字線電耦接的每一單位存儲 單元的柵極。通道415形成于襯底400中且位于柵極401的下。襯底區(qū)域410(即，字線 401間的區(qū)域）以1%與1. 6%間的原子濃度以碳摻雜。硅襯底中的碳可在引入熱退火工藝 的后形成SiC化合物或晶體。歸因于晶格失配，在硅襯底中具有較大體積的SiC結(jié)構(gòu)可沿 著y方向擠壓字線，且因此沿著字線方向的張應(yīng)力形成于通道415中。因?yàn)闁艠O401的下 的通道處于張應(yīng)力下，所以載子的遷移率提高。
[0062] 在前述實(shí)施例中，存儲單元陣列可為存儲單元陣列或NR0M存儲單元陣列。此外， 通過熱退火，SiC結(jié)構(gòu)形成于摻碳區(qū)域中且產(chǎn)生每一存儲單元的張應(yīng)力通道415,因此，載 子遷移率可提高。在一些實(shí)施例中，存儲單元為以氮為基礎(chǔ)的非易失性MLC存儲單元。
[0063] 圖4C描述一以氮為基礎(chǔ)的非易失性MLC存儲單元沿字線的剖面圖。所述的存儲 單兀具有一 0N0疊層407,其中所述的0N0疊層407是電荷捕捉層。一導(dǎo)電薄膜403例如一 多晶硅層在0Ν0疊層407上，導(dǎo)電薄膜403是所述的存儲單元的控制柵極。所述的存儲單 元也位于兩個(gè)位區(qū)域408上，所以所述的0Ν0疊層的兩端可分別儲存一個(gè)位。
[0064] 圖5展示MLC(多位階存儲單元）摻碳NM0S非易失性陣列的閾值電壓分布圖。此 處應(yīng)注意，本發(fā)明中的MLC不僅限于具有四個(gè)狀態(tài)；視需要，其亦可具有四個(gè)以上狀態(tài)。顯 而易見的是，摻碳MLC陣列展現(xiàn)比如圖1所示的已知MLC陣列收斂的VT分布曲線。閾值電 壓的較窄分布可使得第一狀態(tài)「1」可與其它狀態(tài)區(qū)別開。
[〇〇65] 已在上述實(shí)例及描述中充分描述本發(fā)明的方法及特征。應(yīng)理解，不偏離本發(fā)明的 精神的任何修改或改變意欲涵蓋在本發(fā)明的保護(hù)范疇內(nèi)。
【權(quán)利要求】
1. 一種半導(dǎo)體結(jié)構(gòu)，其包含： 一 MOSFET，其在一襯底中包含一柵極、一源極及一漏極；及 圍繞所述MOSFET的一第一襯底區(qū)域以一應(yīng)力增強(qiáng)劑摻雜，其中所述應(yīng)力增強(qiáng)劑經(jīng)組 態(tài)以在所述MOSFET的通道中產(chǎn)生一張應(yīng)力，且所述張應(yīng)力是沿著通道寬度方向。
2. 如權(quán)利要求1的結(jié)構(gòu)，其中所述MOSFET為η型。
3. 如權(quán)利要求1的結(jié)構(gòu)，其中所述應(yīng)力增強(qiáng)劑為碳。
4. 如權(quán)利要求1的結(jié)構(gòu)，其中碳濃度介于1%與1. 6%間。
5. 如權(quán)利要求1的結(jié)構(gòu)，其進(jìn)一步包含在所述第一襯底區(qū)域中的碳化硅化合物或晶 體。
6. -種MOSFET存儲單元陣列，其包含： 一襯底； 多條導(dǎo)電線，其位于所述襯底上，其中這些導(dǎo)電線是以一平行方式配置； 多條內(nèi)埋式摻雜條帶，其位于所述襯底中，其中這些內(nèi)埋式摻雜條帶與這些導(dǎo)電線交 叉；及 一第一襯底區(qū)域，其位于這些導(dǎo)電線間，以一應(yīng)力增強(qiáng)劑摻雜，所述應(yīng)力增強(qiáng)劑經(jīng)組態(tài) 以在MOSFET存儲單元的通道中產(chǎn)生一張應(yīng)力，其中所述張應(yīng)力的方向是沿著所述通道寬 度的方向。
7. 如權(quán)利要求6的MOSFET存儲單元陣列，其中MOSFET為η型。
8. 如權(quán)利要求6的MOSFET存儲單元陣列，其中所述應(yīng)力增強(qiáng)劑為碳。
9. 如權(quán)利要求6的MOSFET存儲單元陣列，其中碳濃度介于1 %與1. 6%間。
10. 如權(quán)利要求6的MOSFET存儲單元陣列，其中所述MOSFET存儲單元陣列為一以氮為 基礎(chǔ)的非易失性存儲單元陣列。
11. 如權(quán)利要求10的MOSFET存儲單元陣列，其中所述導(dǎo)電線為一字線。
12. 如權(quán)利要求6的MOSFET存儲單元陣列，其進(jìn)一步包含在所述第一襯底區(qū)域中的碳 化硅化合物或晶體。
13. 如權(quán)利要求6的MOSFET存儲單元陣列，其中所述MOSFET存儲單元陣列為一虛接地 陣列。
14. 如權(quán)利要求13的MOSFET存儲單元陣列，其進(jìn)一步包含在所述第一襯底區(qū)域中的碳 化硅化合物或晶體。
15. 如權(quán)利要求14的MOSFET存儲單元陣列，其中所述第一襯底區(qū)域中的所述碳化硅化 合物或晶體為電阻阻抗。
16. -種形成一以氮為基礎(chǔ)的非易失性存儲單元陣列的方法，所述方法包含： 安置掩模以覆蓋存儲單元的柵極、源極及漏極； 將應(yīng)力增強(qiáng)劑插入至位于所述陣列的字線間的一第一襯底區(qū)域中；及 退火以在所述第一襯底區(qū)域中形成一由所述應(yīng)力增強(qiáng)劑及襯底基質(zhì)原子構(gòu)成的化合 物或晶體。
17. 如權(quán)利要求16的方法，其中所述應(yīng)力增強(qiáng)劑為碳。
18. 如權(quán)利要求16的方法，其中增強(qiáng)劑濃度介于1 %與1. 6%間。
19. 如權(quán)利要求16的方法，其中所述插入工藝是通過一離子注入來實(shí)施。
【文檔編號】H01L29/10GK104103686SQ201310115335
【公開日】2014年10月15日 申請日期:2013年4月3日 優(yōu)先權(quán)日:2013年4月3日
【發(fā)明者】吳冠緯, 張耀文, 楊怡箴, 盧道政 申請人:旺宏電子股份有限公司