閃存存儲器的制備方法
【專利摘要】本發(fā)明提供一種閃存存儲器的制備方法，本發(fā)明采用兩次濕法刻蝕中間結(jié)合干法刻蝕的方法形成位于浮柵間隔離結(jié)構(gòu)處的溝槽。與現(xiàn)有技術(shù)采用純濕法刻蝕相比較，本發(fā)明在增加的干法刻蝕之前形成保護浮柵的氧化硅阻擋層，因此，進行該各向異性刻蝕的干法刻蝕時，在保證浮柵寬度不受損傷的情況下，以形成橫截面為倒梯形的溝槽，在增加有源區(qū)與控制柵的最短距離的同時保證該距離的一致性，有利于增加閃存存儲器的控制柵與浮柵之間的電容面積，提高柵耦合系數(shù)，從而提升存儲器的額定漏電流，進而提高閃存存儲器的擦除速度和循環(huán)操作時器件的可靠性；在隔離結(jié)構(gòu)與氧化硅阻擋層均為氧化硅時，在干法刻蝕后只需采用同一溶液進行刻蝕，節(jié)省工藝步驟，降低成本。
【專利說明】閃存存儲器的制備方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于半導(dǎo)體器件的制造領(lǐng)域，涉及一種閃存存儲器的制備方法。

【背景技術(shù)】
[0002] 快閃存儲器（Flash Memory，簡稱閃存）是一種發(fā)展很快的非揮發(fā)性半導(dǎo)體存儲 器，它既具有半導(dǎo)體存儲器讀取速度快、存儲容量大的優(yōu)點，又克服了 DRAM和SRAM那樣切 斷電源便損失所存數(shù)據(jù)的缺陷。它與EPR0M、EEPR0M-樣可以改寫，又比它們?nèi)菀赘膶懬覂r 格相對便宜。快閃存儲器自從1988年由英特爾率先推出之后，已被應(yīng)用在數(shù)以千計的產(chǎn)品 之中，包括移動電話、筆記本電腦、掌上電腦和U盤等移動設(shè)備、以及網(wǎng)絡(luò)路由器和艙內(nèi)錄 音機這樣的工業(yè)產(chǎn)品中。同計算機硬盤比較，它不僅存取快，而且體小量輕、功耗底，還不易 損壞。因此，快閃存儲器具有其它廣闊的應(yīng)用領(lǐng)域，適用于高集成度、高性能、數(shù)據(jù)采集和保 密以及斷電仍然保留信息等多種場合。
[0003] 典型的閃存存儲器主要是由浮柵（Floating Gate)與控制柵（Control Gate)所構(gòu) 成，控制柵設(shè)置于浮柵之上且二者之間以阻擋氧化層相隔，同時浮柵與襯底之間以隧穿氧 化層（Tunnel Oxide)相隔。
[0004] 現(xiàn)有技術(shù)制備浮柵及控制柵中，首先對經(jīng)過硬掩膜處理的襯底制備淺溝槽隔離2' 以隔離出有源區(qū)Γ，而后去除剩余硬掩膜以填充制備依次位于有源區(qū)Γ上的隧穿氧化層 3'及浮柵4'并進行平坦化處理，之后去除部分位于浮柵4'間的淺溝槽隔離2'形成凹槽 5'（如圖1所示)，然后填充該凹槽5'的同時填充制備依次位于浮柵4'上的層間電介質(zhì)和 控制柵(未圖示)，其中，該凹槽5'底部距有源區(qū)Γ溝道拐角的最短距離L (如圖1所示)也 是控制柵與有源區(qū)Γ溝道拐角的最短距離L。
[0005] 不過，隨著集成電路技術(shù)的發(fā)展，不斷地提升產(chǎn)品內(nèi)部元件集成度的同時，要求閃 存存儲器單元的尺寸越來越小，導(dǎo)致各個存儲單元間的距離也越來越短，從而引發(fā)閃存存 儲器以下問題：
[0006] 由于現(xiàn)有的平坦化工藝的局限性，例如化學(xué)機械拋光工藝（CMP)中控制精度的局 限性，降低了制備閃存存儲器中浮柵高度的一致性，又由于濕法腐蝕各向同性的特點，使得 現(xiàn)有技術(shù)中采用純濕法腐蝕浮柵間淺溝槽隔離結(jié)構(gòu)形成的凹槽深度又是一致的，從而導(dǎo)致 閃存存儲器中各個存儲單元的有源區(qū)溝道拐角至該凹槽底部(亦即控制柵）的最近距離L (如圖1所示）不相一致，引發(fā)溝道拐角聚集大量空穴產(chǎn)生邊緣聚集效應(yīng)（edge coupling effect)形成高電場，又由于從設(shè)計角度而言，存儲單元漏電流極限（cell drain current margin)成為限制Fowler-Nordheim (FN)擦除速度和降低存儲單元溝道特性（degrading cell channel feature)的重要因素，從而在溝道拐角聚集的大量空穴導(dǎo)致閃存存儲器擦 除速度的降低，因此，降低閃存存儲器擦除速度緣于各個存儲單元的有源區(qū)溝道拐角至該 凹槽底部(亦即控制柵)的最近距離L不相一致，另外，緣于循環(huán)操作中控制柵負壓導(dǎo)致的應(yīng) 力誘導(dǎo)界面損傷對溝道特性造成的影響，甚至能導(dǎo)致器件失效；
[0007] 同時，各個存儲單元的有源區(qū)溝道拐角至該凹槽底部(亦即控制柵）的最近距離 L不相一致，導(dǎo)致控制柵與浮柵之間的電容面積縮小，造成柵的耦合系數(shù)（gate coupling ratio)下降，在操作存儲單元的時候，需要施加更大的電壓才足夠，操作電壓的提高容易產(chǎn) 生散熱與噪聲等問題，同時也會增加功率消耗這些情形對于存儲器的穩(wěn)定性與可靠性都十 分不利。


【發(fā)明內(nèi)容】

[0008] 鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種閃存存儲器的制備方 法，用于解決現(xiàn)有技術(shù)中存儲單元的有源區(qū)溝道拐角至該控制柵的最近距離不相一致，弓丨 起存儲單元的柵的稱合系數(shù)下降，導(dǎo)致額定漏電流（Drian current rating)較低，進一步 降低閃存存儲器擦除速度的問題。
[0009] 為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種閃存存儲器的制備方法，所述 制備方法在依次形成位于浮柵上的介質(zhì)層和控制柵之前至少包括：
[0010] 1)提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底中通過制備隔離結(jié)構(gòu)以隔離出有源區(qū)， 并在所述有源區(qū)上依次形成隧穿氧化層及浮柵，而后進行平坦化處理；
[0011] 2)對所述隔離結(jié)構(gòu)進行濕法刻蝕，直至距所述浮柵表面第一深度處，在浮柵間形 成溝槽以暴露出部分浮柵；
[0012] 3)在步驟2)形成的結(jié)構(gòu)表面形成氧化硅阻擋層；
[0013] 4)對步驟3)形成的結(jié)構(gòu)進行干法刻蝕，直至暴露出浮柵表面，并在所述浮柵之間 的隔離結(jié)構(gòu)中形成距浮柵表面第二深度且橫截面為倒梯形的溝槽，此時，浮柵側(cè)壁上仍保 留有部分氧化硅阻擋層，其中，所述第二深度大于第一深度；
[0014] 5)對所述步驟4)形成的結(jié)構(gòu)繼續(xù)進行濕法刻蝕，去除剩余的所述氧化硅阻擋層及 部分隔離結(jié)構(gòu)，直至該隔離結(jié)構(gòu)的表面與有源區(qū)頂部的溝道拐角之間的最短距離為第一距 離截止，以在所述浮柵之間的隔離結(jié)構(gòu)中形成距浮柵表面第三深度的溝槽。
[0015] 可選地，所述第一距離的范圍為2(T50nm。
[0016] 可選地，第一深度與第三深度的比值范圍是0. 2、. 7。
[0017] 可選地，所述氧化硅阻擋層的厚度范圍為2. 5~25nm。
[0018] 可選地，所述第二深度與第一深度的差值范圍是5~15nm。
[0019] 可選地，所述隔離結(jié)構(gòu)為淺溝槽隔離或絕緣介質(zhì)隔離。
[0020] 可選地，所述隔離結(jié)構(gòu)的材料為氧化硅。
[0021] 可選地，所述濕法刻蝕時采用氫鹵酸或醋酸溶液，其中，所述氫鹵酸至少包括氫氟 酸或氫溴酸。
[0022] 可選地，所述干法刻蝕至少包括反應(yīng)離子刻蝕、感應(yīng)耦合等離子體刻蝕或高濃度 等離子體刻蝕。
[0023] 可選地，所述半導(dǎo)體襯底材料可為硅、硅鍺、絕緣層上硅、絕緣層上硅鍺或絕緣層 上鍺。
[0024] 如上所述，本發(fā)明的閃存存儲器的制備方法，具有以下有益效果：與現(xiàn)有技術(shù)采用 純濕法刻蝕方法形成浮柵間淺溝槽隔離處的凹槽相比較，本發(fā)明采用兩次濕法刻蝕中間結(jié) 合干法刻蝕的方法形成位于浮柵間隔離結(jié)構(gòu)處的溝槽。由于采用了干法刻蝕，使得形成的 該溝槽橫截面為倒梯形；又由于本發(fā)明在增加的干法刻蝕之前形成保護浮柵的氧化硅阻擋 層，因此，在進行該各向異性刻蝕的干法刻蝕時，在保證浮柵寬度不受損傷的情況下，以形 成橫截面為倒梯形的溝槽，從而在增加有源區(qū)與控制柵的最短距離的同時保證該距離的一 致性，有利于增加閃存存儲器的控制柵與浮柵之間的電容面積，提高柵耦合系數(shù)，從而提升 存儲器的額定漏電流，進而提高閃存存儲器的擦除速度和循環(huán)操作時器件的可靠性；進一 步，在隔離結(jié)構(gòu)與氧化硅阻擋層均為氧化硅時，在干法刻蝕之后只需采用同一的溶液進行 一步濕法刻蝕，則可在去除剩余的氧化硅阻擋層的同時，也對隔離結(jié)構(gòu)進行刻蝕，節(jié)省工藝 步驟，降低成本。

【專利附圖】

【附圖說明】
[0025] 圖1顯示為現(xiàn)有技術(shù)中位于浮柵間淺溝槽隔離的凹槽的結(jié)構(gòu)示意圖，其中，該凹 槽底部距有源區(qū)溝道拐角的最短距離為L。
[0026] 圖2至圖6顯示為本發(fā)明的閃存存儲器的制備方法在各步驟中的結(jié)構(gòu)示意圖。
[0027] 圖7顯示為現(xiàn)有技術(shù)與本發(fā)明中單個存儲單元的開啟電壓與擦除時間的對比圖， 其中，""表示采用現(xiàn)有技術(shù)獲得的單個存儲單元的開啟電壓與擦除時間的相關(guān)數(shù)據(jù)， "·"采用本發(fā)明獲得的單個存儲單元的開啟電壓與擦除時間的相關(guān)數(shù)據(jù)。
[0028] 元件標(biāo)號說明
[0029] 1、Γ 有源區(qū) 2 隔離結(jié)構(gòu) 25 淺溝槽隔離 3、 3' 隧穿氧化層 4、 4' 浮柵 5' 凹槽 5 溝槽 6 氧化硅阻擋層 L 控制柵與有源區(qū)溝道拐角的最短距離 L1 第一距離 dl 第一深度 d2 第二深度 d3 第三深度

【具體實施方式】
[0030] 以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書 所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實 施方式加以實施或應(yīng)用，本說明書中的各項細節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離 本發(fā)明的精神下進行各種修飾或改變。
[0031] 請參閱圖2至圖7。需要說明的是，本實施例中所提供的圖示僅以示意方式說明 本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù) 目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其 組件布局型態(tài)也可能更為復(fù)雜。
[0032] 隨著集成電路技術(shù)的發(fā)展，不斷地提升產(chǎn)品內(nèi)部元件集成度的同時，要求閃存存 儲器單元的尺寸越來越小，導(dǎo)致各個存儲單元間的距離也越來越短，又由于現(xiàn)有的平坦化 工藝的局限性及濕法腐蝕各向同性的特點，導(dǎo)致閃存存儲器中各個存儲單元的有源區(qū)溝道 拐角至該凹槽底部(亦即控制柵）的最近距離L不相一致，引起存儲單元的柵的耦合系數(shù)下 降，使額定漏電流較低，閃存存儲器擦除速度降低。
[0033] 有鑒于此，本發(fā)明提供一種閃存存儲器的制備方法，與現(xiàn)有技術(shù)采用純濕法刻蝕 方法形成浮柵間淺溝槽隔離處的凹槽相比較，本發(fā)明采用兩次濕法刻蝕中間結(jié)合干法刻蝕 的方法形成位于浮柵間隔離結(jié)構(gòu)處的溝槽。由于采用了干法刻蝕，使得形成的該溝槽橫截 面為倒梯形；又由于本發(fā)明在增加的干法刻蝕之前形成保護浮柵的氧化硅阻擋層，因此，在 進行該各向異性刻蝕的干法刻蝕時，在保證浮柵寬度不受損傷的情況下，以形成橫截面為 倒梯形的溝槽，從而在增加有源區(qū)與控制柵的最短距離的同時保證該距離的一致性，有利 于增加閃存存儲器的控制柵與浮柵之間的電容面積，提高柵耦合系數(shù)，從而提升存儲器的 額定漏電流，進而提高閃存存儲器的擦除速度和循環(huán)操作時器件的可靠性；進一步，在隔離 結(jié)構(gòu)與氧化硅阻擋層均為氧化硅時，在干法刻蝕之后只需采用同一的溶液進行一步濕法刻 蝕，則可在去除剩余的氧化硅阻擋層的同時，也對隔離結(jié)構(gòu)進行刻蝕，節(jié)省工藝步驟，降低 成本。以下將詳細闡述本發(fā)明的閃存存儲器的制備方法的實施方式，使本領(lǐng)域技術(shù)人員不 需要創(chuàng)造性勞動即可理解本發(fā)明的閃存存儲器的制備方法。
[0034] 如圖2至圖6所示，本發(fā)明提供一種閃存存儲器的制備方法，所述制備方法在依次 形成位于浮柵上的介質(zhì)層和控制柵之前至少包括 ：
[0035] 首先執(zhí)行步驟1)，如圖2所示，提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底中通過制備 隔離結(jié)構(gòu)2以隔離出有源區(qū)1，并在所述有源區(qū)1上依次形成隧穿氧化層3及浮柵4,而后進 行平坦化處理，使所述浮柵4的表面與隔離結(jié)構(gòu)2的表面在同一平面上。其中，所述半導(dǎo)體 襯底的材料為娃、娃鍺、絕緣層上娃（silicon oninsulator，SOI)、絕緣層上娃鍺（silicon germanium on insulator, SG0I)或絕緣層上錯（germanium on insulator, G0I),在本實施 例中，所述半導(dǎo)體您的為硅材料；所述隔離結(jié)構(gòu)2為淺溝槽隔離或絕緣介質(zhì)隔離，在本實施 例中，所述隔離結(jié)構(gòu)2為淺溝槽隔離，其材料至少包括氧化硅；所述平坦化處理至少包括化 學(xué)機械拋光工藝。
[0036] 需要指出的是，制備淺溝槽隔離2的具體步驟為：在形成有硬掩膜的半導(dǎo)體襯底 上刻蝕平行排列的隔離槽，而后對所述隔離槽通過氧化物填充以及平坦化處理以形成淺溝 槽隔離，其中，所述淺溝槽隔離表面與所述半導(dǎo)體襯底上的硬掩膜表面在同一平面上，所述 硬掩膜包括依次形成于所述有源區(qū)1上的氧化硅及氮化硅。
[0037] 需要說明的是，形成所述隧穿氧化層3及浮柵4的具體步驟為：先去除所述硬掩膜 以暴露所述有源區(qū)1表面，其中，采用濕法刻蝕，利用Η 3Ρ04溶液去除氮化硅，HF溶液去除氧 化硅；而后在所述有源區(qū)1上制備隧穿氧化層3及浮柵4 ;之后進行平坦化處理，例如進行 化學(xué)機械拋光，使所述隔離結(jié)構(gòu)2表面與浮柵4表面位于同一平面。需要進一步說明的是， 由于采用濕法刻蝕去除硬掩膜，因此形成的所述浮柵4寬度大于所述有源區(qū)1的寬度。接 著執(zhí)行步驟2)。
[0038] 在步驟2)中，如圖3所示，對所述隔離結(jié)構(gòu)2進行濕法刻蝕直至距所述浮柵4表 面第一深度dl處，在浮柵4之間形成溝槽5以暴露出部分浮柵4,其中，所述濕法刻蝕時采 用氫鹵酸或醋酸溶液，其中，所述氫鹵酸至少包括氫氟酸（HF)或氫溴酸，在本實施例中，濕 法刻蝕所述隔離結(jié)構(gòu)2時采用HF溶液。接著執(zhí)行步驟3)。
[0039] 在步驟3)中，如圖4所示，采用高溫氧化的方法（High Temperature Oxidation, ΗΤ0)，在步驟2)形成的結(jié)構(gòu)表面形成氧化硅阻擋層6,以對暴露于步驟2)形成結(jié)構(gòu)表面的 所述浮柵在后續(xù)干法刻蝕中形成保護，其中，所述氧化硅阻擋層6的厚度范圍為2. 5~25nm， 在本實施例中，所述氧化硅阻擋層6的厚度優(yōu)選10nm。
[0040] 需要說明的是，在本實施例中，所述氧化硅阻擋層6和隔離結(jié)構(gòu)2均為氧化硅，但 并未限定二者的硅元素所占的摩爾比保持相同，換言之，所述氧化硅阻擋層6和隔離結(jié)構(gòu)2 中硅元素所占的摩爾比存在不同的情況。接著執(zhí)行步驟4)。
[0041] 在步驟4)中，如圖5所示，對步驟3)形成的結(jié)構(gòu)進行干法刻蝕，直至暴露出浮柵4 的表面，并在所述浮柵4之間的隔離結(jié)構(gòu)2中形成距浮柵4表面第二深度d2且橫截面為倒 梯形的溝槽5,此時，浮柵4側(cè)壁上仍保留有部分氧化硅阻擋層6。其中，所述第二深度d2大 于第一深度dl，所述第二深度d2與第一深度dl的差值范圍是5~15nm，在本實施例中，優(yōu)選 該差值為8nm ;所述干法刻蝕至少包括反應(yīng)離子刻蝕（RIE)、感應(yīng)耦合等離子體刻蝕（ICP) 或高濃度等離子體刻蝕（HDP)，在本實施例中，所述干法刻蝕為高濃度等離子體刻蝕。
[0042] 需要說明的是，步驟4)中對氧化硅阻擋層6的干法刻蝕是各向異性干法刻蝕，該 刻蝕過程分兩個階段完成：
[0043] 第一階段的干法刻蝕中，直至暴露出浮柵4表面，亦即以所述氧化硅阻擋層6與浮 柵4的選擇刻蝕比來控制刻蝕停止條件；當(dāng)浮柵4上的干法刻蝕停止時（即已去除位于浮柵 上的氧化硅阻擋層6時)，隔離結(jié)構(gòu)2上形成的氧化硅阻擋層6也被刻蝕掉，由于本實施例干 法刻蝕之前形成有保護浮柵4的氧化硅阻擋層6,因此，在進行第一階段的各向異性刻蝕的 干法刻蝕時，當(dāng)暴露出浮柵4表面時，浮柵4的側(cè)壁上仍保留部分氧化硅阻擋層6 ;不過，由 于本實施例中隔離結(jié)構(gòu)2與氧化硅阻擋層6均為氧化硅材料，因此浮柵4上的刻蝕停止時， 隔離結(jié)構(gòu)2處未滿足刻蝕停止條件，因此仍會對隔離結(jié)構(gòu)2繼續(xù)進行第二階段干法刻蝕；
[0044] 在第二階段干法刻蝕中，以形成距浮柵4表面為第二深度的溝槽作為干法刻蝕停 止條件，從而在所述浮柵4之間的隔離結(jié)構(gòu)2中，形成距浮柵4表面第二深度d2且橫截面 為倒梯形的溝槽；由于步驟4)中第一階段干法刻蝕結(jié)束時浮柵4的側(cè)壁上仍保留部分氧化 硅阻擋層6,從而在步驟4)的第二階段干法刻蝕中，該被保留部分氧化硅阻擋層6避免浮柵 4在寬度方向上受到損傷，以避免由于浮柵尺寸變化引起的器件的電性參數(shù)的改變。
[0045] 需要進一步說明的是，在第二階段的干法刻蝕形成橫截面為倒梯形的溝槽是后續(xù) 預(yù)制備溝槽的初始輪廓，以供后續(xù)第二次濕法刻蝕后形成滿足尺寸要求的橫截面為倒梯形 的最終的溝槽，其中，步驟4 )第二階段的干法刻蝕中，由于干法刻蝕的倒梯形的溝槽的初始 輪廓的深度(為第二深度d2與第一深度dl的差值)較小，進一步，由于干法刻蝕中氧化硅阻 擋層6與浮柵4的選擇刻蝕比值范圍較高(選擇刻蝕比值范圍為1(Γ17)，因此，相較于采用 干法刻蝕直接形成滿足尺寸的最終的倒梯形溝槽而言，本發(fā)明步驟4)的第二階段干法刻蝕 中，對浮柵表面的損耗較小，保證了浮柵的尺寸，進而保證閃存存儲器的可靠性。接著執(zhí)行 步驟5)。
[0046] 在步驟5)中，如圖6所示，對所述步驟4)形成的結(jié)構(gòu)繼續(xù)進行濕法刻蝕，去除剩 余的所述氧化硅阻擋層6,且去除部分隔離結(jié)構(gòu)2,直至該隔離結(jié)構(gòu)2的表面與有源區(qū)1頂 部的溝道拐角之間的最短距離為第一距離L1截止，以在所述浮柵4之間的隔離結(jié)構(gòu)2中形 成距浮柵4表面第三深度d3的溝槽5。其中，所述第三深度d3大于第二深度d2 ;所述第一 距離L1的范圍為2(T50nm，在本實施例中，優(yōu)選第一距離L1為3(T35nm ;步驟2)中所述第 一深度dl與第三深度d3的比值范圍是0. 2、. 7,在本實施例中，優(yōu)選dl :d2=l: 2 ;所述濕法 刻蝕時采用氫鹵酸或醋酸溶液，其中，所述氫鹵酸至少包括氫氟酸（HF)或氫溴酸，在本實施 例中，步驟5)濕法刻蝕時采用HF溶液。
[0047] 需要指出的是，在隔離結(jié)構(gòu)2與氧化硅阻擋層6均為氧化硅時(硅所占的摩爾比可 能存在差別)，在干法刻蝕之后的步驟5)中，只需采用同一的溶液(氫鹵酸)進行一步濕法刻 蝕，則可在去除剩余的氧化硅阻擋層的同時，也對隔離結(jié)構(gòu)進行刻蝕，節(jié)省工藝步驟，降低 成本。
[0048] 需要進一步指出的是，步驟5)中形成的滿足尺寸的最終的溝槽5的橫截面仍保持 步驟4)中的倒梯形溝槽的初始輪廓，與步驟4)中的倒梯形初始輪廓相比較而言，步驟5) 中倒梯形開口寬度有所增加。
[0049] 需要說明的是，本發(fā)明采用兩次濕法刻蝕中間結(jié)合干法刻蝕的方法，相對于現(xiàn)有 技術(shù)而言，在兩次濕法刻蝕之間增加的干法刻蝕為各向異性刻蝕，只在深度上的進行刻蝕， 在橫向未刻蝕，因此能夠保證刻蝕深度相同即可而不影響刻蝕的寬度，從而提高了各個存 儲單元的有源區(qū)1溝道拐角與隔離結(jié)構(gòu)表面（即倒梯形溝槽5底部）之間最短距離的一致 性，由于后續(xù)工藝中需對該溝槽5進行層間電介質(zhì)及控制柵的填充，換言之，各個存儲單元 的有源區(qū)溝道拐角至控制柵的最近距離存在一致性，從而解決了由于不一致性導(dǎo)致的部分 存儲單元擦除效率低以及可靠性下降的問題，對于提高閃存存儲器整體擦除速度及均勻分 布起了關(guān)鍵效用。
[0050] 需要進一步說明的是，相對于現(xiàn)有技術(shù)而言，本發(fā)明在浮柵4的隔離結(jié)構(gòu)2中形成 了橫截面為倒梯形的溝槽5,從而使本發(fā)明在保證存儲單元的有源區(qū)1溝道拐角至控制柵 的最近距離一致的同時，有效增加了有源區(qū)1溝道與隔離結(jié)構(gòu)2表面（即控制柵）的最短距 離，保證了整體存儲單元穩(wěn)定以及高效的柵耦合系數(shù)，進一步提高閃存存儲器的擦除速度 和循環(huán)操作時器件的可靠性。
[0051] 進一步，本發(fā)明在干法刻蝕后再進行濕法刻蝕，目的在于去除干法刻蝕后仍保留 在浮柵兩側(cè)的部分氧化硅阻擋層及隔離結(jié)構(gòu)，避免造成剩余的隔離結(jié)構(gòu)頂端與浮柵貼合不 好，引起后續(xù)填充層間電介質(zhì)時，在層間電介質(zhì)與浮柵之間還存在氧化硅阻擋層及隔離結(jié) 構(gòu)，導(dǎo)致柵耦合率降低，使控制柵外加電壓耦合至浮柵的效率降低，降低存儲器的擦除速 度、穩(wěn)定性和可靠性。
[0052] 需要特別說明的是，在形成位于浮柵間的溝槽5后，本領(lǐng)域技術(shù)人員可進行層間 電介質(zhì)及控制柵的填充及相應(yīng)的平坦化處理，此處不再一一贅述。
[0053] 為了進一步體現(xiàn)本發(fā)明的效果，請參閱圖7。
[0054] 圖7為現(xiàn)有技術(shù)與本發(fā)明中單個存儲單元的開啟電壓與擦除時間的對比圖，以反 映現(xiàn)有技術(shù)與本發(fā)明的存儲單元擦除速度的差別，其中，""表示采用現(xiàn)有技術(shù)獲得的單 個存儲單元的開啟電壓與擦除時間的相關(guān)數(shù)據(jù)，"?"采用本發(fā)明獲得的單個存儲單元的開 啟電壓與擦除時間的相關(guān)數(shù)據(jù)。由圖7可知，在相同的擦除時間下，本發(fā)明的開啟電壓V th 在2V附近，現(xiàn)有技術(shù)的開啟電壓Vth在3V附近，從而說明本發(fā)明浮柵中的電子能更快的進 入襯底中，亦即本發(fā)明比現(xiàn)有技術(shù)中單位時間的開啟電壓變化率更快，使得本發(fā)明的擦除 速度比現(xiàn)有技術(shù)的要快。
[0055] 綜上所述，本發(fā)明的閃存存儲器的制備方法，與現(xiàn)有技術(shù)采用純濕法刻蝕方法形 成浮柵間淺溝槽隔離處的凹槽相比較，本發(fā)明采用兩次濕法刻蝕中間結(jié)合干法刻蝕的方法 形成位于浮柵間隔離結(jié)構(gòu)處的溝槽。由于采用了干法刻蝕，使得形成的該溝槽橫截面為倒 梯形；又由于本發(fā)明在增加的干法刻蝕之前形成保護浮柵的氧化硅阻擋層，因此，在進行該 各向異性刻蝕的干法刻蝕時，在保證浮柵寬度不受損傷的情況下，以形成橫截面為倒梯形 的溝槽，從而在增加有源區(qū)與控制柵的最短距離的同時保證該距離的一致性，有利于增加 閃存存儲器的控制柵與浮柵之間的電容面積，提高柵耦合系數(shù)，從而提升存儲器的額定漏 電流，進而提高閃存存儲器的擦除速度和循環(huán)操作時器件的可靠性；進一步，在隔離結(jié)構(gòu)與 氧化硅阻擋層均為氧化硅時，在干法刻蝕之后只需采用同一的溶液進行一步濕法刻蝕，則 可在去除剩余的氧化硅阻擋層的同時，也對隔離結(jié)構(gòu)進行刻蝕，節(jié)省工藝步驟，降低成本。 所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0056] 上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟 悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因 此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完 成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1. 一種閃存存儲器的制備方法，其特征在于，所述制備方法在依次形成位于浮柵上的 介質(zhì)層和控制柵之前至少包括： 1) 提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底中通過制備隔離結(jié)構(gòu)以隔離出有源區(qū)，并在 所述有源區(qū)上依次形成隧穿氧化層及浮柵，而后進行平坦化處理； 2) 對所述隔離結(jié)構(gòu)進行濕法刻蝕，直至距所述浮柵表面第一深度處，在浮柵間形成溝 槽以暴露出部分浮柵； 3) 在步驟2)形成的結(jié)構(gòu)表面形成氧化硅阻擋層； 4) 對步驟3)形成的結(jié)構(gòu)進行干法刻蝕，直至暴露出浮柵表面，并在所述浮柵之間的隔 離結(jié)構(gòu)中形成距浮柵表面第二深度且橫截面為倒梯形的溝槽，此時，浮柵側(cè)壁上仍保留有 部分氧化硅阻擋層，其中，所述第二深度大于第一深度； 5) 對所述步驟4)形成的結(jié)構(gòu)繼續(xù)進行濕法刻蝕，去除剩余的所述氧化硅阻擋層及部分 隔離結(jié)構(gòu)，直至該隔離結(jié)構(gòu)的表面與有源區(qū)頂部的溝道拐角之間的最短距離為第一距離截 止，以在所述浮柵之間的隔離結(jié)構(gòu)中形成距浮柵表面第三深度的溝槽。
2. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：所述第一距離的范圍 為 20?50nm。
3. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：第一深度與第三深度 的比值范圍是0. 2~0. 7。
4. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：所述氧化硅阻擋層的 厚度范圍為2. 5?25nm。
5. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：所述第二深度與第一 深度的差值范圍是5~15nm。
6. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：所述隔離結(jié)構(gòu)為淺溝 槽隔離或絕緣介質(zhì)隔離。
7. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：所述隔離結(jié)構(gòu)的材料 為氧化硅。
8. 根據(jù)權(quán)利要求7所述的閃存存儲器的制備方法，其特征在于：所述濕法刻蝕時采用 氫鹵酸或醋酸溶液，其中，所述氫鹵酸至少包括氫氟酸或氫溴酸。
9. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：所述干法刻蝕至少包 括反應(yīng)離子刻蝕、感應(yīng)耦合等離子體刻蝕或高濃度等離子體刻蝕。
10. 根據(jù)權(quán)利要求1所述的閃存存儲器的制備方法，其特征在于：所述半導(dǎo)體襯底材料 可為娃、娃鍺、絕緣層上娃、絕緣層上娃鍺或絕緣層上鍺。
【文檔編號】H01L21/762GK104157615SQ201310180041
【公開日】2014年11月19日 申請日期:2013年5月15日 優(yōu)先權(quán)日:2013年5月15日
【發(fā)明者】張金霜, 王成誠, 仇圣棻 申請人:中芯國際集成電路制造(上海)有限公司