靜電放電保護(hù)結(jié)構(gòu)的制作方法
【專利摘要】一種靜電放電保護(hù)結(jié)構(gòu)，包括：半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面并列設(shè)置的若干NMOS晶體管，位于所述半導(dǎo)體襯底內(nèi)的第一連接區(qū)和第一N型阱區(qū)，所述第一N型阱區(qū)位于所述第一連接區(qū)和NMOS晶體管之間；所述第一N型阱區(qū)、NMOS晶體管的漏極與靜電放電輸入端相連接，所述NMOS晶體管的源極與接地端相連接，所述第一連接區(qū)與NMOS晶體管的柵極相連接。不僅可以提高靜電放電的響應(yīng)速度，還能提高不同NMOS晶體管對應(yīng)的寄生NPN三極管的導(dǎo)通均勻性，有利于提高靜電放電能力。
【專利說明】靜電放電保護(hù)結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別涉及一種靜電放電保護(hù)結(jié)構(gòu)。

【背景技術(shù)】
[0002]隨著半導(dǎo)體芯片的運(yùn)用越來越廣泛，半導(dǎo)體芯片所涉及到的靜電損傷也越來越廣泛?，F(xiàn)在有很多種靜電放電保護(hù)結(jié)構(gòu)的設(shè)計和應(yīng)用，通常包括:柵接地的N型場效應(yīng)晶體管(Gate Grounded NMOS, GGNM0S)保護(hù)電路、二極管保護(hù)電路、可控娃(Silicon ControlledRectifier, SCR)保護(hù)電路等。
[0003]其中，柵接地的N型場效應(yīng)晶體管(Gate Grounded NMOS, GGNMOS)保護(hù)電路的電路圖如圖1所示，所述多個柵接地的N型場效應(yīng)晶體管10位于外部電路11和芯片內(nèi)部電路12之間，且所述柵接地的N型場效應(yīng)晶體管10的漏極分別與外部電路11和芯片內(nèi)部電路12相連接，外部電路11產(chǎn)生的靜電電流通過所述柵接地的N型場效應(yīng)晶體管10流向地，外部電路11的靜電電壓較低，不會使得所述芯片內(nèi)部電路12受到的電壓太高，所述芯片內(nèi)部電路12不會被高電壓損毀。
[0004]所述柵接地的N型場效應(yīng)晶體管的結(jié)構(gòu)如圖2所示，由于所述晶體管為N型場效應(yīng)晶體管，所述柵接地的N型場效應(yīng)晶體管的源極22、漏極21為N型，所述襯底20為P型，所述漏極21、襯底20、源極22形成一個寄生的NPN三極管24，所述源極22為寄生三極管24的發(fā)射極，所述漏極21為寄生三極管24的集電極，所述襯底20為寄生三極管24的基區(qū)，其中，所述源極22、襯底20、柵極23接地。由于外部電路的靜電電壓使得所述柵接地的N型場效應(yīng)晶體管的漏極電壓不斷上升，當(dāng)所述漏極電壓高于漏極21、襯底20兩者之間的PN結(jié)的擊穿電壓時，從漏極21到襯底20將產(chǎn)生一個較大的擊穿電流。由于所述襯底20接地，所述擊穿電流也將流向地，但由于從漏極21邊緣的襯底20到接地的襯底20之間會有部分寄生電阻25，所述擊穿電流在該寄生電阻25上流過會產(chǎn)生電勢差，使得源極22與襯底20靠近源漏極的部分存在電勢差，從而使得源極22、襯底20、漏極21所形成的NPN三極管24開啟，形成漏極電流，將漏極21的積累的靜電電荷從源極22流走。且三極管具有電流放大作用，可以提高漏極電流的泄放能力，從而使得漏極電壓可以很快地下降，保護(hù)芯片內(nèi)部電路不被靜電電壓損毀。
[0005]由于靜電電流通常很大，現(xiàn)有技術(shù)中通常將多個GGNMOS晶體管并聯(lián)在一起作為靜電放電保護(hù)結(jié)構(gòu)以提高靜電放電能力。但是出于版圖設(shè)計考慮，現(xiàn)有的接地的連接區(qū)通常統(tǒng)一位于GGNMOS晶體管的最外側(cè)，使得現(xiàn)有技術(shù)中的不同位置的GGNMOS晶體管對應(yīng)的寄生電阻各不相同，使得源極與襯底靠近源漏極部分的電勢差也各不相同，所述源極、襯底、漏極所形成的寄生NPN三極管不會同時開啟，使得現(xiàn)有的靜電放電保護(hù)結(jié)構(gòu)中多個GGNMOS晶體管的導(dǎo)通均勻性較差。當(dāng)其中部分GGNMOS晶體管導(dǎo)通后，其他的就不容易導(dǎo)通，會嚴(yán)重影響靜電放電保護(hù)結(jié)構(gòu)的能力，可能會導(dǎo)致放電電流過高而燒毀，且如果只有部分GGNMOS晶體管被導(dǎo)通，那么未導(dǎo)通GGNMOS晶體管就無法起到保護(hù)作用，減低了靜電保護(hù)的能力。


【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種靜電放電保護(hù)結(jié)構(gòu)，可以提高靜電放電保護(hù)結(jié)構(gòu)的導(dǎo)通均勻性和響應(yīng)速度，提高靜電保護(hù)能力。
[0007]為解決上述問題，本發(fā)明提供一種靜電放電保護(hù)結(jié)構(gòu)，包括:半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面并列設(shè)置的若干NMOS晶體管，位于所述半導(dǎo)體襯底內(nèi)的第一連接區(qū)和第一 N型阱區(qū)，所述第一 N型阱區(qū)位于所述第一連接區(qū)和NMOS晶體管之間；所述第一 N型阱區(qū)、NMOS晶體管的漏極與靜電放電輸入端相連接，所述NMOS晶體管的源極與接地端相連接，所述第一連接區(qū)與NMOS晶體管的柵極相連接。
[0008]可選的，還包括第二 N型阱區(qū)，所述第二 N型阱區(qū)位于相鄰的NMOS晶體管之間。
[0009]可選的，所述第二 N型阱區(qū)位于兩個相鄰NMOS晶體管的源極之間。
[0010]可選的，還包括，位于兩個相鄰NMOS晶體管的源極之間的兩個第二 N型阱區(qū)和位于所述兩個第二 N型阱區(qū)之間的第二連接區(qū)。
[0011]可選的，每兩個NMOS晶體管之間具有第二 N型阱區(qū)。
[0012]可選的，所述第一 N型阱區(qū)和第二 N型阱區(qū)的摻雜深度、摻雜濃度相同。
[0013]可選的，還包括，位于所述半導(dǎo)體襯底內(nèi)的P型阱區(qū)，所述NMOS晶體管的源極和漏極位于所述P型阱區(qū)內(nèi)。
[0014]可選的，所述P型阱區(qū)和第一連接區(qū)的摻雜深度、摻雜濃度相同。
[0015]可選的，還包括:位于所述N型阱區(qū)內(nèi)的第一 N型重?fù)诫s區(qū)，所述第一 N型重?fù)诫s區(qū)的摻雜濃度大于N型阱區(qū)的摻雜濃度。
[0016]可選的，還包括:位于所述第一連接區(qū)內(nèi)的第一 P型重?fù)诫s區(qū)，所述第一 P型重?fù)诫s區(qū)的摻雜濃度大于第一連接區(qū)的摻雜濃度。
[0017]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0018]由于與靜電放電輸入端相連接的第一 N型阱區(qū)位于所述第一連接區(qū)和NMOS晶體管之間，當(dāng)外界靜電脈沖產(chǎn)生的靜電電壓施加到所述靜電放電輸入端時，所述第一 N型阱區(qū)會將相鄰的第一連接區(qū)和半導(dǎo)體襯底的電壓提升，使得NMOS晶體管的源極和與源極接觸的半導(dǎo)體襯底之間的PN結(jié)很容易開啟，不需要利用襯底的寄生電阻提升半導(dǎo)體襯底的電壓，即使不同位置的寄生電阻都不相同，寄生電阻上的對應(yīng)電勢差都不相同，但由于半導(dǎo)體襯底的電壓已足夠使得源極和半導(dǎo)體襯底的PN結(jié)開啟，使得所述靜電放電保護(hù)結(jié)構(gòu)的NMOS晶體管都能同時開啟，有利于提高靜電放電保護(hù)結(jié)構(gòu)的導(dǎo)通均勻性，提高靜電保護(hù)能力。并且，由于所述第一連接區(qū)與NMOS晶體管的柵極相連接，所述第一 N型阱區(qū)也會使得NMOS晶體管的柵極電壓提升，有利于降低半導(dǎo)體襯底和漏極之間的反向擊穿電壓，使得NMOS晶體管對應(yīng)的NPN三極管更容易開啟，可以提高靜電放電的響應(yīng)速度。

【專利附圖】

【附圖說明】
[0019]圖1是現(xiàn)有技術(shù)的GGNMOS晶體管保護(hù)電路的電路圖；
[0020]圖2是現(xiàn)有技術(shù)中的GGNMOS晶體管的結(jié)構(gòu)示意圖；
[0021]圖3?圖5是本發(fā)明實(shí)施例的靜電放電保護(hù)結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0022]圖6為現(xiàn)有技術(shù)中的GGNMOS晶體管的漏極電流和漏極電壓的I/V特性圖。

【具體實(shí)施方式】
[0023]由于現(xiàn)有技術(shù)形成的多個GGNMOS晶體管并不能同時開啟，導(dǎo)通均勻性較差，為此，本發(fā)明實(shí)施例提供了一種靜電放電保護(hù)結(jié)構(gòu)，具體包括:半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面并列設(shè)置的若干NMOS晶體管,位于所述半導(dǎo)體襯底內(nèi)的第一連接區(qū)和第一 N型講區(qū)，所述第一 N型阱區(qū)位于所述第一連接區(qū)和NMOS晶體管之間；所述第一 N型阱區(qū)、NMOS晶體管的漏極與靜電放電輸入端相連接，所述NMOS晶體管的源極與接地端相連，所述第一連接區(qū)與NMOS晶體管的柵極相連接。
[0024]由于第一 N型阱區(qū)位于所述第一連接區(qū)和NMOS晶體管之間，當(dāng)外界靜電脈沖產(chǎn)生的靜電電壓施加到所述靜電放電輸入端時，所述第一 N型阱區(qū)會將相鄰的第一連接區(qū)和半導(dǎo)體襯底的電壓提升，使得NMOS晶體管的源極和接觸的半導(dǎo)體襯底之間的PN結(jié)很容易開啟，不需要利用襯底的寄生電阻提升半導(dǎo)體襯底的電壓，當(dāng)所述靜電電壓將所述NMOS晶體管的漏極和半導(dǎo)體襯底之間的PN結(jié)反向擊穿時，擊穿電流會直接流向源極進(jìn)行靜電放電。即使不同位置的寄生電阻都不相同，寄生電阻上的對應(yīng)電勢差都不相同，但由于半導(dǎo)體襯底的電壓已足夠使得源極和半導(dǎo)體襯底的PN結(jié)開啟，使得所述靜電放電保護(hù)結(jié)構(gòu)的NMOS晶體管都能同時開啟，有利于提高靜電放電保護(hù)結(jié)構(gòu)的導(dǎo)通均勻性，提高靜電保護(hù)能力。并且，由于所述第一連接區(qū)與NMOS晶體管的柵極相連接，所述第一 N型阱區(qū)也會使得NMOS晶體管的柵極電壓提升，有利于降低半導(dǎo)體襯底和漏極之間的反向擊穿電壓，使得NMOS晶體管對應(yīng)的NPN三極管更容易開啟，可以提高靜電放電的響應(yīng)速度。
[0025]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0026]本發(fā)明實(shí)施例首先提供了一種靜電放電保護(hù)結(jié)構(gòu)，請參考圖3，為本發(fā)明實(shí)施例的靜電放電保護(hù)結(jié)構(gòu)的結(jié)構(gòu)示意圖，具體包括:
[0027]半導(dǎo)體襯底100 ;位于所述半導(dǎo)體襯底100內(nèi)的P型阱區(qū)101 ;位于所述P型阱區(qū)101表面且并列設(shè)置的若干NMOS晶體管，所述NMOS晶體管包括位于所述P型阱區(qū)101表面的柵極110和N型重?fù)诫s的源極120、漏極130，所述相鄰的NMOS晶體管之間共用源極120或漏極130 ;位于所述若干個NMOS晶體管兩側(cè)的半導(dǎo)體襯底100內(nèi)的第一 N型阱區(qū)102和第一連接區(qū)103，所述第一 N型阱區(qū)102將P型阱區(qū)101和第一連接區(qū)103相隔離；位于所述第一 N型阱區(qū)102和P型阱區(qū)101之間和位于所述第一連接區(qū)103和第一 N型阱區(qū)102之間的淺溝槽隔離結(jié)構(gòu)106 ;所述第一 N型阱區(qū)102、匪OS晶體管的漏極130與靜電放電輸入端ESD相連接，所述源極120與接地端GND相連，所述第一連接區(qū)103與NMOS晶體管的柵極110相連接。
[0028]所述半導(dǎo)體襯底100為硅襯底、鍺襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底等。在本實(shí)施例中，所述半導(dǎo)體襯底100為P型硅襯底，所述半導(dǎo)體襯底100內(nèi)輕摻雜有P型雜質(zhì)離子，例如B、In等。在其他實(shí)施例中，所述半導(dǎo)體襯底還可以為N型的半導(dǎo)體襯底，且所述N型的半導(dǎo)體襯底內(nèi)形成有P型阱區(qū)，在所述P型阱區(qū)表面形成NMOS晶體管。
[0029]在本實(shí)施例中，在所述P型半導(dǎo)體襯底100內(nèi)形成有P型阱區(qū)101，所述P型阱區(qū)101的摻雜濃度大于P型半導(dǎo)體襯底100的摻雜濃度，由于所述NMOS晶體管形成于所述P型阱區(qū)101的表面，較高的摻雜濃度會降低源漏之間的導(dǎo)通電阻，避免溝道區(qū)過熱造成燒毀，且較高摻雜濃度的P型阱區(qū)會降低漏極與襯底之間的擊穿電壓，從而盡快進(jìn)行靜電放電。在其他實(shí)施例中，也可以不形成所述P型阱區(qū)，直接在所述P型半導(dǎo)體襯底表面形成NMOS
晶體管。
[0030]所述各個NMOS晶體管的尺寸和形成工藝都相同，所述各個NMOS晶體管都相同，使得各個NM0s晶體管對應(yīng)的寄生NPN管能同時導(dǎo)通。在本實(shí)施例中，所述NMOS晶體管并列地設(shè)置于所述P型阱區(qū)101表面，且所述相鄰的NMOS晶體管之間共用源極120或漏極130，以節(jié)省芯片面積。在其他實(shí)施例中，每個NMOS晶體管也可以單獨(dú)擁有一個源極和漏極。
[0031]所述第一連接區(qū)103為P型摻雜區(qū)，使得所述第一連接區(qū)103與半導(dǎo)體襯底100、P型阱區(qū)101電學(xué)連接。在本實(shí)施例中，所述第一連接區(qū)103的摻雜深度和摻雜濃度與P型阱區(qū)101的摻雜深度和摻雜濃度相同，兩者可采用同一摻雜工藝同時形成。在其他實(shí)施例中，所述第一連接區(qū)的摻雜深度和摻雜濃度也可以與P型阱區(qū)的摻雜深度和摻雜濃度不相同。
[0032]所述第一連接區(qū)103內(nèi)還形成有第一 P型重?fù)诫s區(qū)140，所述第一 P型重?fù)诫s區(qū)140的摻雜濃度大于第一連接區(qū)103的摻雜濃度，由于后續(xù)在所述第一 P型重?fù)诫s區(qū)140表面形成導(dǎo)電插塞和互連層與NMOS晶體管的柵極相連，因此所述高摻雜濃度的第一 P型重?fù)诫s區(qū)140有利于降低接觸電阻。
[0033]在本實(shí)施例中，所述第一 N型阱區(qū)102位于所述P型阱區(qū)101和第一連接區(qū)103之間，且所述第一 N型阱區(qū)102的深度等于所述P型阱區(qū)101和第一連接區(qū)103的深度。在其他實(shí)施例中，所述第一 N型阱區(qū)的深度還可以大于或小于所述P型阱區(qū)和第一連接區(qū)的深度。
[0034]所述第一 N型阱區(qū)102內(nèi)還形成有第一 N型重?fù)诫s區(qū)150，所述第一 N型重?fù)诫s區(qū)150的摻雜濃度大于第一 N型阱區(qū)102的摻雜濃度，由于后續(xù)在所述第一 N型重?fù)诫s區(qū)150表面形成導(dǎo)電插塞、互連層與靜電放電輸入端ESD相連，因此所述高摻雜濃度的第一 N型重?fù)诫s區(qū)150有利于降低接觸電阻。所述第一 N型重?fù)诫s區(qū)150的摻雜深度和摻雜濃度可以與NMOS晶體管的源極、漏極的摻雜深度和摻雜濃度相同，可以采用同一摻雜工藝同時形成。
[0035]所述第一 N型阱區(qū)102的摻雜濃度小于N型源極120或漏極130的摻雜濃度，使得所述第一 N型阱區(qū)102與P型阱區(qū)101之間的擊穿電壓大于所述漏極130與P型阱區(qū)101之間的擊穿電壓，所述第一 N型阱區(qū)102與P型阱區(qū)101、連接區(qū)103之間的PN結(jié)不容易被擊穿。因此，靜電電流不容易從所述第一 N型阱區(qū)102流走，都會經(jīng)過所述NMOS晶體管所構(gòu)成的NPN三極管流走，從而保護(hù)了靜電放電保護(hù)結(jié)構(gòu)。
[0036]在本實(shí)施例中，所述第一 N型阱區(qū)102、NM0S晶體管的漏極130與靜電放電輸入端ESD相連接，所述源極120與接地端GND相連接，所述NMOS晶體管的柵極110與第一連接區(qū)103相連接。當(dāng)外界靜電脈沖產(chǎn)生的靜電電壓施加到所述靜電放電輸入端ESD時，由于所述第一 N型阱區(qū)102深入到半導(dǎo)體襯底100內(nèi)部，靠近第一 N型阱區(qū)102的P型阱區(qū)101和第一連接區(qū)103都會產(chǎn)生一個感應(yīng)電勢。當(dāng)所述P型阱區(qū)101和第一連接區(qū)103的摻雜濃度相同時，所述P型阱區(qū)101和第一連接區(qū)103產(chǎn)生的感應(yīng)電勢也相同。所述感應(yīng)電勢大于O伏，使得P型阱區(qū)101的電勢大于O伏，且由于源極120接地，可以使得源極120與P型阱區(qū)101之間的PN結(jié)容易正向?qū)?。且?dāng)所述靜電電壓將漏極130與P型阱區(qū)101之間的PN結(jié)反向擊穿后，由每一個NMOS晶體管的漏極130、P型阱區(qū)101和源極120構(gòu)成的NPN三極管會立刻導(dǎo)通，利用所述NPN三極管將靜電電流通過漏極、P型阱區(qū)和源極從接地端GND流走。且由于P型阱區(qū)101與半導(dǎo)體襯底之間沒有產(chǎn)生電流，所述P型阱區(qū)101的各個位置的感應(yīng)電勢基本相等，可以有效地提高導(dǎo)通均勻性。當(dāng)所述感應(yīng)電勢大于PN結(jié)的正向開啟電壓(通常為0.7伏左右)，使得在漏極130與P型阱區(qū)101之間的PN結(jié)被反向擊穿時，每一個NMOS晶體管的源極120與P型阱區(qū)101之間的PN結(jié)都會正向?qū)ǎ恳粋€寄生NPN三極管都會同時導(dǎo)通進(jìn)行放電，從而保證了靜電放電保護(hù)結(jié)構(gòu)的導(dǎo)通均勻性，提高了靜電放電能力。
[0037]請參考圖6和圖2，圖6為現(xiàn)有的靜電放電保護(hù)結(jié)構(gòu)中的GGNMOS晶體管的漏極電流和漏極電壓的I/V特性圖。當(dāng)靜電脈沖產(chǎn)生的靜電電壓施加到所述GGNMOS晶體管的漏極21上時，所述靜電電壓主要加在GGNMOS晶體管的漏極21和襯底20之間反偏的PN結(jié)上，直到漏極電壓達(dá)到第一擊穿電壓VI，漏極電流達(dá)到Il ;此時施加在襯底20的寄生電阻25上的電壓變大，寄生三極管開啟，靜電電流通過GGNMOS晶體管進(jìn)行放電，漏極電壓立刻下降并進(jìn)入負(fù)阻狀態(tài)，漏極電壓很快被拉低到保持電壓V2，漏極電流增大達(dá)到12 ;此后GGNMOS晶體管的溝道區(qū)重新進(jìn)入低阻狀態(tài)，直到靜電電荷被釋放完，如果靜電電荷還未釋放完，隨著靜電放電的漏極電流繼續(xù)增加，漏極電壓繼續(xù)增加，直到漏極電壓達(dá)到第二擊穿電壓V3，漏極電流達(dá)到13時，靜電放電的電流產(chǎn)生的熱會引發(fā)熱擊穿，GGNMOS晶體管會進(jìn)入二次擊穿區(qū)域，漏極電流繼續(xù)增大，漏極電壓被拉低，GGNMOS晶體管被燒毀。在現(xiàn)有的GGNMOS晶體管中，所述V3往往小于VI，且由于部分GGNMOS晶體管會先導(dǎo)通時，部分靜電電荷通過導(dǎo)通的GGNMOS晶體管釋放，靜電電壓降低，靜電電壓再也上升不到VI，即使漏極電壓達(dá)到第二擊穿電壓V3,由于所述V3往往小于VI,部分未導(dǎo)通的GGNMOS晶體管也不會再導(dǎo)通,靜電脈沖只能通過少數(shù)幾個導(dǎo)通的GGNMOS晶體管釋放，單個GGNMOS晶體管的放電電流過大，容易燒毀GGNMOS晶體管，導(dǎo)通均勻性不佳，不能有效的進(jìn)行靜電放電保護(hù)。
[0038]為此，需要降低靜電放電保護(hù)結(jié)構(gòu)中的NMOS晶體管的第一擊穿電壓VI。在本發(fā)明實(shí)施例中，請繼續(xù)參考圖3，由于所述NMOS晶體管的柵極110與第一連接區(qū)103相連接，所述第一連接區(qū)103產(chǎn)生的感應(yīng)電勢也會施加在所述NMOS晶體管的柵極110上，使得柵極電壓大于O伏。由于靜電放電的靜電電壓各不相同，使得產(chǎn)生的感應(yīng)電勢也各不相同，所述施加在所述NMOS晶體管柵極110的柵極電壓也各不相同。當(dāng)所述靜電放電產(chǎn)生的感應(yīng)電勢大于NMOS晶體管的柵極110的閾值電壓，即柵極電壓大于NMOS晶體管的柵極110的閾值電壓時，NMOS晶體管的溝道區(qū)導(dǎo)通，利用所述NMOS晶體管進(jìn)行靜電放電。當(dāng)所述柵極電壓大于O伏且小于NMOS晶體管的柵極110的閾值電壓時，所述大于O伏的柵極電壓會使得所述漏極130和P型阱區(qū)101之間的耗盡區(qū)的部分電場會變大，強(qiáng)的局部電場會使得漏極130和P型阱區(qū)101之間的擊穿電壓變小，最終利用NMOS晶體管對應(yīng)的寄生NPN三極管進(jìn)行靜電放電，可以縮短靜電放電的響應(yīng)時間，提高響應(yīng)速度，且利用三極管進(jìn)行放電還可以放大漏極電流，有利于提高靜電放電能力。同時，所述大于O伏的柵極電壓還可以使得NMOS晶體管的第一擊穿電壓Vl小于第二擊穿電壓V3，即使大部分NMOS晶體管先導(dǎo)通，有部分NMOS晶體管未導(dǎo)通，由于所述導(dǎo)通的NMOS晶體的漏極電壓在靜電放電的過程中會上升至第二擊穿電壓V3，而V3大于VI，當(dāng)所述靜電電壓上升的過程中，其余未導(dǎo)通的NMOS晶體管也會導(dǎo)通，使得所有的NMOS晶體管同時釋放靜電，同時部分先導(dǎo)通的NMOS晶體管還未發(fā)生二次擊穿，既避免了保護(hù)電路過早失效，還增加了導(dǎo)通的NMOS晶體管的數(shù)量，提高了所述靜電放電保護(hù)結(jié)構(gòu)的靜電放電能力，提高了導(dǎo)通均勻性。
[0039]在其他實(shí)施例中，所述靜電放電保護(hù)結(jié)構(gòu)還可以包括第二 N型阱區(qū)，所述第二 N型阱區(qū)位于兩個相鄰NMOS晶體管之間，且所述第二 N型阱區(qū)、第一 N型阱區(qū)與靜電放電輸入端ESD相連接。
[0040]請參考圖4，所述靜電放電保護(hù)結(jié)構(gòu)還包括:位于每兩個NMOS晶體管之間的兩個第二 N型阱區(qū)104和位于所述兩個第二 N型阱區(qū)104之間的第二連接區(qū)105，且所述第二 N型阱區(qū)104的外側(cè)與NMOS晶體管的源極120相接觸。在其他實(shí)施例中，也可以在每隔多于兩個的NMOS晶體管之間的半導(dǎo)體襯底內(nèi)設(shè)置兩個第二 N型阱區(qū)和位于所述兩個第二 N型阱區(qū)之間的第二連接區(qū)。
[0041]在本實(shí)施例中，所述第一 N型阱區(qū)102和第二 N型阱區(qū)104的摻雜深度、摻雜濃度相同，采用同一摻雜工藝同時形成。在其他實(shí)施例中，所述第一 N型阱區(qū)和第二 N型阱區(qū)也可以分開形成。
[0042]在本實(shí)施例中，所述第一連接區(qū)103和第二連接區(qū)105的摻雜深度、摻雜濃度相同，采用同一摻雜工藝同時形成。在其他實(shí)施例中，所述第一連接區(qū)和第二連接區(qū)也可以分開形成。
[0043]在本實(shí)施例中，所述第二 N型阱區(qū)104的深度與P型阱區(qū)101的深度相等，所述第二 N型阱區(qū)104將不同NMOS晶體管對應(yīng)的P型阱區(qū)101相隔離。在其他實(shí)施例中，所述第二 N型阱區(qū)的深度也可以大于或小于P型阱區(qū)的深度。
[0044]所述第一 N型阱區(qū)102、第二 N型阱區(qū)104與靜電放電輸入端ESD相連接，靠近第二 N型阱區(qū)102的P型阱區(qū)201和第二連接區(qū)105也會產(chǎn)生一個感應(yīng)電勢，所述感應(yīng)電勢的大小與第一 N型阱區(qū)102引起的感應(yīng)電勢的大小相同。且由于每一個NMOS晶體管的源極220的一側(cè)都具有第一 N型阱區(qū)202或第二 N型阱區(qū)204，使得所述每一個NMOS晶體管的源極220與接觸的P型阱區(qū)201之間的電勢差都相同，使得各個NMOS晶體管對應(yīng)的NPN三極管能同時導(dǎo)通，能更進(jìn)一步的提高了導(dǎo)通均勻性，提高了所述靜電放電保護(hù)結(jié)構(gòu)的靜電放電能力。
[0045]所述第一連接區(qū)103、第二連接區(qū)105與NMOS晶體管的柵極110相連接，利用第一連接區(qū)103、第二連接區(qū)105的感應(yīng)電勢提升NMOS晶體管的柵極電壓。且由于所述第二連接區(qū)105位于NMOS晶體管之間，有利于最終的導(dǎo)通均勻性。
[0046]在其他實(shí)施例中,請參考圖5,所述靜電放電保護(hù)結(jié)構(gòu)還包括:位于每兩個NMOS晶體管之間的一個第二 N型阱區(qū)104，所述第二 N型阱區(qū)104位于兩個相鄰NMOS晶體管的源極120之間，利用所述第二 N型阱區(qū)104使得與第二 N型阱區(qū)104相接觸的P型阱區(qū)101產(chǎn)生相同的感應(yīng)電勢，使得每一個NMOS晶體管的源極和與源極接觸的P型阱區(qū)之間的電勢差都相等，各個NMOS晶體管對應(yīng)的NPN三極管能同時導(dǎo)通，能更進(jìn)一步地提高了導(dǎo)通均勻性，提高了所述靜電放電保護(hù)結(jié)構(gòu)的靜電放電能力。
[0047]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種靜電放電保護(hù)結(jié)構(gòu)，其特征在于，包括: 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底表面并列設(shè)置的若干NMOS晶體管，位于所述半導(dǎo)體襯底內(nèi)的第一連接區(qū)和第一 N型阱區(qū)，所述第一 N型阱區(qū)位于所述第一連接區(qū)和NMOS晶體管之間； 所述第一 N型阱區(qū)、NMOS晶體管的漏極與靜電放電輸入端相連接，所述NMOS晶體管的源極與接地端相連接，所述第一連接區(qū)與NMOS晶體管的柵極相連接。
2.如權(quán)利要求1所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，還包括第二N型阱區(qū)，所述第二 N型阱區(qū)位于相鄰的NMOS晶體管之間。
3.如權(quán)利要求2所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，所述第二N型阱區(qū)位于兩個相鄰NMOS晶體管的源極之間。
4.如權(quán)利要求2所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，還包括，位于兩個相鄰NMOS晶體管的源極之間的兩個第二N型阱區(qū)和位于所述兩個第二N型阱區(qū)之間的第二連接區(qū)。
5.如權(quán)利要求2所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，每兩個NMOS晶體管之間具有第二 N型阱區(qū)。
6.如權(quán)利要求2所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，所述第一N型阱區(qū)和第二 N型阱區(qū)的摻雜深度、摻雜濃度相同。
7.如權(quán)利要求1所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，還包括，位于所述半導(dǎo)體襯底內(nèi)的P型阱區(qū)，所述NMOS晶體管的源極和漏極位于所述P型阱區(qū)內(nèi)。
8.如權(quán)利要求1所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，所述P型阱區(qū)和第一連接區(qū)的摻雜深度、摻雜濃度相同。
9.如權(quán)利要求1所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，還包括:位于所述N型阱區(qū)內(nèi)的第一 N型重?fù)诫s區(qū)，所述第一 N型重?fù)诫s區(qū)的摻雜濃度大于N型阱區(qū)的摻雜濃度。
10.如權(quán)利要求1所述的靜電放電保護(hù)結(jié)構(gòu)，其特征在于，還包括:位于所述第一連接區(qū)內(nèi)的第一 P型重?fù)诫s區(qū)，所述第一 P型重?fù)诫s區(qū)的摻雜濃度大于第一連接區(qū)的摻雜濃度。
【文檔編號】H01L27/02GK104183593SQ201310193679
【公開日】2014年12月3日 申請日期:2013年5月22日 優(yōu)先權(quán)日:2013年5月22日
【發(fā)明者】甘正浩 申請人:中芯國際集成電路制造(上海)有限公司