靜電放電保護結(jié)構(gòu)的制作方法
【專利摘要】一種靜電放電保護結(jié)構(gòu)，包括：半導(dǎo)體襯底；位于半導(dǎo)體襯底表面的平行排列的若干個N型橫向擴散場效應(yīng)晶體管；位于半導(dǎo)體襯底內(nèi)的P型體區(qū)，P型體區(qū)內(nèi)具有源極、溝道區(qū)和體區(qū)連接區(qū)，體區(qū)連接區(qū)位于每一個N型橫向擴散場效應(yīng)晶體管靠近源極的外側(cè)；每一個N型橫向擴散場效應(yīng)晶體管的漏極與靜電放電輸入端相連接，每一個N型橫向擴散場效應(yīng)晶體管的源極與接地端相連接，每一個N型橫向擴散場效應(yīng)晶體管的柵極與第一控制電壓端相連接，每一個體區(qū)連接區(qū)與第二控制電壓端相連接。多個LDMOS晶體管連接在一起作為靜電放電保護結(jié)構(gòu)，不僅提高了靜電放電能力，且各個寄生三極管能同時開啟，提高了靜電放電保護結(jié)構(gòu)的導(dǎo)通均勻性。
【專利說明】靜電放電保護結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)，特別涉及一種靜電放電保護結(jié)構(gòu)。

【背景技術(shù)】
[0002]隨著半導(dǎo)體芯片的運用越來越廣泛，半導(dǎo)體芯片所涉及到的靜電損傷也越來越廣泛?，F(xiàn)在有很多種靜電放電保護電路的設(shè)計和應(yīng)用，通常包括:柵接地的N型場效應(yīng)晶體管(Gate Grounded NMOS, GGNM0S)保護電路、可控娃(Silicon Controlled Rectifier, SCR)保護電路、橫向擴散場效應(yīng)晶體管(Laterally Diffused MOS, LDMOS)保護電路等。
[0003]請參考圖1，為現(xiàn)有技術(shù)的利用LDMOS晶體管所形成的靜電放電保護結(jié)構(gòu)的結(jié)構(gòu)示意圖，具體包括:P型襯底10，位于所述P型襯底10內(nèi)的N型阱區(qū)11，位于所述N型阱區(qū)11內(nèi)的P型體區(qū)12 ;位于所述P型襯底10表面且橫跨所述N型阱區(qū)11和P型體區(qū)12之間的邊界的柵極結(jié)構(gòu)13 ;位于所述柵極結(jié)構(gòu)13兩側(cè)的N型源區(qū)14和N型漏區(qū)17，且所述N型源區(qū)14位于所述P型體區(qū)12內(nèi)且與柵極13相接觸，所述N型漏區(qū)17位于所述N型阱區(qū)11內(nèi)且與柵極結(jié)構(gòu)13相隔離，所述N型源區(qū)14、N型漏區(qū)17和柵極13構(gòu)成LDMOS晶體管；位于所述靜電放電保護結(jié)構(gòu)最外側(cè)且位于所述P型體區(qū)12內(nèi)的P型體區(qū)連接區(qū)15 ;其中所述柵極結(jié)構(gòu)13、N型源極14和P型體區(qū)連接區(qū)15接地，所述N型漏區(qū)17與靜電放電輸入端ESD相連接。
[0004]所述LDMOS晶體管的N型阱區(qū)11、P型體區(qū)12和N型源極14會構(gòu)成寄生NPN三極管。由于外部電路的靜電電壓會使得所述LDMOS晶體管的漏區(qū)電壓不斷上升，當(dāng)所述漏區(qū)電壓高于N型漏區(qū)17 (即N型阱區(qū)11)與P型體區(qū)12兩者之間的PN結(jié)的擊穿電壓時，從N型阱區(qū)11到P型體區(qū)12將產(chǎn)生一個較大的擊穿電流，且由于N型源區(qū)14和P型體區(qū)連接區(qū)15之間具有寄生電阻，因此所述N型源區(qū)14和P型體區(qū)連接區(qū)15之間會產(chǎn)生電勢差，使得P型體區(qū)12和N型源極14所形成的PN結(jié)正向?qū)?，所述寄生NPN三極管導(dǎo)通，靜電電流從N型源區(qū)14流走。但所述LDMOS晶體管所形成的靜電放電保護結(jié)構(gòu)的靜電放電能力較低，使得靜電保護能力較差。


【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是提供一種靜電放電保護結(jié)構(gòu)，能夠提高靜電保護能力。
[0006]為解決上述問題，本發(fā)明提供一種靜電放電保護結(jié)構(gòu)，包括:半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面平行排列的若干個N型橫向擴散場效應(yīng)晶體管，所述N型橫向擴散場效應(yīng)晶體管包括源極、漏極、位于源極與漏極之間的溝道區(qū)和位于所述溝道區(qū)表面的柵極；位于所述半導(dǎo)體襯底內(nèi)的P型體區(qū)，所述P型體區(qū)內(nèi)具有源極、溝道區(qū)和與所述P型體區(qū)電連接的體區(qū)連接區(qū)，所述體區(qū)連接區(qū)位于每一個N型橫向擴散場效應(yīng)晶體管靠近源極的外側(cè)；每一個N型橫向擴散場效應(yīng)晶體管的漏極與靜電放電輸入端相連接,每一個N型橫向擴散場效應(yīng)晶體管的源極與接地端相連接，每一個N型橫向擴散場效應(yīng)晶體管的柵極與第一控制電壓端相連接，每一個體區(qū)連接區(qū)與第二控制電壓端相連接。
[0007]可選的,所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓，所述第二控制電壓端接地。
[0008]可選的,所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓，所述第二控制電壓端的電壓大于O伏。
[0009]可選的，所述第一控制電壓端接地，所述第二控制電壓端的電壓大于O伏。
[0010]可選的，所述第一控制電壓端和第二控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓。
[0011]可選的，當(dāng)所述第一控制電壓端或第二控制電壓端的電壓大于O伏時，產(chǎn)生所述第一控制電壓端或第二控制電壓端的電壓的電路為:第一電容與第一電阻串聯(lián)形成RC電路，所述第一電容的一端與靜電放電輸入端相連接，所述第一電阻的一端與接地端相連接，所述第一電容與第一電阻相連接的一端作為電壓輸出端，所述電壓輸出端與第一控制電壓端或第二控制電壓端相連接。
[0012]可選的，還包括:所述第二控制電壓端與第二電阻的一端相連接，所述第二電阻的另一端與接地端相連接。
[0013]可選的，所述第一控制電壓端、第二控制電壓端接地。
[0014]可選的，所述N型橫向擴散場效應(yīng)晶體管包括:位于半導(dǎo)體襯底內(nèi)的N型阱區(qū)；位于N型阱區(qū)內(nèi)的P型體區(qū)，位于所述P型體區(qū)內(nèi)的相鄰的源極和體區(qū)連接區(qū)，位于所述源極一側(cè)且與體區(qū)連接區(qū)相對的柵極，且所述柵極橫跨所述N型阱區(qū)和P型體區(qū)的邊界，所述位于柵極下方的P型體區(qū)作為溝道區(qū)；位于所述柵極另一側(cè)且位于N型阱區(qū)內(nèi)的漏極，所述漏極與柵極不接觸。
[0015]可選的，所述N型橫向擴散場效應(yīng)晶體管包括:位于半導(dǎo)體襯底內(nèi)的P型體區(qū)，位于P型體區(qū)內(nèi)的N型阱區(qū)；位于所述P型體區(qū)內(nèi)的相鄰的源極和體區(qū)連接區(qū)，位于所述源極一側(cè)且與體區(qū)連接區(qū)相對的柵極，且所述柵極橫跨所述N型阱區(qū)和P型體區(qū)的邊界，所述位于柵極下方的P型體區(qū)作為溝道區(qū)；位于所述N型阱區(qū)內(nèi)的漏極，所述漏極與柵極不接觸。
[0016]可選的，所述漏極與柵極之間的N型阱區(qū)內(nèi)具有淺溝槽隔離結(jié)構(gòu)。
[0017]可選的，所述源極與體區(qū)連接區(qū)之間具有淺溝槽隔離結(jié)構(gòu)。
[0018]可選的，每兩個相鄰的N型橫向擴散場效應(yīng)晶體管共用漏極。
[0019]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0020]將多個LDMOS晶體管連接在一起作為靜電放電保護結(jié)構(gòu)，不僅提高了靜電放電能力，且由于每個LDMOS晶體管的源極的一側(cè)都具有體區(qū)連接區(qū)，使得每一個LDMOS晶體管的源極與體區(qū)連接區(qū)之間的距離相等，寄生電阻相等，同時所有的源極和體區(qū)連接區(qū)的電勢都相等，從而使得所述源極與靠近源極的P型體區(qū)之間的電勢差都相等，使得所述靜電放電保護結(jié)構(gòu)的LDMOS晶體管對應(yīng)的寄生三極管能同時開啟，提高了所述靜電放電保護結(jié)構(gòu)的導(dǎo)通均勻性。
[0021]進一步，當(dāng)所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓時，不會使得LDMOS晶體管的溝道區(qū)導(dǎo)通，同時所述大于O伏的柵極電壓會使得所述N型阱區(qū)和P型體區(qū)之間的耗盡區(qū)的部分電場會變大，強的局部電場會使得N型阱區(qū)和P型體區(qū)之間的擊穿電壓變小，LDMOS晶體管更容易導(dǎo)通，提高了靜電放電的響應(yīng)速度，同時還能增加了導(dǎo)通的LDMOS晶體管的數(shù)量，提高所述靜電放電保護電路的靜電放電能力。
[0022]進一步的，當(dāng)所述第一控制電壓端的電壓大于O伏時，即體區(qū)連接區(qū)大于0V，而源極與接地端GND相連接，使得尚未進行靜電放電時，所述源極與P型體區(qū)之間也具有電勢差，當(dāng)靜電電壓施加到所述LDMOS晶體管的漏極，N型阱區(qū)和P型體區(qū)之間的PN結(jié)被反向擊穿時，寄生電阻兩端也會產(chǎn)生電勢差，兩個電勢差相加則更容易將所述源極與P型體區(qū)之間的PN結(jié)正向?qū)?，使得寄生NPN三極管能盡快開啟，靜電電流通過寄生NPN三極管能快速流走，提高了靜電放電的響應(yīng)速度。

【專利附圖】

【附圖說明】
[0023]圖1是現(xiàn)有技術(shù)的單個LDMOS晶體管形成的靜電放電保護結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0024]圖2、圖3是本發(fā)明實施例的靜電放電保護結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0025]圖4是形成所述第一控制電壓端或第二控制電壓端的電壓的電路結(jié)構(gòu)示意圖；
[0026]圖5是現(xiàn)有的LDMOS晶體管作為靜電放電保護結(jié)構(gòu)的漏極電流和漏極電壓的I/V特性圖。

【具體實施方式】
[0027]由于單個LDMOS晶體管所形成的靜電放電保護結(jié)構(gòu)的靜電放電能力較低，靜電保護能力較差，為此，本發(fā)明提供了一種靜電放電保護結(jié)構(gòu)，將多個LDMOS晶體管連接在一起作為靜電放電保護結(jié)構(gòu)，不僅提高了靜電放電能力，且由于每個LDMOS晶體管的源極與靠近源極的P型體區(qū)之間的電勢差都相同，使得所述靜電放電保護結(jié)構(gòu)的LDMOS晶體管能同時開啟，提高了靜電放電保護結(jié)構(gòu)的導(dǎo)通均勻性和導(dǎo)通的LDMOS晶體管的數(shù)量，提高了靜電放電能力。
[0028]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。
[0029]本發(fā)明第一實施例首先提供了一種靜電放電保護結(jié)構(gòu)，請參考圖2，為本發(fā)明實施例的靜電放電保護結(jié)構(gòu)的結(jié)構(gòu)示意圖，具體包括:
[0030]半導(dǎo)體襯底100 ;位于所述半導(dǎo)體襯底100內(nèi)的N型阱區(qū)101 ;位于所述N型阱區(qū)101內(nèi)并列設(shè)置的若干P型體區(qū)102，位于所述P型體區(qū)102內(nèi)且相鄰設(shè)置的體區(qū)連接區(qū)105和源極120，其中，位于相鄰兩個LDMOS晶體管之間的P型體區(qū)102內(nèi)具有體區(qū)連接區(qū)105和位于所述體區(qū)連接區(qū)105兩側(cè)的兩個源極120 ;位于所述源極120 —側(cè)且與體區(qū)連接區(qū)105相對的柵極110，且所述柵極110橫跨所述N型阱區(qū)101和P型體區(qū)102的邊界表面，所述位于柵極110下方的P型體區(qū)102作為溝道區(qū)；位于所述柵極110另一側(cè)且位于N型阱區(qū)101內(nèi)的漏極130，所述漏極130與柵極110不接觸；所述柵極110、漏極130、源極120構(gòu)成N型LDMOS晶體管，每兩個相鄰的LDMOS晶體管之間共用一個漏極130 ;每一個LDMOS晶體管的漏極130與靜電放電輸入端ESD相連接，每一個LDMOS晶體管的源極120與接地端GND相連接，每一個LDMOS晶體管的柵極110與第一控制電壓端Vconl相連接，每一個體區(qū)連接區(qū)105與第二控制電壓端Vcon2相連接。
[0031]具體的，所述半導(dǎo)體襯底100為硅襯底、鍺襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底等，所述半導(dǎo)體襯底100內(nèi)輕摻雜有N型或P型雜質(zhì)離子，在本實施例中，所述半導(dǎo)體襯底100為P型半導(dǎo)體襯底，所述半導(dǎo)體襯底100輕摻雜有P型雜質(zhì)離子，例如B、In離罕坐丁寸O
[0032]在本實施例中，在所述P型半導(dǎo)體襯底100內(nèi)形成有N型阱區(qū)101，在所述N型阱區(qū)101內(nèi)形成有若干平行排列的LDMOS晶體管構(gòu)成的靜電放電保護結(jié)構(gòu)。在其他實施例中，也可以在N型半導(dǎo)體襯底內(nèi)形成有N型阱區(qū)，所述N型阱區(qū)的摻雜濃度大于N型半導(dǎo)體襯底的摻雜濃度，較高的摻雜濃度會降低導(dǎo)通電阻，避免N型阱區(qū)過熱造成燒毀。
[0033]在本實施例中，所述形成的LDMOS晶體管為N型LDMOS晶體管，所述漏極130、源極120為N型重?fù)诫s，且所述漏極130、源極120的摻雜濃度大于所述N型阱區(qū)101的摻雜濃度，以降低漏極130、源極120與其表面形成的接觸電極的接觸電阻。
[0034]在本實施例中，所述P型體區(qū)102的深度小于N型阱區(qū)101的深度，各個P型體區(qū)102的至少一端具有P型摻雜區(qū)且各個P型摻雜區(qū)相連接，使得各個P型體區(qū)102通過所述P型摻雜區(qū)電學(xué)連接。在其他實施例中，各個P型體區(qū)也可以互相電學(xué)隔離，可以節(jié)省將所述P型體區(qū)連接起來的P型摻雜區(qū)的芯片面積，有利于芯片小型化。
[0035]所述體區(qū)連接區(qū)105和P型體區(qū)102都為P型摻雜，且所述體區(qū)連接區(qū)105的摻雜濃度大于所述P型體區(qū)102的摻雜濃度，可以降低體區(qū)連接區(qū)105與其表面形成的接觸電極的接觸電阻。
[0036]在本實施例中，所述體區(qū)連接區(qū)105與源極120直接接觸，由于所述體區(qū)連接區(qū)105與源極120的摻雜類型不同，兩者之間形成的耗盡區(qū)會使得體區(qū)連接區(qū)105與源極120電學(xué)隔尚。
[0037]在其他實施例中，所述體區(qū)連接區(qū)與源極之間也可以形成淺溝槽隔離結(jié)構(gòu)，以增強所述體區(qū)連接區(qū)與源極之間的抗擊穿能力。且所述淺溝槽隔離結(jié)構(gòu)可以增加體區(qū)連接區(qū)與源極的距離，使得所述體區(qū)連接區(qū)與源極之間的寄生電阻變大，所述體區(qū)連接區(qū)與源極之間產(chǎn)生的電勢差變大，使得P型體區(qū)和源極所形成的PN結(jié)更容易正向?qū)?，從而使得LDMOS晶體管所構(gòu)成的寄生NPN三極管更容易導(dǎo)通，能提高所述靜電放電保護結(jié)構(gòu)的各個LDMOS晶體管的導(dǎo)通均勻性和靜電放電的響應(yīng)速度，從而能進一步提高靜電放電能力。
[0038]所述柵極110為多晶硅柵極或金屬柵極，在本實施例中，所述柵極110為多晶硅柵極，所述柵極110包括柵氧化層(未標(biāo)識)和位于柵氧化層表面的多晶硅柵電極(未標(biāo)識)。
[0039]在本實施例中，所述漏極130與柵極110之間的N型阱區(qū)101內(nèi)具有淺溝槽隔離結(jié)構(gòu)140，所述淺溝槽隔離結(jié)構(gòu)140與柵極110部分接觸，且所述淺溝槽隔離結(jié)構(gòu)140將柵極110與漏極130相隔離。在其他實施例中，所述淺溝槽隔離結(jié)構(gòu)也可以與柵極110相隔離，不直接接觸。當(dāng)靜電放電輸入端ESD的靜電電壓施加在漏極130上時，由于靜電電壓很大，施加到柵極110與N型阱區(qū)101相接觸區(qū)域?qū)?yīng)的柵氧化層兩端的電勢差也較大時，可能會造成柵極110的柵氧化層被擊穿，因此在所述漏極130與柵極110之間的N型阱區(qū)101內(nèi)形成有淺溝槽隔離結(jié)構(gòu)140，靜電電流需要繞過淺溝槽隔離結(jié)構(gòu)140的底部才能流到N型阱區(qū)101和P型體區(qū)102之間的邊界，并在所述邊界被擊穿后通過P型體區(qū)102由源極120釋放，由于靜電電流在N型阱區(qū)101的放電通路變長，部分靜電電壓會消耗在所述淺溝槽隔離結(jié)構(gòu)140下的N型阱區(qū)101的放電通路中，使得在柵極110與N型阱區(qū)101相接觸區(qū)域?qū)?yīng)的柵氧化層兩端施加的電壓差變得較小，從而在N型阱區(qū)101和P型體區(qū)的PN結(jié)被擊穿之前，所述柵極110的柵氧化層不會被擊穿。
[0040]在其他實施例中，也可以不在所述漏極與柵極之間的N型阱區(qū)內(nèi)形成淺溝槽隔離結(jié)構(gòu)，所述靜電電流通過N型阱區(qū)、P型體區(qū)后由源極進行釋放。
[0041]在本實施例中，由于每兩個相鄰的LDMOS晶體管之間共用一個漏極130，從而可以節(jié)省所述靜電放電保護結(jié)構(gòu)所占的芯片面積，且由于一個漏極的靜電電流可以從兩側(cè)的兩個LDMOS晶體管進行放電，靜電放電能力較強，靜電保護能力較佳。且位于相鄰兩個LDMOS晶體管之間的P型體區(qū)102內(nèi)具有體區(qū)連接區(qū)105和位于所述體區(qū)連接區(qū)105兩側(cè)的兩個源極120，可以節(jié)省一個體區(qū)連接區(qū)105的位置，也能可以節(jié)省所述靜電放電保護結(jié)構(gòu)所占的芯片面積。
[0042]由于每一個源極120的一側(cè)都具有一個體區(qū)連接區(qū)105，且每一個LDMOS晶體管的源極120與對應(yīng)的體區(qū)連接區(qū)105的距離相同，因此所述每一個LDMOS晶體管的源極120與對應(yīng)的體區(qū)連接區(qū)105之間的寄生電阻相同，寄生電阻產(chǎn)生的電勢差相同，使得每一個LDMOS晶體管的源極120與P型體區(qū)102之間的電勢差相等，當(dāng)靜電放電時，所有的LDMOS晶體管所構(gòu)成的寄生NPN三極管能同時導(dǎo)通，從而提高了靜電放電保護結(jié)構(gòu)的靜電放電能力。
[0043]在本實施例中，所述各個LDMOS晶體管對應(yīng)的柵極110、源極120、漏極130、P型體區(qū)102的結(jié)構(gòu)、尺寸、形成工藝、摻雜工藝都相同，使得各個LDMOS晶體管的電學(xué)特性相同，靜電放電時，所有的LDMOS晶體管所構(gòu)成的寄生NPN三極管能同時導(dǎo)通，從而提高了靜電放電保護結(jié)構(gòu)的靜電放電能力。
[0044]本發(fā)明第二實施例還提供了一種靜電放電保護結(jié)構(gòu)，所述第二實施例的靜電放電保護結(jié)構(gòu)與第一實施例的靜電放電保護結(jié)構(gòu)的區(qū)別僅在于P型體區(qū)和N型阱區(qū)的結(jié)構(gòu)不同，請參考圖3，為本實施例的靜電放電保護結(jié)構(gòu)的結(jié)構(gòu)示意圖，具體包括:
[0045]半導(dǎo)體襯底200 ;位于所述半導(dǎo)體襯底200內(nèi)的P型體區(qū)201 ;位于所述P型體區(qū)201內(nèi)并列設(shè)置的若干N型阱區(qū)202;位于所述P型體區(qū)201內(nèi)且相鄰設(shè)置的體區(qū)連接區(qū)205和源極220，其中，相鄰兩個LDMOS晶體管之間的P型體區(qū)201內(nèi)具有體區(qū)連接區(qū)205和位于所述體區(qū)連接區(qū)205兩側(cè)的兩個源極220 ;位于所述源極220 —側(cè)且與體區(qū)連接區(qū)205相對的柵極210，且所述柵極210橫跨所述N型阱區(qū)202和P型體區(qū)201的邊界表面，所述位于柵極210下方的P型體區(qū)201作為溝道區(qū)；位于所述柵極210另一側(cè)且位于N型阱區(qū)202內(nèi)的漏極230，所述漏極230與柵極210不接觸且所述漏極230與柵極210之間具有淺溝槽隔離結(jié)構(gòu)240 ;所述柵極210、位于柵極210兩側(cè)對應(yīng)的漏極230、源極220構(gòu)成N型LDMOS晶體管，每兩個相鄰的LDMOS晶體管之間共用一個漏極230 ;每一個LDMOS晶體管的漏極230與靜電放電輸入端ESD相連接，每一個LDMOS晶體管的源極220與接地端GND相連接，每一個LDMOS晶體管的柵極210與第一控制電壓端Vconl相連接，每一個體區(qū)連接區(qū)205與第二控制電壓端Vcon2相連接。
[0046]在本實施例中，所述半導(dǎo)體襯底200為N型半導(dǎo)體襯底，在其他實施例中，所述半導(dǎo)體襯底為P型半導(dǎo)體襯底，且所述P型半導(dǎo)體襯底的摻雜濃度小于P型體區(qū)201的摻雜濃度。所述LDMOS晶體管為N型LDMOS晶體管，所述漏極230、源極220摻雜有N型雜質(zhì)離子，且所述漏極230、源極220的摻雜濃度大于所述N型阱區(qū)202的摻雜濃度，以降低漏極230、源極220與其表面形成的接觸電極的接觸電阻。所述體區(qū)連接區(qū)205摻雜有P型雜質(zhì)離子，且所述體區(qū)連接區(qū)205的摻雜濃度大于所述P型體區(qū)201的摻雜濃度，可以降低體區(qū)連接區(qū)205與其表面形成的接觸電極的接觸電阻。所述N型阱區(qū)202的深度小于P型體區(qū)201的深度，使得所述N型阱區(qū)202位于P型體區(qū)201內(nèi)。
[0047]所述第二實施例與第一實施例的區(qū)別僅在于P型體區(qū)和N型阱區(qū)的結(jié)構(gòu)不同，但第二實施例與第一實施例的靜電放電保護結(jié)構(gòu)的等效電路都相同，都為若干個N型LDMOS晶體管形成的靜電放電保護結(jié)構(gòu)，且兩種靜電放電保護結(jié)構(gòu)的漏極都與靜電放電輸入端ESD相連接，所述源極都與接地端GND相連接，所述柵極都與第一控制電壓端Vconl相連接，所述體區(qū)連接區(qū)都與第二控制電壓端Vcon2相連接，因此，下面以如圖2所示的第一實施例的靜電放電保護結(jié)構(gòu)為例對靜電放電保護結(jié)構(gòu)相關(guān)的電路結(jié)構(gòu)進行說明。
[0048]在其中一個實施例中，所述LDMOS晶體管的漏極130與靜電放電輸入端ESD相連接，所述體區(qū)連接區(qū)105與接地端GND相連，所述第一控制電壓端Vconl和第二控制電壓端Vcon2也接地。當(dāng)外界靜電脈沖產(chǎn)生的靜電電壓通過所述靜電放電輸入端ESD施加到漏極130時，由于N型的漏極130位于N型阱區(qū)101內(nèi)，所述靜電電壓施加到所述N型阱區(qū)101和P型體區(qū)102之間的PN結(jié)上，當(dāng)所述靜電電壓將N型阱區(qū)101與P型體區(qū)102之間的PN結(jié)反向擊穿后，部分電流通過與P型體區(qū)102電連接的體區(qū)連接區(qū)105從第二控制電壓端Vcon2流走，由于源區(qū)120和體區(qū)連接區(qū)105之間具有寄生電阻，會使得靠近源區(qū)120的P型體區(qū)102與源區(qū)120之間具有電勢差，所述電勢差大于O伏，可以使得源極120與P型體區(qū)102之間的PN結(jié)容易正向?qū)?，每一個LDMOS晶體管的漏極130、P型體區(qū)102和源極120構(gòu)成寄生的NPN三極管，利用所述NPN三極管將靜電電流通過漏極130、P型體區(qū)102和源極120從接地端GND流走。
[0049]而在本實施例中，由于每一個源極120的一側(cè)都具有一個體區(qū)連接區(qū)105，且每一個LDMOS晶體管的源極120與對應(yīng)的體區(qū)連接區(qū)105的距離相同，因此所述每一個LDMOS晶體管的源極120與對應(yīng)的體區(qū)連接區(qū)105之間的寄生電阻相同，寄生電阻產(chǎn)生的電勢差相同，使得每一個LDMOS晶體管的源極120與P型體區(qū)102之間的電勢差相等。當(dāng)靜電放電時，由于每一個靠近源極120的P型體區(qū)102和源極120之間的電勢差相等，所述電勢差大于O伏，且往往會大于PN結(jié)的正向開啟電壓(通常為0.7伏左右)，而體區(qū)連接區(qū)105接地，使得在漏極130與P型體區(qū)102之間的PN結(jié)反向擊穿時，每一個LDMOS晶體管的源極120與P型體區(qū)102之間的PN結(jié)會正向?qū)?，每一個寄生NPN三極管都會同時導(dǎo)通進行放電，從而保證了靜電放電保護結(jié)構(gòu)的導(dǎo)通均勻性，不會發(fā)生部分LDMOS晶體管先導(dǎo)通的情況，從而提高了靜電放電保護結(jié)構(gòu)的靜電放電能力。
[0050]且當(dāng)體區(qū)連接區(qū)與源極之間形成有淺溝槽隔離結(jié)構(gòu)時，增加了體區(qū)連接區(qū)與源極的距離，使得所述體區(qū)連接區(qū)與源極之間的寄生電阻變大，所述體區(qū)連接區(qū)與源極之間產(chǎn)生的電勢差變大，所述電勢差能更快地上升到PN結(jié)的正向開啟電壓，使得P型體區(qū)和源極所形成的PN結(jié)更容易正向?qū)?，從而使得LDMOS晶體管所構(gòu)成的寄生NPN三極管更容易導(dǎo)通，能提高所述靜電放電保護結(jié)構(gòu)的各個LDMOS晶體管的導(dǎo)通均勻性和靜電放電的響應(yīng)速度，從而能進一步提高靜電放電能力。
[0051]請參考圖5和圖1，為現(xiàn)有的LDMOS晶體管作為靜電放電保護結(jié)構(gòu)的漏極電流和漏極電壓的Ι/v特性圖。當(dāng)靜電脈沖產(chǎn)生的靜電電壓施加到所述LDMOS晶體管的漏極17上時，所述靜電電壓主要加在LDMOS晶體管的N型阱區(qū)11和P型體區(qū)12之間反偏的PN結(jié)上，直到漏極電壓達(dá)到第一擊穿電壓V1,漏極電流達(dá)到I1 ;此時施加在N型源區(qū)14和P型體區(qū)連接區(qū)15之間的寄生電阻上的電勢差變大，寄生三極管開啟，靜電電流通過LDMOS晶體管進行放電，漏極電壓立刻下降并進入負(fù)阻狀態(tài)，漏極電壓很快被拉低到保持電壓V2，漏極電流增大達(dá)到I2 ;此后LDMOS晶體管的溝道區(qū)重新進入低阻狀態(tài)，直到靜電電荷被釋放完，如果靜電電荷還未釋放完，隨著靜電放電的漏極電流繼續(xù)增加，漏極電壓繼續(xù)增加，直到漏極電壓達(dá)到第二擊穿電壓V3，漏極電流達(dá)到I3時，靜電放電的電流產(chǎn)生的熱會引發(fā)熱擊穿，LDMOS晶體管會進入二次擊穿區(qū)域，漏極電流繼續(xù)增大，漏極電壓被拉低，LDMOS晶體管被燒毀。在現(xiàn)有的LDMOS晶體管中，所述V3往往小于Vp如果靜電放電保護結(jié)構(gòu)的部分LDMOS晶體管先導(dǎo)通，部分靜電電荷通過導(dǎo)通的LDMOS晶體管釋放，靜電電壓降低，靜電電壓再也上升不到V1,即使漏極電壓達(dá)到第二擊穿電壓V3,由于所述V3往往小于V1,部分未導(dǎo)通的LDMOS晶體管也不會再導(dǎo)通，靜電脈沖只能通過少數(shù)幾個導(dǎo)通的LDMOS晶體管釋放，單個LDMOS晶體管的放電電流過大，容易燒毀LDMOS晶體管，導(dǎo)通均勻性不佳，不能有效的進行靜電放電保護。
[0052]因此，在其中另一個實施例中，所述第一控制電壓端Vconl和第二控制電壓端Vcon2施加的電壓大于O伏且小于所述N型LDMOS晶體管的閾值電壓。形成所述電壓的電路請參考圖4，包括:第一電容Cl和第一電阻R1，所述第一電容Cl和第一電阻Rl串聯(lián)形成RC電路,且所述第一電容Cl的一端與靜電放電輸入端ESD相連接,所述第一電阻Rl的一端與接地端GND相連接，所述第一電容Cl和第一電阻Rl相連接的一端作為電壓輸出端Vout，所述電壓輸出端Vout與第一控制電壓端Vconl和第二控制電壓端Vcon2相連接。
[0053]通過調(diào)整所述第一電容Cl和第一電阻Rl，當(dāng)在靜電放電輸入端ESD施加有靜電電壓時，所述電壓輸出端Vout會產(chǎn)生大于O伏的電壓，使得第一控制電壓端Vconl和第二控制電壓端Vcon2的電壓大于O伏，且小于所述N型LDMOS晶體管的閾值電壓。
[0054]請參考圖2,第一控制電壓端Vconl大于OV,小于LDMOS晶體管的閾值電壓，不會使得LDMOS晶體管的溝道區(qū)導(dǎo)通。且所述大于O伏的柵極電壓會使得所述N型阱區(qū)101和P型體區(qū)102之間的耗盡區(qū)的部分電場會變大，強的局部電場會使得N型阱區(qū)101和P型體區(qū)102之間的擊穿電壓變小，LDMOS晶體管更容易導(dǎo)通，提高了靜電放電的響應(yīng)速度，且使得LDMOS晶體管的第一擊穿電壓V1小于第二擊穿電壓V3(請參考圖5)。即使部分LDMOS晶體管先導(dǎo)通，有部分LDMOS晶體管未導(dǎo)通，由于所述導(dǎo)通的LDMOS晶體的漏極電壓在靜電放電的過程中會上升至第二擊穿電壓V3，而V3大于V1，當(dāng)所述靜電電壓上升的過程中，其余未導(dǎo)通的LDMOS晶體管也會導(dǎo)通，使得所有的LDMOS晶體管同時釋放靜電，同時先導(dǎo)通的LDMOS晶體管還未發(fā)生二次擊穿，既避免了保護電路過早失效，還增加了導(dǎo)通的LDMOS晶體管的數(shù)量，提高了所述靜電放電保護電路的靜電放電能力。
[0055]且所述第二控制電壓端Vcon2的電壓大于0V，即體區(qū)連接區(qū)105大于0V，而源極120與接地端GND相連接，使得尚未進行靜電放電時，所述源極120與P型體區(qū)102之間也具有電勢差，當(dāng)靜電電壓施加到所述LDMOS晶體管的漏極130，N型阱區(qū)和P型體區(qū)之間的PN結(jié)被反向擊穿時，寄生電阻兩端也會產(chǎn)生電勢差，兩個電勢差相加則更容易將所述源極120與P型體區(qū)102之間的PN結(jié)正向?qū)?，使得寄生NPN三極管能盡快開啟，靜電電流通過寄生NPN三極管能快速流走，提高了靜電放電的響應(yīng)速度。同時各個LDMOS晶體管對應(yīng)的寄生NPN三極管都較容易導(dǎo)通，可以提高LDMOS晶體管的導(dǎo)通均勻性，提高所述靜電放電保護電路的靜電放電能力。
[0056]在本實施例中，所述第一控制電壓端Vconl和第二控制電壓端Vcon2與同一個電壓輸出端Vout相連接。
[0057]在其他實施例中，所述第一控制電壓端和第二控制電壓端也可以與不同的電路的電壓輸出端相連接，使得第一控制電壓端和第二控制電壓端的電壓不相同。
[0058]在其他實施例中，所述第二控制電壓端的控制電壓也可以大于LDMOS晶體管的閾值電壓，即所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓，所述第二控制電壓端的電壓大于O伏。
[0059]在其他實施例中，所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓，所述第二控制電壓端接地，可以提高導(dǎo)通的LDMOS晶體管的數(shù)量和導(dǎo)通均勻性，提高了所述靜電放電保護電路的靜電放電能力。
[0060]在其他實施例中，所述第二控制電壓端的電壓大于O伏，所述第一控制電壓端接地，可以提高靜電放電的響應(yīng)速度。
[0061 ] 在其他實施例中，所述靜電放電保護結(jié)構(gòu)還可以包括第二電阻，所述第二控制電壓端與第二電阻的一端相連接，所述第二電阻的另一端與接地端相連接。當(dāng)靜電電壓施加至IJ所述LDMOS晶體管的漏極，N型阱區(qū)和P型體區(qū)之間的PN結(jié)被反向擊穿時，寄生電阻兩端和第二電阻兩端都會產(chǎn)生電勢差，使得所述源極與P型體區(qū)之間的PN結(jié)的電勢差變大，寄生NPN三極管更容易被開啟，可以有效提高靜電放電的響應(yīng)速度。
[0062]綜上，本發(fā)明實施例將多個LDMOS晶體管連接在一起作為靜電放電保護結(jié)構(gòu)，不僅提高了靜電放電能力，且由于每個LDMOS晶體管的源極的一側(cè)都具有體區(qū)連接區(qū)，使得每一個LDMOS晶體管的源極與體區(qū)連接區(qū)之間的距離相等，寄生電阻相等，同時所有的源極和體區(qū)連接區(qū)的電勢都相等，從而使得所述源極與靠近源極的P型體區(qū)之間的電勢差都相等，使得所述靜電放電保護結(jié)構(gòu)的LDMOS晶體管對應(yīng)的寄生三極管能同時開啟，提高了所述靜電放電保護結(jié)構(gòu)的導(dǎo)通均勻性。
[0063]進一步，當(dāng)所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓時，不會使得LDMOS晶體管的溝道區(qū)導(dǎo)通，同時所述大于O伏的柵極電壓會使得所述N型阱區(qū)和P型體區(qū)之間的耗盡區(qū)的部分電場會變大，強的局部電場會使得N型阱區(qū)和P型體區(qū)之間的擊穿電壓變小，LDMOS晶體管更容易導(dǎo)通，提高了靜電放電的響應(yīng)速度，同時還能增加了導(dǎo)通的LDMOS晶體管的數(shù)量，提高所述靜電放電保護電路的靜電放電能力。
[0064]進一步的，當(dāng)所述第一控制電壓端的電壓大于O伏時，即體區(qū)連接區(qū)大于0V，而源極與接地端GND相連接，使得尚未進行靜電放電時，所述源極與P型體區(qū)之間也具有電勢差，當(dāng)靜電電壓施加到所述LDMOS晶體管的漏極，N型阱區(qū)和P型體區(qū)之間的PN結(jié)被反向擊穿時，寄生電阻兩端也會產(chǎn)生電勢差，兩個電勢差相加則更容易將所述源極與P型體區(qū)之間的PN結(jié)正向?qū)?，使得寄生NPN三極管能盡快開啟，靜電電流通過寄生NPN三極管能快速流走，提高了靜電放電的響應(yīng)速度。
[0065]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種靜電放電保護結(jié)構(gòu)，其特征在于，包括: 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底表面平行排列的若干個N型橫向擴散場效應(yīng)晶體管，所述N型橫向擴散場效應(yīng)晶體管包括源極、漏極、位于源極與漏極之間的溝道區(qū)和位于所述溝道區(qū)表面的柵極； 位于所述半導(dǎo)體襯底內(nèi)的P型體區(qū)，所述P型體區(qū)內(nèi)具有源極、溝道區(qū)和與所述P型體區(qū)電連接的體區(qū)連接區(qū)，所述體區(qū)連接區(qū)位于每一個N型橫向擴散場效應(yīng)晶體管靠近源極的外側(cè)； 每一個N型橫向擴散場效應(yīng)晶體管的漏極與靜電放電輸入端相連接,每一個N型橫向擴散場效應(yīng)晶體管的源極與接地端相連接，每一個N型橫向擴散場效應(yīng)晶體管的柵極與第一控制電壓端相連接，每一個體區(qū)連接區(qū)與第二控制電壓端相連接。
2.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓，所述第二控制電壓端接地。
3.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第一控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓,所述第二控制電壓端的電壓大于O伏。
4.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第一控制電壓端接地，所述第二控制電壓端的電壓大于O伏。
5.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第一控制電壓端和第二控制電壓端的電壓大于O伏且小于所述N型橫向擴散場效應(yīng)晶體管的閾值電壓。
6.如權(quán)利要求3、4或5所述的靜電放電保護結(jié)構(gòu)，其特征在于，還包括:所述第二控制電壓端與第二電阻的一端相連接，所述第二電阻的另一端與接地端相連接。
7.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，當(dāng)所述第一控制電壓端或第二控制電壓端的電壓大于O伏時，產(chǎn)生所述第一控制電壓端或第二控制電壓端的電壓的電路為:第一電容與第一電阻串聯(lián)形成RC電路，所述第一電容的一端與靜電放電輸入端相連接，所述第一電阻的一端與接地端相連接，所述第一電容與第一電阻相連接的一端作為電壓輸出端，所述電壓輸出端與第一控制電壓端或第二控制電壓端相連接。
8.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述第一控制電壓端、第二控制電壓端接地。
9.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述N型橫向擴散場效應(yīng)晶體管包括:位于半導(dǎo)體襯底內(nèi)的N型阱區(qū)；位于N型阱區(qū)內(nèi)的P型體區(qū),位于所述P型體區(qū)內(nèi)的相鄰的源極和體區(qū)連接區(qū)，位于所述源極一側(cè)且與體區(qū)連接區(qū)相對的柵極，且所述柵極橫跨所述N型阱區(qū)和P型體區(qū)的邊界，所述位于柵極下方的P型體區(qū)作為溝道區(qū)；位于所述柵極另一側(cè)且位于N型阱區(qū)內(nèi)的漏極，所述漏極與柵極不接觸。
10.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述N型橫向擴散場效應(yīng)晶體管包括:位于半導(dǎo)體襯底內(nèi)的P型體區(qū),位于P型體區(qū)內(nèi)的N型阱區(qū)；位于所述P型體區(qū)內(nèi)的相鄰的源極和體區(qū)連接區(qū)，位于所述源極一側(cè)且與體區(qū)連接區(qū)相對的柵極，且所述柵極橫跨所述N型阱區(qū)和P型體區(qū)的邊界，所述位于柵極下方的P型體區(qū)作為溝道區(qū)；位于所述N型阱區(qū)內(nèi)的漏極，所述漏極與柵極不接觸。
11.如權(quán)利要求9或10所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述漏極與柵極之間的N型阱區(qū)內(nèi)具有淺溝槽隔離結(jié)構(gòu)。
12.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，所述源極與體區(qū)連接區(qū)之間具有淺溝槽隔離結(jié)構(gòu)。
13.如權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)，其特征在于，每兩個相鄰的N型橫向擴散場效應(yīng)晶體管共用漏極。
【文檔編號】H01L23/60GK104183596SQ201310193680
【公開日】2014年12月3日 申請日期:2013年5月22日 優(yōu)先權(quán)日:2013年5月22日
【發(fā)明者】甘正浩 申請人:中芯國際集成電路制造(上海)有限公司