半導體裝置的接墊結構的制作方法
【專利摘要】一種半導體裝置的接墊結構，包括：第一導電層，設置于一第一介電層的一部內，具有第一表面積；第二介電層，設置于該第一介電層與該第一導電層上；第一導電介層物，設置于該第二介電層的一部內，具有第二表面積；第三介電層，設置于該第二介電層與該第一導電介層物上；第二導電層，設置于該第三介電層的一部內，具有第三表面積；保護層，設置于該第二導電層與該第三介電層上；以及開口，設置于該保護層內，部分露出該第二導電層，且該第一表面積、該第二表面積與該第三表面積之間具有介于0.29:0.28:1～0.43:0.42:1的比例。本發(fā)明具有較佳的結構強度，于半導體裝置的尺寸更為微縮時不會因測試與封裝等制程因素而造成毀損，可確保包括接墊結構的半導體裝置的壽命與可靠度。
【專利說明】半導體裝置的接墊結構

【技術領域】
[0001]本發(fā)明關于半導體裝置，且特別是關于一種半導體裝置的接墊結構。

【背景技術】
[0002]一般而言，半導體裝置的制作是于一晶圓上通過依序地沉積與圖案化多個絕緣、導電及半導體的材料膜層而形成。通常，形成于半導體裝置的最上方的眾多材料膜層構成了用于電性連結位于晶圓內的下方主動區(qū)域與元件的一接墊結構(bonding structure),而于后續(xù)制程之中則可針對此接墊結構進行如探針測試(probe testing)的測試相關制程或打線接合(wire bonding)的封裝相關制程。
[0003]然而，隨著半導體制程的微縮，便需要針對接墊結構進行改良，以使其在進行探針測試(probing test)或打線接合(wire bonding)等測試封裝相關制程施行時仍具有一定的結構強度，以確保半導體裝置的使用壽命與可靠度。


【發(fā)明內容】

[0004]有鑒于此，本發(fā)明提供了一種半導體裝置的接墊結構，其具有較佳的結構強度，可于半導體裝置的尺寸更為微縮時仍不會因測試與封裝等制程因素而造成毀損，進而可確保包括接墊結構的半導體裝置的壽命與可靠度。
[0005]依據(jù)一實施例，本發(fā)明的一種半導體裝置的接墊結構，包括:一第一導電層，設置于一第一介電層的一部內，其中，該第一導電層具有一第一表面積；一第二介電層，設置于該第一介電層與該第一導電層上；一第一導電介層物，設置于該第二介電層的一部內，并位于該第一導電層上，其中，該第一導電介層物具有一第二表面積；一第三介電層，設置于該第二介電層與該第一導電介層物上；一第二導電層，設置于該第三介電層的一部內，并位于該第一導電介層物上，其中:該第二導電層具有一第三表面積；一保護層，設置于該第二導電層與該第三介電層上；以及一開口，設置于該保護層內，以部分露出該第二導電層，其中該第一導電層與該第一導電介層物大體對準該第二導電層的中心處而設置，且該第一表面積、該第二表面積與該第三表面積之間具有介于0.29:0.28:1?0.43:0.42:1的比例。
[0006]在優(yōu)選的實施方式中，該第二導電層為四邊形的一平板狀外形，該第一導電介層物與該第一導電層均為八邊形的一平板狀外形。
[0007]在優(yōu)選的實施方式中，該第一介電層、該第二介電層與該第三介電層的材料包括氧化硅、氮化硅或低介電常數(shù)介電材料。
[0008]在優(yōu)選的實施方式中，該保護層的材料包括聚亞酰胺或氮化硅。
[0009]在優(yōu)選的實施方式中，該第一導電層、該第二導電層與該第一導電介層物的材料包括鶴、招或銅。
[0010]在優(yōu)選的實施方式中，還包括:
[0011]一對第三導電層，分別設置于該第一介電層的另一部內且位于該第一導電層的相對側；以及
[0012]多個第二導電介層物，分別設置于該第二介電層的另一部內且位于該第一導電介層物的相對側并位于該些第三導電層上，該多個第二導電介層物電性連結該第三導電層與該第二導電層，該些第三導電層為長條狀外形并分別具有一第四表面積，該些第二導電介層物形成經規(guī)則排列的一對陣列物，該些陣列物具有一總表面積，該第四表面積與該第三表面積之間具有介于0.06:1?0.28:1的比例,該總表面積與該第三表面積之間具有介于0.001:1 ?0.002:1 的比例。
[0013]在優(yōu)選的實施方式中，該些第三導電層與該些第二導電介層物的材料包括鎢、鋁或銅。
[0014]在優(yōu)選的實施方式中，還包括:
[0015]一第四介電層，位于該第一介電層之下；
[0016]多個第二導電介層物，設置于該第四介電層內并實體接觸該第一導電層。
[0017]在優(yōu)選的實施方式中，該第四介電層的厚度大于該第一介電層、第二介電層與該第三介電層的厚度。
[0018]在優(yōu)選的實施方式中，該第四介電層的材料包括氧化硅、氮化硅或低介電常數(shù)介電材料，該些第二導電介層物的材料包括鎢、鋁或銅。
[0019]本發(fā)明的半導體裝置的接墊結構的特點及優(yōu)點是:該半導體裝置的接墊結構具有較佳的結構強度，可于半導體裝置的尺寸更為微縮時仍不會因測試與封裝等制程因素而造成毀損，進而可確保包括接墊結構的半導體裝置的壽命與可靠度。

【專利附圖】

【附圖說明】
[0020]圖1繪示依據(jù)本發(fā)明一實施例的一接墊結構的剖面圖。
[0021]圖2為依據(jù)圖1繪示的一接墊結構一部的上視圖。
[0022]圖3為依據(jù)圖1繪示的一接墊結構另一部的上視圖。
[0023]圖4繪示依據(jù)本發(fā)明一實施例的接墊結構的剖面圖。
[0024]圖5為依據(jù)圖4繪示本發(fā)明一實施例的接墊結構一部的上視圖。
[0025]圖6為依據(jù)圖4繪示本發(fā)明一實施例的接墊結構另一部的上視圖。
[0026]圖7繪示依據(jù)本發(fā)明另一實施例的接墊結構的剖面圖。
[0027]元件符號說明
[0028]100......半導體結構 102......介電層
[0029]104a、104b、104c......導電層106a、106b......導電介層物
[0030]110......保護層112......開口
[0031]120……裂痕200……接墊結構
[0032]400......半導體裝置 500......半導體結構
[0033]502......介電層504a、504b、504c、504d......導電層
[0034]506a、506b、506c......導電介層物 510......保護層
[0035]512......開口600、600’......接墊結構
[0036]800......半導體裝置

【具體實施方式】
[0037]為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附的附圖，詳細說明如下。
[0038]圖1繪示依據(jù)本發(fā)明一實施例的一半導體裝置400的一接墊結構的剖面圖。請參照圖1，半導體裝置400主要包括一半導體結構100、依序形成于半導體結構100上的多個介電層102、分別位于此些介電層102內的多個導電層(conductive layers) 104a、導電層104b、導電層104c與多個導電介層物(conductive vias) 106a、導電介層物106b、以及設置于最上方介電層102上的一保護層(passivat1n layer) IlO0其中，于一實施例中，半導體結構100包括如硅材質的一半導體基板(未顯示)，而于此半導體基板之上及/或之內形成有如電晶體、二極體的多個主動元件(active elements),以及如電阻、電容、電感等多個被動元件(passive elements)、以及如導線、導電接觸物、導電介層物等多個導電元件(conductive elements),進而構成了具有特定功能的一積體電路(integrated circuits,未顯示)。然而，基于簡化圖示的目的，在此半導體基板以及形成于其上/其內的前述元件于圖1內僅采用一具平整表面的半導體結構100所繪示，而并未詳細繪示半導體基板以及相關元件的詳細設置情形。
[0039]另外，形成于半導體結構100上的此些介電層102以及設置于其內的此些導電層104a、導電層104b、導電層104c與導電介層物106a、導電介層物106b則構成了半導體裝置400內的一接墊結構200，此接墊結構200可電性連結于半導體裝置400內的積體電路(未顯示)。另外，于保護層I1內形成有一開口 112，而此開口 112部分露出了設置于最上方的介電層102內的一導電層104c的一部，而開口 112所露出的導電層104c的部分則做為后續(xù)測試或封裝等相關制程中所應用的一接墊(bonding pad)。
[0040]再者，分別形成于導電層104c下方的多個介電層102內導電層104b與導電層104a也可做為支撐元件與導電元件之用，以結構性地支撐其上方的導電層104c以及電性連結導電層104c與半導體裝置400內的積體電路。而分別設置于此些導電層104a、導電層104b與導電層104c之間的多個介電層102內的導電介層物106a與導電介層物106b則做內連元件之用，以實體且電性地連結此些導電層104a、導電層104b與導電層104c。
[0041]于一實施例中，保護層110可包括如聚亞酰胺、氮化硅等具防水氣性質的絕緣材料，而介電層102可包括如二氧化硅、旋涂玻璃(SOG)、氮化硅、低介電常數(shù)(介電常數(shù)小于3)介電材料等介電材質，而導電層104a、導電層104b、導電層104c與導電介層物106a、導電介層物106b則可包括如鎢、鋁、銅等導電材料。
[0042]圖2為依據(jù)圖1繪示半導體裝置的一接墊結構一部的上視圖。請同時參照圖1及圖2,導電層104b具有如四邊形的一平板狀外形以及一表面積Al (未顯不),而此時圖1內所不的導電層104c從上視觀之(未顯不)也具有與導電層104b相同的一平板狀外形與表面積。另外，從上視觀之(未顯示)，如圖1內所示的多個導電層104a則具有為介電層102所分隔的長條狀外形，且具有一總表面積(未顯示)。導電層104a的總表面積小于導電層104b與104c的表面積Al。
[0043]圖3為依據(jù)圖1繪示半導體裝置的一接墊結構另一部的上視圖。請同時參照圖1及圖3，導電層104c與導電層104b間的多個導電介層物106b為大體按照如六角形的一多邊形形態(tài)而設置于介電層102內的多個導電柱狀物，而且此些導電介層物106b共具有一總表面積A2(未顯不),其少于導電層104b與導電層104c的表面積Al。此些表面積A2與Al之間具有介于約0.002:1?0.003:1的比例關系(A2:A1)。
[0044]于圖1-圖3所示的半導體裝置400形成之后，可于半導體裝置400內的接墊結構200內的導電層104c處施行如探針測試(probing test)或打線接合(wire bonding)的后續(xù)測試與封裝等相關制程(皆未顯示)。然而，于上述后續(xù)測試與封裝等相關制程施行之后，常于如電子顯微鏡的光學裝置檢查中于導電層104c與導電層104b之間的介電層102內發(fā)現(xiàn)有裂痕(cracks) 120的生成。上述裂痕120的產生起因于如探針測試或打線接合等后續(xù)測試與封裝等相關制程中所施加于導電層104c的應力的轉移情形所造成，而如此的裂痕120也可能由于應力的轉移而進一步地生成于位于較下層的導電層104b與導電層104a之間的介電層102內。倘若此些裂痕120的范圍與數(shù)量過大，恐將毀損其鄰近的導電介層物106b與導電介層物106a，并影響包括接墊結構200的半導體裝置400的操作壽命與可靠度。有鑒于此，便需要針對半導體裝置內的接墊結構進行改善，以期解決上述發(fā)生于半導體裝置400的接墊結構200內的裂痕問題。
[0045]圖4繪示依據(jù)本發(fā)明另一實施例的接墊結構的剖面圖。請參照圖4，顯示了包括一接墊結構600的一半導體裝置800。在此，半導體裝置800主要包括一半導體結構500、依序形成于半導體結構500上的多個介電層502、分別位于此些介電層502內的多個導電層504a、導電層504b、導電層504c、導電層504d與導電介層物506a、導電介層物506b、導電介層物506c、以及設置于最上方的介電層502上的一保護層510。
[0046]于一實施例中，半導體結構500相同于圖1所不的半導體結構100,故在此不再描述其組成情形。另外，形成于半導體結構500上的此些介電層502及設置于其內的此些導電層504a、導電層504b、導電層504c、導電層504d與導電介層物506a、導電介層物506b、導電介層物506c則構成了半導體裝置800內的一接墊結構600，此接墊結構600可電性連結于半導體裝置800內的積體電路(未顯示)。另外，于保護層510內形成有一開口 512，而此開口 512部分露出了設置于最上方的介電層502內的一導電層504d的一部,而為開口 512所露出的導電層504d的部分則做為后續(xù)測試或封裝等相關制程中所應用的一接墊(bonding pad)。
[0047]再者，分別形成于導電層504d下方的多個介電層502內導電層504c、導電層504b與導電層504a也可做為支撐元件與導電元件之用，以結構性地支撐其上方的導電層504d以及電性連結導電層504d與半導體裝置800內的積體電路(未繪示)。而分別設置于此些導電層504a、導電層504b、導電層504c與導電層504d之間的多個介電層502內的導電介層物506a、導電介層物506b與導電介層物506c則做為如導電介層物的內連元件，以實體地且電性地連結此些導電層504a、導電層504b、導電層504c與導電層504d。
[0048]于一實施例中，保護層510、介電層502、導電層504a、導電層504b、導電層504c、導電層504d、以及導電介層物506a、導電介層物506b、導電介層物506c的形成材料則相同于如圖1-圖3所示的半導體裝置400內的保護層110、介電層102、導電層104a、導電層104b、導電層104c、以及導電介層物106a、導電介層物106b的材料，在此不再贅述。
[0049]圖5為依據(jù)圖4繪示本發(fā)明的一接墊結構一部的上視圖。請參照圖5，導電層504b與導電層504c的設置情形則不同于圖1-圖2的半導體裝置400內的導電層104b。導電層504c具有包括四個斜角的大體八邊形的一平板狀外形，且具有一表面積A3 (未顯示)，而于導電層504c的兩相對側邊上則分別設置有一導電層504b。導電層504b具有如長方形的一長條狀外形，且具有一表面積A4。而形成于導電層504b與導電層504c上方的導電層504d(以虛線表示)則仍相同于如圖1-圖3所示的導電層104c，其具有大體四邊形的一平板狀外形，因而具有較導電層504c與導電層504b為大的一表面積Al (未繪不),其中導電層504c大體對準于導電層504d的中心處而設置，而導電層504b則大體分別對準于導電層504d的兩相對側邊而設置。于一實施例中，此些表面積Al、A3、A4之間具有介于
0.29:0.06:1?0.43:0.28:1的一比例(A3:A4:A1)。另外，從上視觀之(未繪示)，此些導電層504a則具有為介電層502所分隔的長條狀外形，且具有一總表面積(未顯示)。此些導電層504a的總表面積小于導電層504d的表面積Al。
[0050]圖6為依據(jù)圖4繪示本發(fā)明的接墊結構另一部的上視圖。請同時參照圖4及圖6，在此，不同于先前圖1-圖3所示的介于導電層104c與導電層104b間的導電介層物106b的實施情形，于本實施例中，于導電層504d與導電層504b、導電層504c之間的介電層502之內則設置有多個導電介層物506b與導電介層物506c。在此,導電層504d相同于前述的導電層104c且具有表面積Al,導電介層物506b相同于前述的導電介層物106b仍為一導電柱狀物，且其為大體按照一 mxn的一陣列物(array)形態(tài)而安排并設置于介電層502內，而此導電介層物506b所形成的一陣列物則大體位于其上方的導電層504d的兩對稱側邊的下方且大體位于其下方的導電層504b之一的上方，進而電性地連結了導電層504d與導電層504b。此些導電介層物506b所形成的一陣列物具有一總表面積A5，其小于導電層504d的表面積Al，且其間具有介于約0.001:1?0.002:1的比例(A5:A1)。
[0051]另外，從上視觀之，導電介層物506c具有包括四個斜角的大體八邊形的一平板狀外形，且具有一表面積A6,其大體對準于其上方的導電層504d而設置,且其表面積A6小于其上方的導電層504d的表面積Al且小于其下方的導電層504c的表面積A3,且此些表面積A3、A6與Al之間具有介于約0.29:0.28:1?0.43:0.42:1的比例關系(A3:A6:A1)。相似于導電層504c的設置情形，導電介層物506c也大體對準于導電層504d與導電層504c的中心處而設置。
[0052]于圖4-圖6所示的半導體裝置800形成之后，可于其內接墊結構600處施行如探針測試或打線接合的后續(xù)測試與封裝等相關制程(皆未繪示)。由于本實施例中的導電介層物506b與導電介層物506c的表面積A5與表面積A6的總和已較如圖1-圖3所不實施例中的導電介層物106b的總表面積A2高出約94-21倍，且導電介層物506c的設置位置位于大部分測試與封裝等相關制程中的外力所施加于導電層504d的一中心部分的正下方,而導電介層物506b與導電層504c所包括四個斜角部分更有助于施加于導電層504d處的外加應力的水平與垂直方向上的逸散。因此通過如圖4-圖6所示的接墊結構600的使用，于后續(xù)測試與封裝等相關制程施行之后，并不會于導電層504d與導電層504c及導電層504b之間以及導電層504c與導電層504b及導電層504a之間的介電層502內造成如圖1所示的裂痕120的生成，如此便可抵擋起因于后續(xù)測試與封裝等相關制程中施加于其上方的導電層504d的不良應力轉移情形，進而確保包括此接墊結構600的半導體裝置800的操作壽命與可靠度。
[0053]圖7繪示依據(jù)本發(fā)明另一實施例的接墊結構的剖面圖。如圖7所示的半導體裝置800是由修改如圖4-圖6所示的半導體裝置800所得到的。在此，于圖7中以相同標號代表相同構件，且基于簡化的目的，于下文中僅描述兩實施例間的差異處。
[0054]請參照圖7，接墊結構600’大體相似于如圖4-圖6所示的接墊結構600，除了于本實施例中增大了導電介層物506a及其鄰近的介電層502的厚度。于本實施例中的導電介層物506a及其鄰近的介電層502的厚度可較如圖4-圖6所示的導電介層物506a及其鄰近的介電層502的厚度更為增厚。如此的導電介層物506a與鄰近的介電層502的增厚情形也有助于抵擋起因于后續(xù)測試與封裝等相關制程中施加于其上方的導電層504d的應力進一步地向下的垂直轉移情形。如此，便可確保包括此接墊結構600’的半導體裝置800的操作壽命與可靠度。
[0055]雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此項技術人員，在不脫離本發(fā)明的精神和范圍內，當可作更動與潤飾，因此本發(fā)明的保護范圍當視權利要求范圍所界定為準。
【權利要求】
1.一種半導體裝置的接墊結構，其特征在于，包括: 一第一導電層，設置于一第一介電層的一部內，其中，該第一導電層具有一第一表面積； 一第二介電層，設置于該第一介電層與該第一導電層上； 一第一導電介層物，設置于該第二介電層的一部內，并位于該第一導電層上，其中，該第一導電介層物具有一第二表面積； 一第三介電層,設置于該第二介電層與該第一導電介層物上； 一第二導電層，設置于該第三介電層的一部內，并位于該第一導電介層物上，其中，該第二導電層具有一第三表面積； 一保護層，設置于該第二導電層與該第三介電層上；以及 一開口，設置于該保護層內，部分露出該第二導電層，其中該第一導電層與該第一導電介層物對準該第二導電層的中心處而設置，該第一表面積、該第二表面積與該第三表面積之間具有介于0.29:0.28:1 ~ 0.43:0.42:1的比例。
2.如權利要求1所述的半導體裝置的接墊結構，其特征在于，該第二導電層為四邊形的一平板狀外形，該第一導電介層物與該第一導電層均為八邊形的一平板狀外形。
3.如權利要求1所述的半導體裝置的接墊結構，其特征在于，該第一介電層、該第二介電層與該第三介電層的材料包括氧化硅、氮化硅或低介電常數(shù)介電材料。
4.如權利要求1所述的半導體裝置的接墊結構，其特征在于，該保護層的材料包括聚亞酰胺或氮化硅。
5.如權利要求1所述的半導體裝置的接墊結構，其特征在于，該第一導電層、該第二導電層與該第一導電介層物的材料包括鶴、招或銅。
6.如權利要求1所述的半導體裝置的接墊結構，其特征在于，還包括: 一對第三導電層，分別設置于該第一介電層的另一部內且位于該第一導電層的相對側；以及 多個第二導電介層物，分別設置于該第二介電層的另一部內且位于該第一導電介層物的相對側并位于該些第三導電層上，該多個第二導電介層物電性連結該第三導電層與該第二導電層，該些第三導電層為長條狀外形并分別具有一第四表面積，該些第二導電介層物形成經規(guī)則排列的一對陣列物，該些陣列物具有一總表面積，該第四表面積與該第三表面積之間具有介于0.06:1?0.28:1的比例，該總表面積與該第三表面積之間具有介于0.001:1 ?0.002:1 的比例。
7.如權利要求6所述的半導體裝置的接墊結構，其特征在于，該些第三導電層與該些第二導電介層物的材料包括鎢、鋁或銅。
8.如權利要求1所述的半導體裝置的接墊結構，其特征在于，還包括: 一第四介電層，位于該第一介電層之下； 多個第二導電介層物，設置于該第四介電層內并實體接觸該第一導電層。
9.如權利要求8所述的半導體裝置的接墊結構，其特征在于，該第四介電層的厚度大于該第一介電層、第二介電層與該第三介電層的厚度。
10.如權利要求8所述的半導體裝置的接墊結構，其特征在于，該第四介電層的材料包括氧化硅、氮化硅或低介電常數(shù)介電材料，該些第二導電介層物的材料包括鎢、鋁或銅。
【文檔編號】H01L23/485GK104183563SQ201310200384
【公開日】2014年12月3日 申請日期:2013年5月27日 優(yōu)先權日:2013年5月27日
【發(fā)明者】廖修漢, 莊哲輔, 蔡耀庭, 陳鶴庭 申請人:華邦電子股份有限公司