FinFET的制備方法
【專利摘要】本申請?zhí)峁┝艘环NFinFET的制備方法。該制備方法包括提供襯底和在襯底上制備具有倒T形結(jié)構(gòu)的鰭部的步驟，制備具有倒T形結(jié)構(gòu)鰭部的步驟包括：在襯底上形成第一掩膜和第二掩膜；在第一掩膜和第二掩膜之間形成高度低于第一掩膜和第二掩膜的第一預(yù)備層；在第一掩膜高于第一預(yù)備層的側(cè)壁上形成第一側(cè)壁層，在第二掩膜高于第一預(yù)備層的側(cè)壁上形成第二側(cè)壁層；在第一側(cè)壁層和第二側(cè)壁層之間形成第二預(yù)備層；去除第一、第二掩膜，第一、第二側(cè)壁層，形成由第一預(yù)備層和第二預(yù)備層形成的具有倒T形結(jié)構(gòu)的鰭部。該FinFET制備方法通過兩次掩膜層的合理設(shè)置，降低了工藝的操作難度，適用于小型化，微型化半導(dǎo)體器件的制備要求。
【專利說明】FinFET的制備方法

【技術(shù)領(lǐng)域】
[0001] 本申請屬于半導(dǎo)體制備領(lǐng)域，尤其涉及一種FinFET的制備方法。

【背景技術(shù)】
[0002] 伴隨著半導(dǎo)體器件尺寸的持續(xù)縮減，在集成電路中，較小尺寸的器件可以達到較 高的器件密度以及較好的器件性能，這種較小尺寸的器件中柵極結(jié)構(gòu)的長度需要相對減 小，將柵極長度設(shè)置為低于l〇〇nm時，有利于提高產(chǎn)品的可靠性。然而，這種較小尺寸的器 件的制備卻并非常規(guī)方法能夠輕易實現(xiàn)的，器件的尺寸越小，其制備難度就越高，如果改善 制備方法，進而減小器件的尺寸已經(jīng)被越來越多的研發(fā)人員所重視。
[0003] 例如，將常規(guī)平面金屬氧化物場效應(yīng)晶體管（MOSEFTs)設(shè)置為尺寸小于lOOnm的 結(jié)構(gòu)，由于源極和漏極之間額外泄露的部分引起的短溝道效應(yīng)的問題越來越難以克服。另 夕卜，遷移率衰弱以及一些工藝問題也是使得場效應(yīng)晶體管（MOSEFTs)的常規(guī)方法難以應(yīng)對 尺寸日益減小的設(shè)備要求。因此，為了提高晶體管（FET)的性能要求，并適用于新型的設(shè)備 尺寸，急需提供一種新的設(shè)備結(jié)構(gòu)。
[0004] 雙柵極晶體管（Double-gate MOSEFTs)作為一種代替平面晶體管的新型結(jié)構(gòu)。 在雙柵極晶體管中，兩個柵極可以用以控制短溝道效應(yīng)。目前，鰭式場效應(yīng)管（Fin Field Effect Transistor ;FinFET)是一種能夠較好控制短溝道效應(yīng)的雙柵極結(jié)構(gòu)。這種FinFET 結(jié)構(gòu)可以采用與現(xiàn)有技術(shù)中平面晶體管相同的布局和工藝予以構(gòu)造。
[0005] 為了進一步提高雙柵極晶體管的電流驅(qū)動能力以及減少短溝道效應(yīng)，研究人員提 出了在鰭式場效應(yīng)管中采用倒T形結(jié)構(gòu)形成鰭部（Fin)的方案，在圖1-圖5中示出了一種 形成倒T形鰭部結(jié)構(gòu)過程中基體的變化結(jié)構(gòu)剖視圖，具體包括如下步驟：
[0006] 形成一個絕緣襯底上的硅（S0I)晶圓100,該S0I晶圓100包括襯底115,形成在 襯底115上的掩膜氧化層110,形成在掩膜氧化層110上的鰭部材料層（Fin layer)105,所 形成的S0I晶圓結(jié)構(gòu)的剖視結(jié)構(gòu)示意圖如圖1所示；
[0007] 在該S0I晶圓中鰭部材料層105的表面上形成掩膜層，刻蝕鰭部材料層105形成 臺面205 (mesa)，去除臺面205上的掩膜層，形成如圖2a和圖2b中的基體結(jié)構(gòu)；
[0008] 在臺面205的外周形成類似正硅酸乙酯的介質(zhì)層305,并通過類似于化學(xué)平坦化 工藝（CMP)使介質(zhì)層305與臺面205上表面齊平，形成如圖3a和圖3b中的基體結(jié)構(gòu)；
[0009] 在臺面205上形成掩膜層400,該掩膜層400長度長于臺面的長度，寬度小于臺面 的寬度，位于臺面205的中上方，刻蝕掩膜層400兩側(cè)的臺面205，形成如圖4a和圖4b中的 基體結(jié)構(gòu)；
[0010] 去除掩膜層400和介質(zhì)層305,即形成具有倒T形結(jié)構(gòu)的鰭部（也就是柵極部)，此 時該鰭部具有如圖5a和5b中的基體結(jié)構(gòu)。
[0011]目前，這種具有倒τ形結(jié)構(gòu)鰭部的FinFET具有較好的電流驅(qū)動能力，較好的短溝 道效應(yīng)控制效果，但是現(xiàn)有的這種倒T形結(jié)構(gòu)Fin制備工藝復(fù)雜，還需進一步改善。


【發(fā)明內(nèi)容】

[0012] 為了解決現(xiàn)有技術(shù)中的不足，本申請?zhí)峁┝艘环NFinFET的制備方法，以適應(yīng)半導(dǎo) 體器件小型化，微型化的發(fā)展要求。
[0013] 在本申請中提供了一種FinFET的制備方法，包括提供襯底和在襯底上制備具有 倒T形結(jié)構(gòu)的鰭部的步驟，制備具有倒T形結(jié)構(gòu)鰭部的步驟包括：在襯底上形成等高的第一 掩膜和第二掩膜；在第一掩膜和第二掩膜之間形成高度低于第一掩膜的第一預(yù)備層；在第 一掩膜高于第一預(yù)備層的側(cè)壁上形成第一側(cè)壁層，在第二掩膜高于第一預(yù)備層的側(cè)壁上形 成第二側(cè)壁層；在第一側(cè)壁層和第二側(cè)壁層之間形成第二預(yù)備層；去除第一、第二掩膜，第 一、第二側(cè)壁層，保留由第一預(yù)備層和第二預(yù)備層形成的具有倒T形結(jié)構(gòu)的鰭部。
[0014] 進一步地，上述制備方法中形成第一掩膜和第二掩膜的步驟包括：在襯底上形成 掩膜層；以及刻蝕去除部分掩膜層至襯底，形成第一掩膜和第二掩膜。
[0015] 進一步地，上述制備方法中形成第一預(yù)備層的步驟包括：在由第一掩膜、襯底的裸 露表面，以及第二掩膜所圍成空間內(nèi)形成第一預(yù)備材料層；以及刻蝕去除第一預(yù)備材料層 的部分頂端，形成第一預(yù)備層。
[0016] 進一步地，上述制備方法中形成第一側(cè)壁層和第二側(cè)壁層的步驟包括：在由第一 掩膜、第一預(yù)備層的上表面、以及第二掩膜所圍成的空間內(nèi)沉積形成側(cè)壁層；刻蝕去除側(cè)壁 層使第一預(yù)備層的上表面部分裸露，形成位于第一掩膜側(cè)壁上的第一側(cè)壁層和位于第二掩 膜側(cè)壁上的第二側(cè)壁層。
[0017] 進一步地，上述制備方法中形成第一側(cè)壁層和第二側(cè)壁層的步驟包括：在第一掩 膜的側(cè)壁、第一預(yù)備層的裸露表面以及第二掩膜的側(cè)壁上形成連續(xù)的側(cè)壁預(yù)備膜；刻蝕位 于第一預(yù)備層上表面上的側(cè)壁預(yù)備膜使第一預(yù)備層的上表面部分裸露，形成位于第一掩膜 側(cè)壁上的第一側(cè)壁層和位于第二掩膜側(cè)壁上的第二側(cè)壁層。
[0018] 進一步地，上述制備方法中形成第二預(yù)備層的步驟還包括：在由第一側(cè)壁層、第一 預(yù)備層的裸露表面，以及第二側(cè)壁層之間所圍成的空間內(nèi)形成第二預(yù)備材料層；刻蝕去除 第二預(yù)備材料層的部分頂端，形成第二預(yù)備層。
[0019] 進一步地，上述制備方法中第一掩膜和第二掩膜的材料為氧化物硬掩膜或有機介 質(zhì)材料掩膜。
[0020] 進一步地，上述制備方法中第一側(cè)壁層和第二側(cè)壁層的材料為Si02、SiN、SiCN或 BN。
[0021] 進一步地，上述制備方法中第一預(yù)備層和第二預(yù)備層的材料為半導(dǎo)體材料。
[0022] 進一步地，上述制備方法中第一預(yù)備層和第二預(yù)備層的材料為硅或鍺。
[0023] 本申請所提供的FinFET的制備方法中制備該具有倒T形結(jié)構(gòu)鰭部的步驟，通過兩 次掩膜層的合理設(shè)置，不但減少了對倒T形結(jié)構(gòu)的材料浪費，而且降低了工藝的操作難度， 更適用于小型化，微型化半導(dǎo)體器件的制備要求。
[0024] 除了上面所描述的目的、特征和優(yōu)點之外，本申請還有其它的目的、特征和優(yōu)點。 下面將參照圖，對本申請作進一步詳細的說明。

【專利附圖】

【附圖說明】
[0025] 附圖構(gòu)成本說明書的一部分、用于進一步理解本申請，附圖示出了本申請的優(yōu)選 實施例，并與說明書一起用來說明本申請的原理。圖中：
[0026] 圖1示出了根據(jù)現(xiàn)有技術(shù)中制備FinFET過程中SOI晶圓的基體剖視圖；
[0027] 圖2a示出了對圖1中SOI晶圓進行刻蝕，形成臺面部后的基體剖視圖；
[0028] 圖2b示出了圖2a的俯視圖；
[0029] 圖3a示出了對圖2中基體結(jié)構(gòu)基礎(chǔ)上在臺面外周形成介質(zhì)層后基體的剖視圖；
[0030] 圖3b示出了圖3a的俯視圖；
[0031] 圖4a示出了在圖3a的基礎(chǔ)上在臺面上形成掩膜層，刻蝕臺面后基體的剖視圖；
[0032] 圖4b示出了圖4a的俯視圖；
[0033] 圖5a示出了在圖4a的基礎(chǔ)上，去除掩膜層和介質(zhì)層后基體的剖視圖；
[0034] 圖5b示出了圖5a中基體結(jié)構(gòu)的立體結(jié)構(gòu)圖；
[0035] 圖6示出了根據(jù)本申請FinFET的制備方法的流程示意圖；
[0036] 圖7a示出了根據(jù)本申請FinFET的制備方法的一種實施方式中在襯底上形成等高 的第一掩膜和第二掩膜的基體剖視圖；
[0037] 圖7b示出了在圖7a結(jié)構(gòu)上形成第一預(yù)備層的基體剖視圖；
[0038] 圖7c示出了在圖7b結(jié)構(gòu)上形成第一側(cè)壁層和第二側(cè)壁層的基體剖視圖；
[0039] 圖7d示出了在圖7c結(jié)構(gòu)上形成第二預(yù)備層的基體剖視圖；
[0040] 圖7e示出了在圖7d結(jié)構(gòu)上去除第一、第二掩膜，所述第一、第二側(cè)壁層后基體剖 視圖；
[0041] 圖8示出了根據(jù)本申請FinFET的制備方法的一種實施方式中，在形成圖7a中結(jié) 構(gòu)前，在襯底上形成掩膜層的基體剖視圖；以及
[0042] 圖9示出了根據(jù)本申請FinFET的制備方法的一種實施方式中，在形成圖7c中結(jié) 構(gòu)前，在圖7b結(jié)構(gòu)上側(cè)壁層的基體剖視圖。

【具體實施方式】
[0043] 應(yīng)該指出，以下詳細說明都是例示性的，旨在對本申請?zhí)峁┻M一步的說明。除非另 有指明，本文使用的所有技術(shù)和科學(xué)術(shù)語具有與本申請所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員通常 理解的相同含義。
[0044] 需要注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù) 本申請的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意 圖包括復(fù)數(shù)形式，此外，還應(yīng)當理解的是，當在本說明書中使用屬于"包含"和/或"包括" 時，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。
[0045] 為了便于描述，在這里可以使用空間相對術(shù)語，如"在......之上"、"在......上 方"、"上面的"等，用來描述如在圖中所示的一個器件或特征與其他器件或特征的空間位 置關(guān)系。應(yīng)當理解的是，空間相對術(shù)語旨在包含除了器件在圖中所描述的方位之外的在使 用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為"在其他器件或構(gòu)造上 方"或"在其他器件或構(gòu)造之上"的器件之后將被定位為"在其他器件或構(gòu)造下方"或"在 其他器件或構(gòu)造之下"。因而，示例性術(shù)語"在......上方"可以包括"在......上方"和 "在......下方"兩種方位。該器件也可以其他不同方式定位(旋轉(zhuǎn)90度或處于其他方位)， 并且對這里所使用的空間相對描述符作出相應(yīng)解釋。
[0046] 現(xiàn)在，將參照附圖更詳細地描述根據(jù)本申請的示例性實施例。然而，這些示例性實 施例可以由多種不同的形式來實施，并且不應(yīng)當被解釋為只限于這里所闡述的實施例。應(yīng) 當理解的是，提供這些實施例是為了使得本申請的公開徹底且完整，并且將這些示例性實 施例的構(gòu)思充分傳達給本領(lǐng)域普通技術(shù)人員，在附圖中，為了清楚起見，擴大了層和區(qū)域的 厚度，并且使用相同的附圖標記表示相同的器件，因而將省略對它們的描述。
[0047] 在本申請?zhí)峁┑腇inFET的制備方法，包括提供襯底和在襯底上制備具有倒T形 結(jié)構(gòu)的鰭部的步驟，如圖6中本申請FinFET的制備方法的流程示意圖，和圖7a至圖7e中 給出了在襯底上制備具有倒T形結(jié)構(gòu)鰭部的過程中各步驟基體結(jié)構(gòu)的示意圖所示，本申請 FinFET的制備方法中在襯底上制備具有倒T形結(jié)構(gòu)的鰭部的步驟包括：
[0048] 如圖7a所示，首先在襯底10上形成第一掩膜21和第二掩膜22。其中，襯底10 可以為單晶硅或多晶硅襯底，還可以為絕緣體上硅（SOI)，該襯底10中形成有源極和漏極 (圖中未示出）。在襯底10上形成第一掩膜21和第二掩膜22的步驟可以采用任意的方式， 在形成第一掩膜21和第二掩膜22后，可以采用化學(xué)平坦化工藝使得兩者的上表面齊平，當 然，第一掩膜21和第二掩膜22也可以設(shè)置為不等高的形式。在一種優(yōu)選實施方式中，可以 通過先在襯底10上形成掩膜層20,形成如圖8所示的基體結(jié)構(gòu)，再通過刻蝕的方式去除部 分掩膜層20至襯底，形成第一掩膜21和第二掩膜22。在操作過程中，第一掩膜21和第二 掩膜22之間的間距優(yōu)選為1 〇0?500(1優(yōu)選地，上述掩膜層20的厚度為200?2000A。掩膜 層20的可選材料為氧化物硬掩膜，也可以是有機介質(zhì)材料，例如正硅酸乙酯等。
[0049] 如圖7b所示，在圖7a所示基體結(jié)構(gòu)的基礎(chǔ)上，在第一掩膜21和第二掩膜22之間 形成高度低于第一掩膜21和第二掩膜22的第一預(yù)備層31 ;形成該第一預(yù)備層31的方式 可以包括以下步驟：在由第一掩膜21、襯底10的裸露表面，以及第二掩膜22所圍成空間內(nèi) 形成第一預(yù)備材料層，再通過刻蝕的方式去除部分該第一預(yù)備材料層的頂端，從而形成高 度低于第一掩膜的第一預(yù)備層31。其中，形成第一預(yù)備材料層的步驟中可以通過物理氣相 沉積法（PVD)或化學(xué)氣相沉積法（CVD)等方式沉積形成第一預(yù)備材料層?？涛g去除部分該 第一預(yù)備材料層的頂端的步驟中，刻蝕的方式可以采用濕法刻蝕工藝、干法刻蝕工藝或兩 者結(jié)合的工藝。該第一預(yù)備層31為所欲形成的鰭部中的一部分，其材料可以采用硅材料， 也可以采用其他半導(dǎo)體材料，例如鍺。該第一預(yù)備層31與第一掩膜21之間的高度差優(yōu)選 為100?1000A，只要保證所形成的第一預(yù)備層31的厚度不小于ιοοΑ即可。
[0050] 如圖7c所示，在圖7b中基體結(jié)構(gòu)的基礎(chǔ)上，在第一掩膜21高于第一預(yù)備層31 的側(cè)壁上形成第一側(cè)壁層41，在第二掩膜22高于第一預(yù)備層31的側(cè)壁上形成第二側(cè)壁層 42 ;形成該第一側(cè)壁層41和第二側(cè)壁層42的步驟可以通過多種方式實現(xiàn)。只要在所形成 的結(jié)構(gòu)中，該第一側(cè)壁層41和第二側(cè)壁層42與第一掩膜21和第二掩膜22的上表面齊平 即可，這種齊平的結(jié)構(gòu)可以通過化學(xué)平坦化工藝予以實現(xiàn)。
[0051] 在本申請附圖未示出的一種方式中，形成該第一側(cè)壁層41和第二側(cè)壁層42的步 驟可以包括以下步驟：先在由第一掩膜21、第一預(yù)備層31的上表面、以及第二掩膜22所圍 成的空間內(nèi)沉積形成側(cè)壁層；再通過刻蝕的方法，刻蝕該側(cè)壁層使第一預(yù)備層31的上表面 部分裸露，以形成位于第一掩膜21側(cè)壁上的第一側(cè)壁層41和位于第二掩膜22側(cè)壁上的第 二側(cè)壁層42。在本申請一種優(yōu)選方式中，形成該第一側(cè)壁層41和第二側(cè)壁層42的步驟，還 可以通過在第一掩膜21的側(cè)壁、第一預(yù)備層31的裸露表面以及第二掩膜22的側(cè)壁上形成 連續(xù)的側(cè)壁預(yù)備膜40,形成如圖9所示的基體結(jié)構(gòu)；然后通過刻蝕的方式刻蝕位于第一預(yù) 備層31上表面上的側(cè)壁預(yù)備膜40使第一預(yù)備層31的上表面部分裸露，以形成位于第一掩 膜21側(cè)壁上的第一側(cè)壁層41和位于第二掩膜22側(cè)壁上的第二側(cè)壁層42。
[0052] 該第一側(cè)壁層41和第二側(cè)壁層42可以采用的材料包括但不限于Si02、SiN、SiCN、 BN在實際操作中該第一側(cè)壁層41和第二側(cè)壁層42之間的間距優(yōu)選為100?50(K)A。如圖 7c所示，在圖7b所示基體結(jié)構(gòu)的基礎(chǔ)上，在第一側(cè)壁層41和第二側(cè)壁層42之間形成第二 預(yù)備層32 ;該第二預(yù)備層32與第一預(yù)備層31采用相同的工藝，相同的材料。在實際操作 中，還可以通過先在由第一側(cè)壁層41、第一預(yù)備層31的裸露表面，以及第二側(cè)壁層42之間 所圍成的空間內(nèi)形成第二預(yù)備材料層后，進一步通過刻蝕的方法，去除該第二預(yù)備材料層 的部分頂端，進而形成該第二預(yù)備層的方式對第二預(yù)備層的高度進行調(diào)節(jié)。
[0053] 如圖7d所示，去除第一掩膜21、第二掩膜22、第一側(cè)壁層41和第二側(cè)壁層42,保 留由第一預(yù)備層31和第二預(yù)備層32形成的具有倒T形結(jié)構(gòu)的鰭部30既可。
[0054] 本申請所提供的這種制備該具有倒T形結(jié)構(gòu)部件的步驟，通過兩次掩膜層的合理 設(shè)置，不但減少了對倒T形結(jié)構(gòu)的部件材料的浪費，而且降低了工藝的操作難度，使得該方 法更適用于小型化，微型化半導(dǎo)體器件的制備要求，進而有利于生產(chǎn)制備小型化，微型化半 導(dǎo)體器件。
[0055] 在本申請主要是為了提高雙柵極晶體管的電流驅(qū)動能力以及減少短溝道效應(yīng)，提 供了這種具有倒T形結(jié)構(gòu)的鰭部（fin)，即柵極的FinFET制備方法?？紤]到為了減小半導(dǎo) 體器件的面積，或其他目的，在半導(dǎo)體器件制備過程中除柵極結(jié)構(gòu)外，其他部件也可能優(yōu)選 采用倒T形結(jié)構(gòu)，為此，在本申請所提供的方法不僅適用于FinFET中具有倒T形結(jié)構(gòu)的fin (鰭部，即柵極）的制備，同時，還適用于半導(dǎo)體器件中其他具有倒T形結(jié)構(gòu)的部件的制備。
[0056] 以上僅為本申請的優(yōu)選實施例而已，并不用于限制本申請，對于本領(lǐng)域的技術(shù)人 員來說，本申請可以有各種更改和變化。凡在本申請的精神和原則之內(nèi)，所作的任何修改、 等同替換、改進等，均應(yīng)包含在本申請的保護范圍之內(nèi)。
【權(quán)利要求】
1. 一種FinFET的制備方法，包括提供襯底以及在所述襯底上制備具有倒T形結(jié)構(gòu)的鰭 部的步驟，其特征在于，所述制備具有倒Τ形結(jié)構(gòu)的鰭部的步驟包括： 在所述襯底上形成第一掩膜和第二掩膜； 在所述第一掩膜和第二掩膜之間形成高度低于所述第一掩膜和第二掩膜的第一預(yù)備 層； 在所述第一掩膜高于所述第一預(yù)備層的側(cè)壁上形成第一側(cè)壁層，在所述第二掩膜高于 所述第一預(yù)備層的側(cè)壁上形成第二側(cè)壁層； 在所述第一側(cè)壁層和所述第二側(cè)壁層之間形成第二預(yù)備層；以及 去除所述第一掩膜、第二掩膜、第一側(cè)壁層、第二側(cè)壁層，形成所述具有倒Τ形結(jié)構(gòu)的 鰭部。
2. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，形成第一掩膜和第二掩膜的步驟包 括： 在所述襯底上形成掩膜層；以及 刻蝕去除部分所述掩膜層至襯底，形成所述第一掩膜和所述第二掩膜。
3. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，形成所述第一預(yù)備層的步驟包括： 在由所述第一掩膜、襯底的裸露表面，以及第二掩膜所圍成的空間內(nèi)形成第一預(yù)備材 料層；以及 刻蝕去除所述第一預(yù)備材料層的部分頂端，形成所述第一預(yù)備層。
4. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，形成所述第一側(cè)壁層和所述第二側(cè) 壁層的步驟包括： 在由所述第一掩膜、第一預(yù)備層的上表面、以及第二掩膜所圍成的空間內(nèi)沉積形成側(cè) 壁層； 刻蝕去除所述側(cè)壁層使所述第一預(yù)備層的上表面部分裸露，形成位于所述第一掩膜側(cè) 壁上的第一側(cè)壁層和位于第二掩膜側(cè)壁上的第二側(cè)壁層。
5. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，形成所述第一側(cè)壁層和所述第二側(cè) 壁層的步驟包括： 在所述第一掩膜的側(cè)壁、第一預(yù)備層的裸露表面以及第二掩膜的側(cè)壁上形成連續(xù)的側(cè) 壁預(yù)備膜； 刻蝕位于所述第一預(yù)備層上表面上的所述側(cè)壁預(yù)備膜使所述第一預(yù)備層的上表面部 分裸露，形成位于所述第一掩膜側(cè)壁上的第一側(cè)壁層和位于第二掩膜側(cè)壁上的第二側(cè)壁 層。
6. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，形成所述第二預(yù)備層的步驟還包括： 在由所述第一側(cè)壁層、第一預(yù)備層的裸露表面，以及第二側(cè)壁層之間所圍成的空間內(nèi) 形成第二預(yù)備材料層； 刻蝕去除所述第二預(yù)備材料層的部分頂端，形成所述第二預(yù)備層。
7. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，所述第一掩膜和第二掩膜的材料為 氧化物硬掩膜或有機介質(zhì)材料掩膜。
8. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，所述第一側(cè)壁層和第二側(cè)壁層的材 料為 Si02、SiN、SiCN 或 ΒΝ。
9. 根據(jù)權(quán)利要求1所述的制備方法，其特征在于，所述第一預(yù)備層和所述第二預(yù)備層 的材料為半導(dǎo)體材料。
10. 根據(jù)權(quán)利要求9所述的制備方法，其特征在于，所述第一預(yù)備層和所述第二預(yù)備層 的材料為硅或鍺。
【文檔編號】H01L21/336GK104217946SQ201310210912
【公開日】2014年12月17日 申請日期:2013年5月30日 優(yōu)先權(quán)日:2013年5月30日
【發(fā)明者】鄧浩 申請人:中芯國際集成電路制造(上海)有限公司