靜電放電保護結構及其形成方法
【專利摘要】一種靜電放電保護結構及其形成方法，所述靜電放電保護結構包括：半導體基片，貫穿所述半導體基片的硅通孔結構，所述硅通孔結構包括第一表面和第二表面；位于所述硅通孔結構的第一表面的隧穿介質層，所述隧穿介質層的面積大于所述硅通孔結構的俯視面積，使得所述隧穿介質層還覆蓋硅通孔結構周圍的部分半導體基片表面，且所述隧穿介質層內離散分布有金屬材料。在未進行靜電放電時，利用隧穿介質層使得第一電極和第二電極電學隔離；當靜電放電時，由于靜電電壓很高，使得隧穿介質層內離散分布的金屬材料之間發(fā)生隧穿效應，第一電極和第二電極導通，利用所述硅通孔結構進行靜電放電，可以提高芯片的面積利用率。
【專利說明】靜電放電保護結構及其形成方法

【技術領域】
[0001] 本發(fā)明涉及靜電保護技術，特別涉及一種利用硅通孔技術的靜電放電保護結構及 其形成方法。

【背景技術】
[0002] 隨著半導體制造技術的飛速發(fā)展，為達到更快的運算速度、更大的資料存儲量 以及更多的功能，半導體芯片向更高的集成度方向發(fā)展，其中一個發(fā)展方向即為硅通孔 (Through Silicon Via, TSV)技術進行封裝。利用娃通孔貫穿整個半導體基片，在堆疊的 芯片和芯片之間形成電學通路，實現(xiàn)不同芯片之間電學連接。與以往的引線鍵合技術不同， 利用硅通孔技術進行封裝能夠使得芯片在三維方向堆疊的密度最大，外形尺寸最小，并能 大大改善芯片速度和低功耗的性能。
[0003] 在現(xiàn)有技術中，通常都會在集成電路的I/O端口連接靜電放電（Electro-Static discharge，ESD)保護結構，以保護集成電路免受靜電放電的影響。由于靜電放電時電壓很 高，可能會達到上百伏甚至上千伏，為了避免燒毀，利用現(xiàn)有技術形成的靜電放電保護結構 的所占的芯片面積都較大。當利用引線鍵合技術進行封裝時，整個集成電路都位于一塊完 整的芯片中，只需要在有限個I/O端口連接所述靜電放電保護結構。但當利用硅通孔技術 進行封裝時，由于整個集成電路被拆分并形成在不同的芯片上，因此，每一個堆疊的芯片的 I/O端口都需要連接靜電放電保護結構，靜電放電保護結構所占的芯片面積就要成倍增加。 同時由于在硅通孔內填充的材料為銅，當溫度改變時，由于銅和半導體基片的熱膨脹系數(shù) 不相同，容易使得硅通孔對周圍的半導體基片產(chǎn)生應力，使得在硅通孔周圍形成的半導體 器件的電學參數(shù)發(fā)生改變，不容易控制，因此，需要在所述硅通孔的周圍設置有隔離區(qū)，在 所述隔離區(qū)內不能形成半導體器件。由于所述隔離區(qū)也會占據(jù)很大一部分芯片面積，使得 整體上芯片的面積利用率不高。


【發(fā)明內容】

[0004] 本發(fā)明解決的問題是提供一種靜電放電保護結構及其形成方法，既能有效的進行 靜電放電保護，又能有效地提高芯片的面積利用率。
[0005] 為解決上述問題，本發(fā)明提供了一種靜電放電保護結構，包括：半導體基片，貫穿 所述半導體基片的硅通孔結構，所述硅通孔結構具有第一表面和第二表面；位于所述硅通 孔結構的第一表面的隧穿介質層，所述隧穿介質層的面積大于所述硅通孔結構的俯視面 積，使得所述隧穿介質層還覆蓋硅通孔結構周圍的部分半導體基片表面，且所述隧穿介質 層內離散分布有金屬材料；位于所述隧穿介質層表面的第一電極；位于所述娃通孔結構第 二表面的第二電極。
[0006] 可選的，所述隧穿介質層的材料為氧化硅或氮氧化硅。
[0007] 可選的，所述隧穿介質層的厚度范圍為10納米?100納米。
[0008] 可選的，所述硅通孔結構包括：位于貫穿所述半導體基片的通孔內壁的絕緣層， 位于所述絕緣層表面的擴散阻擋層，位于所述擴散阻擋層表面且填充滿所述通孔的金屬材 料。
[0009] 可選的，所述金屬材料為銅。
[0010] 可選的，所述第一電極和第二電極的材料為鎢、鋁、銅或多晶硅。
[0011] 可選的，所述娃通孔結構的第一表面與半導體基片的形成有半導體器件的第一表 面相對應，娃通孔結構的第二表面與半導體基片未形成半導體器件的第二表面相對應。
[0012] 可選的，所述娃通孔結構的第一表面與半導體基片未形成有半導體器件的第二表 面相對應，娃通孔結構的第二表面與半導體基片形成有半導體器件的第一表面相對應。
[0013] 可選的，所述第一電極與靜電放電輸入端相連接，所述第二電極與接地端或電源 端相連接。
[0014] 可選的，所述第二電極與靜電放電輸入端相連接，所述第一電極與接地端或電源 端相連接。
[0015] 本發(fā)明還提供了一種靜電放電保護結構的形成方法，包括：提供半導體基片，形 成貫穿半導體基片的硅通孔結構，所述硅通孔結構具有第一表面和第二表面；在所述硅通 孔結構的第一表面形成隧穿介質層，所述隧穿介質層的面積大于所述硅通孔結構的俯視面 積，使得所述隧穿介質層還覆蓋部分硅通孔結構周圍的半導體基片表面；利用退火工藝使 得硅通孔結構中的金屬材料擴散到所述隧穿介質層內；在所述隧穿介質層表面形成第一電 極；在所述硅通孔結構第二表面形成第二電極。
[0016] 可選的，所述隧穿介質層的材料為氧化硅或氮氧化硅。
[0017] 可選的，形成所述隧穿介質層的工藝為化學氣相沉積工藝或正硅酸乙酯工藝。
[0018] 可選的，所述退火工藝為低溫退火工藝，退火溫度范圍為50攝氏度?400攝氏度， 退火時間為30秒?600秒。
[0019] 可選的，當所述硅通孔結構的第一表面與半導體基片的形成有半導體器件的第一 表面相對應，娃通孔結構的第二表面與半導體基片未形成半導體器件的第二表面相對應 時，形成所述第一電極和第二電極的具體步驟包括：在所述第一表面的半導體基底內形成 硅通孔結構，在所述硅通孔結構的第一表面形成隧穿介質層，在所述隧穿介質層表面形成 第一電極，對所述半導體基底第二表面進行減薄處理，直到暴露出所述硅通孔結構的第二 表面，在所述硅通孔結構第二表面形成第二電極。
[0020] 可選的，當所述硅通孔結構的第一表面與半導體基片未形成有半導體器件的第二 表面相對應，娃通孔結構的第二表面與半導體基片形成有半導體器件的第一表面相對應 時，形成所述第一電極和第二電極的具體步驟包括：在所述第一表面的半導體基底內形成 硅通孔結構，在所述硅通孔結構的第二表面形成第二電極，對所述半導體基底第二表面進 行減薄處理，直到暴露出所述硅通孔結構的第一表面，在所述硅通孔結構的第一表面形成 隧穿介質層，在所述隧穿介質層表面形成第一電極。
[0021] 與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：
[0022] 本發(fā)明的靜電保護結構在硅通孔結構的第一表面和硅通孔結構周圍的部分半導 體基片表面形成隧穿介質層，由于硅通孔結構內填充有金屬材料，所述金屬材料經(jīng)過退火 工藝后會擴散到隧穿介質層中，同時由于所述隧穿介質層位于硅通孔結構的第一表面和硅 通孔結構周圍的部分半導體基片表面，即位于隔離區(qū)內，使得所述隧穿介質層受到應力作 用而導致晶格被拉伸，金屬材料更容易擴散，使得隧穿介質層內離散分布有金屬材料。在未 進行靜電放電時，利用隧穿介質層使得第一電極和第二電極電學隔離；當靜電放電時，由于 靜電電壓很高，使得隧穿介質層內離散分布的金屬材料之間發(fā)生隧穿效應，第一電極和第 二電極導通，利用所述硅通孔結構進行靜電放電。由于所述硅通孔的直徑很大，靜電放電不 容易導致所述靜電放電保護結構被燒毀；且所述靜電放電保護結構形成在硅通孔結構的隔 離區(qū)內，有效地利用了隔離區(qū)的面積；且不用在芯片的其他區(qū)域形成靜電放電保護結構，有 利于提1?芯片的面積利用率。
[0023] 進一步的，所述金屬材料為銅，由于銅具有非常強的擴散能力，使得銅能擴散到隧 穿介質層內的各個位置，由于相鄰銅原子之間的距離遠遠小于隧穿介質層的厚度，當進行 靜電放電時，所述隧穿介質層內的相鄰的銅原子之間容易發(fā)生隧穿效應，各個相鄰的銅原 子之間都發(fā)生隧穿效應，從而使得所述隧穿介質層的兩側電學連接，所述隧穿介質層導通， 可以利用所述硅通孔結構進行靜電放電。

【專利附圖】

【附圖說明】
[0024] 圖1?圖8是本發(fā)明實施例的靜電放電保護結構的形成過程的剖面結構示意圖；
[0025] 圖9、圖10是本發(fā)明實施例的隧穿介質層的局部放大圖；
[0026] 圖11是本發(fā)明實施例的靜電電壓與隧穿介質層的導通電流的I/V特性圖。

【具體實施方式】
[0027] 現(xiàn)有技術中利用硅通孔技術進行芯片封裝時，由于堆疊的每一個芯片的I/O端都 需要連接靜電放電保護結構，且硅通孔周圍設置有隔離區(qū)，所述隔離區(qū)內不能形成半導體 器件，使得芯片的面積利用率不高。
[0028] 為此，本發(fā)明實施例提供了一種靜電放電保護結構及其形成方法，所述靜電放電 保護結構包括：半導體基片，貫穿所述半導體基片的硅通孔結構，所述硅通孔結構包括第一 表面和第二表面；位于所述硅通孔結構的第一表面的隧穿介質層，所述隧穿介質層的面積 大于所述硅通孔結構的俯視面積，使得所述隧穿介質層還覆蓋硅通孔結構周圍的部分半導 體基片表面，且所述隧穿介質層內離散分布有金屬材料；位于所述隧穿介質層表面的第一 電極；位于所述硅通孔結構第二表面的第二電極。由于硅通孔結構內填充有金屬材料，所 述金屬材料經(jīng)過退火工藝后會擴散到隧穿介質層中，同時由于所述隧穿介質層位于硅通孔 結構的第一表面和硅通孔結構周圍的部分半導體基片表面，即位于隔離區(qū)內，使得所述隧 穿介質層受到應力作用而導致晶格被拉伸，金屬材料更容易擴散，使得隧穿介質層內離散 分布有金屬材料。在未進行靜電放電時，利用隧穿介質層使得第一電極和第二電極電學隔 離；當靜電放電時，由于靜電電壓很高，使得隧穿介質層內離散分布的金屬材料之間發(fā)生隧 穿效應，第一電極和第二電極導通，利用所述硅通孔結構進行靜電放電。由于所述硅通孔的 直徑很大，靜電放電不容易導致所述靜電放電保護結構被燒毀；且所述靜電放電保護結構 形成在硅通孔結構的隔離區(qū)內，有效地利用了隔離區(qū)的面積；且不用在芯片的其他區(qū)域形 成靜電放電保護結構，有利于提高芯片的面積利用率。
[0029] 為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明 的具體實施例做詳細的說明。
[0030] 本發(fā)明實施例首先提供了一種靜電放電保護結構的形成方法，請參考圖圖1?圖 8,為本發(fā)明實施例的靜電放電保護結構的形成過程的剖面結構示意圖。
[0031] 具體的，請參考圖1，提供半導體基片100,所述半導體基片100具有第一表面104 和第二表面105。
[0032] 所述半導體基片100包括半導體襯底101、位于半導體襯底101表面的半導體器件 102和位于半導體襯底101、半導體器件102表面的層間介質層103,所述層間介質層103內 還形成有將半導體器件102電學連接的金屬互連結構（未圖示)，所述層間介質層103的表 面（即半導體基片1〇〇形成有半導體器件102的表面)作為半導體基片100的第一表面104， 與所述第一表面104相對的半導體基片100的表面（即半導體基片100未形成有半導體器 件102的表面）作為半導體基片100的第二表面105。
[0033] 所述半導體襯底101為硅襯底、鍺襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底 其中的一種。在本實施例中，所述半導體襯底101為硅襯底。所述半導體器件102包括M0S 晶體管、電阻、電容等器件，在圖1中，為了圖示方便，本實施例中的半導體器件102為M0S 晶體管。且由于在硅通孔內填充的材料為銅，當溫度改變時，由于銅和半導體基片的熱膨脹 系數(shù)不相同，容易使得硅通孔對周圍的半導體基片產(chǎn)生應力，使得在硅通孔周圍形成的半 導體器件的電學參數(shù)發(fā)生改變，不容易控制，所述半導體器件102都形成在硅通孔結構的 對應的隔離區(qū)外，與硅通孔結構之間具有一定的距離，以避免硅通孔結構產(chǎn)生的應力對半 導體器件的電學參數(shù)造成偏移。所述層間介質層103的材料為氧化硅、氮化硅、氮氧化硅或 低K介質材料其中的一種或多種的堆疊結構，所述低K介質材料的介電常數(shù)小于3. 9。
[0034] 請參考圖2,在所述半導體基片100的第一表面104形成通孔110,所述通孔110 后續(xù)用于形成硅通孔結構。
[0035] 形成所述通孔110的具體工藝包括：在所述半導體基片100的第一表面104形成 硬掩膜層(未圖示)，在所述硬掩膜層表面形成圖形化的光刻膠層，以所述圖形化的光刻膠 層為掩膜，對所述硬掩膜層和半導體基底100進行刻蝕，形成通孔110,所述通孔110貫穿層 間介質層103和部分厚度的半導體襯底101。
[0036] 請參考圖3,在所述通孔110 (請參考圖2)內側和底部表面形成絕緣層111，在所 述絕緣層111表面形成擴散阻擋層112,在所述擴散阻擋層112表面填充滿金屬材料113， 所述絕緣層111、擴散阻擋層112和金屬材料113構成硅通孔結構114。
[0037] 在本實施例中，所述絕緣層111的材料為氧化硅，利用所述絕緣層111將硅通孔結 構114的金屬材料與半導體基片100以及半導體基片100中的半導體器件102電學隔離。 所述金屬材料113為銅，由于銅具有非常強的擴散能力，使得后續(xù)利用擴散工藝可以將銅 原子擴散到隧穿介質層中，同時為了避免銅擴散到半導體基片100中引起不必要的電學短 路，因此在絕緣層111和金屬材料113之間形成擴散阻擋層112以防止銅擴散到半導體基 片100中，此外，所述擴散阻擋層112還能增加通孔內的金屬材料（即硅通孔結構的銅)與通 孔側壁的粘附力。所述擴散阻擋層112的材料為氮化鈦、氮化鉭、氮化物、氮硅鉭、鉭、鈦等 其中的一種。
[0038] 形成所述硅通孔結構114的具體結構為：在所述通孔110內形成絕緣材料層(未圖 示)，在所述絕緣材料層表面形成擴散阻擋材料層(未圖示)，在所述擴散阻擋材料層表面形 成金屬材料層（未圖示)，所述金屬材料層填充滿所述通孔110,以所述半導體基片100表面 為研磨停止層，對所述絕緣材料層、擴散阻擋材料層和金屬材料層進行化學機械研磨，直到 暴露出所述半導體基片100的第一表面，在所述通孔110內形成硅通孔結構114。
[0039] 在本實施例中，與半導體基片100的第一表面104相對應的硅通孔結構114的表 面作為硅通孔結構114的第一表面115,后續(xù)對半導體基片100的第二表面105進行減薄暴 露出來的硅通孔結構114表面作為硅通孔結構114的第二表面，在所述硅通孔結構114的 第一表面115形成隧穿介質層和第一電極。
[0040] 在其他實施例中，所述與半導體基片的第一表面相對應的娃通孔結構表面作為娃 通孔結構的第二表面，后續(xù)對半導體基片的第二表面進行減薄暴露出來的硅通孔結構表面 作為娃通孔結構的第一表面，在所述娃通孔結構的第一表面形成隧穿介質層和第一電極。
[0041] 請參考圖4,在所述硅通孔結構114的第一表面115形成隧穿介質層120,所述隧 穿介質層120的面積大于所述硅通孔結構114的俯視面積，使得所述隧穿介質層120還覆 蓋硅通孔結構140周圍的部分半導體基片110表面。
[0042] 所述隧穿介質層120的材料為氧化硅、氮氧化硅等絕緣介質材料，形成所述隧穿 介質層120的工藝為化學氣相沉積（CVD)工藝、正硅酸乙酯（TE0S)工藝等，所述化學氣相沉 積工藝包括等離子增強化學氣相沉積（PECVD)工藝或低壓化學氣相沉積（LPCVD)工藝等。 在沒有施加靜電電壓時，利用所述工藝形成的隧穿介質層120使得硅通孔結構114與后續(xù) 形成的第一電極之間電學隔離。在本實施例中，所述隧穿介質層120的材料為氮氧化硅，即 Six0YNz，其中，X為1，Y的范圍為0. 1-2，Z的范圍為0. 05-1. 3,在一實施例中，所述X、Y、Z的 比例可以為1:0. 42:0. 39,在另一實施例中，所述Χ、Υ、Ζ的比例也可以為1:1.93:0. 08。在 本實施例中，所述隧穿介質層120的厚度范圍為10納米?100納米，使得硅通孔結構114 的銅能充分擴散到隧穿介質層120內的各個位置。
[0043] 由于所述隧穿介質層120的面積大于所述硅通孔結構114的俯視面積，使得所述 硅通孔結構114的第一表面115和后續(xù)形成的第一電極之間都具有隧穿介質層120進行 隔離，在不進行靜電放電時，所述硅通孔結構114和第一電極之間保持電學隔離。同時，由 于硅通孔結構114的周圍區(qū)域的半導體基片100為隔離區(qū)，由于受到硅通孔結構114與半 導體基片100之間存在熱膨脹失配而產(chǎn)生的應力作用，所述隔離區(qū)的晶格發(fā)生形變，位于 所述隔離區(qū)表面的隧穿介質層120的晶格也會發(fā)生形變，會更有利于銅原子在隧穿介質層 120內的擴散。
[0044] 請參考圖5,利用退火工藝使得硅通孔結構114中的金屬材料113擴散到所述隧穿 介質層120內。
[0045] 在本實施例中，所述退火工藝為低溫退火工藝，退火溫度范圍為50攝氏度?400 攝氏度，退火時間為30秒?600秒，在所述退火工藝后，所述硅通孔結構114中的銅原子擴 散到所述隧穿介質層120內的各個位置，使得所述隧穿介質層120內離散分布有銅原子。
[0046] 請參考圖6,在所述半導體基片100的第一表面覆蓋鈍化層150,在所述隧穿介質 層120表面形成第一電極130。
[0047] 所述鈍化層150的材料為氧化硅、氮氧化硅、氮化硅、樹脂材料等，利用所述鈍化 層150保護半導體基片100,所述鈍化層150暴露出所述隧穿介質層120的表面。
[0048] 在本實施例中，由于所述第一電極130位于半導體基片100的第一表面104的一 偵牝因此所述第一電極130的材料為多晶硅、鎢、銅、鋁等，形成所述第一電極130后，將所述 第一電極130與層間介質層112內的金屬互連結構電學連接(未圖不)。
[0049] 請參考圖7,對所述半導體基片100的第二表面105進行減薄處理，直到暴露出所 述硅通孔結構114的第二表面116,使得所述硅通孔結構114貫穿所述半導體基片100的第 二表面105。
[0050] 所述減薄工藝包括機械減薄工藝和化學機械研磨工藝。
[0051] 請參考圖8,在所述硅通孔結構114的第二表面形成第二電極140。
[0052] 所述第二電極140的材料為多晶硅、鎢、銅、鋁等。
[0053] 在其他實施例中，還可以在所述第二電極和半導體基片的第二表面形成底部再分 配層，利用所述底部再分配層將半導體基片的第二表面的焊盤的位置進行再分配，使得所 述焊盤的位置與另一個芯片的焊盤位置相對應，有利于堆疊設置的芯片進行電學連接。
[0054] 在本實施例中，所述第一電極130與靜電放電輸入端相連接，所述第二電極140與 電源端Vdd或接地端Vss相連接。在其他實施例中，也可以將所述第二電極與靜電放電輸 入端相連接，所述第一電極與電源端Vdd或接地端Vss相連接。
[0055] 在其他實施例中，當所述硅通孔結構的第一表面與半導體基片未形成有半導體器 件的第二表面相對應，硅通孔結構的第二表面與半導體基片形成有半導體器件的第一表面 相對應時，在所述第一表面的半導體基底內形成硅通孔結構，在所述硅通孔結構的第二表 面形成第二電極，對所述半導體基底第二表面進行減薄處理，直到暴露出所述硅通孔結構 的第一表面，在所述硅通孔結構的第一表面形成隧穿介質層，在所述隧穿介質層表面形成 第一電極。所述第一電極與靜電放電輸入端相連接，所述第二電極與電源端Vdd或接地端 Vss相連接，或者，也可以將所述第二電極與靜電放電輸入端相連接，所述第一電極與電源 端Vdd或接地端Vss相連接。
[0056] 據(jù)此，本發(fā)明實施例還提供了一種靜電放電保護結構，請參考圖8,為所述靜電放 電保護結構的剖面結構示意圖，具體包括：半導體基片1〇〇,貫穿所述半導體基片1〇〇的硅 通孔結構114,所述硅通孔結構114包括第一表面115和第二表面116 ;位于所述硅通孔結 構114的第一表面115的隧穿介質層120,所述隧穿介質層120的面積大于所述硅通孔結 構114的俯視面積，使得所述隧穿介質層120還覆蓋硅通孔結構114周圍的部分半導體基 片100表面，且所述隧穿介質層120內離散分布有金屬材料121 ;位于所述隧穿介質層120 表面的第一電極130 ;位于所述娃通孔結構114第二表面116的第二電極140。
[0057] 所述隧穿介質層120的材料為氧化硅、或氮氧化硅等絕緣介質材料，所述隧穿介 質層的厚度范圍為10納米?100納米，使得硅通孔結構114的金屬材料121能擴散到隧穿 介質層120的各個位置。當沒有施加靜電電壓時，所述隧穿介質層120絕緣，當靜電電壓施 加在所述隧穿介質層120兩端時，所述隧穿介質層120導通。
[0058] 圖9和圖10為本發(fā)明實施例的隧穿介質層120的局部放大圖。請參考圖9,在所 述退火工藝后，所述隧穿介質層120內離散分布有銅原子121，所述各個銅原子之間仍有一 定的距離，因此所述隧穿介質層120仍然絕緣，在正常的工作電壓(通常不會超過10伏)下， 所述隧穿介質層120兩側不會電學連接。
[0059] 請參考圖10,當靜電放電輸入端有靜電電壓時，由于靜電放電的電壓很高，通?？?以達到上百伏甚至上千伏。由于隧穿介質層120內離散分布有銅原子121，相鄰銅原子之間 的距離遠遠小于隧穿介質層120的厚度，因此所述隧穿介質層120內的相鄰的銅原子121 之間容易發(fā)生隧穿效應，各個相鄰的銅原子121之間都發(fā)生隧穿效應，從而使得所述隧穿 介質層120的兩側電學連接，所述隧穿介質層120導通，可以利用所述硅通孔結構進行靜電 放電。由于所述硅通孔結構通常很粗，靜電放電的電流不會將所述靜電放電保護結構燒毀。 當靜電電流被釋放完畢時，靜電電壓變低，隧穿效應消失，所述隧穿介質層120兩側重新電 學隔離。
[0060] 請參考圖11，為本發(fā)明實施例的靜電電壓與隧穿介質層的導通電流的I/V特性 圖。橫坐標為靜電電壓，縱坐標為隧穿介質層的導通電流，從圖中可以很容易地看出，當靜 電電壓小于10伏時，導通電流為0安培，此時隧穿介質層120絕緣。當所述靜電電壓大于 0伏且逐漸增大時，所述隧穿介質層的導通電流也逐漸增大，利用所述導通電流可以將靜電 電荷進行釋放，從而降低靜電電壓，實現(xiàn)靜電放電保護。
[0061] 在本實施例中，所述娃通孔結構114的第一表面115與半導體基片100的形成有 半導體器件的第一表面104相對應，娃通孔結構114的第二表面116與半導體基片100未 形成半導體器件的第二表面105相對應，在所述硅通孔結構114的第一表面115形成隧穿 介質層120。
[0062] 在其他實施例中，所述硅通孔結構的第一表面與半導體基片未形成有半導體器件 的第二表面相對應，娃通孔結構的第二表面與半導體基片形成有半導體器件的第一表面相 對應，在所述硅通孔結構的第一表面形成隧穿介質層。
[0063] 在本實施例中，所述第一電極130與靜電放電輸入端相連接，所述第二電極140與 電源端Vdd或接地端Vss相連接。在其他實施例中，也可以將所述第二電極與靜電放電輸 入端相連接，所述第一電極與電源端Vdd或接地端Vss相連接。
[0064] 綜上，本發(fā)明的靜電保護結構在硅通孔結構的第一表面和硅通孔結構周圍的部分 半導體基片表面形成隧穿介質層，由于硅通孔結構內填充有金屬材料，所述金屬材料經(jīng)過 退火工藝后會擴散到隧穿介質層中，同時由于所述隧穿介質層位于硅通孔結構的第一表面 和硅通孔結構周圍的部分半導體基片表面，即位于隔離區(qū)內，使得所述隧穿介質層受到應 力作用而導致晶格被拉伸，金屬材料更容易擴散，使得隧穿介質層內離散分布有金屬材料。 在未進行靜電放電時，利用隧穿介質層使得第一電極和第二電極電學隔離；當靜電放電時， 由于靜電電壓很高，使得隧穿介質層內離散分布的金屬材料之間發(fā)生隧穿效應，第一電極 和第二電極導通，利用所述硅通孔結構進行靜電放電。由于所述硅通孔的直徑很大，靜電放 電不容易導致所述靜電放電保護結構被燒毀；且所述靜電放電保護結構形成在硅通孔結構 的隔離區(qū)內，有效地利用了隔離區(qū)的面積；且不用在芯片的其他區(qū)域形成靜電放電保護結 構，有利于提1?芯片的面積利用率。
[0065] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本 發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所 限定的范圍為準。
【權利要求】
1. 一種靜電放電保護結構，其特征在于，包括： 半導體基片，貫穿所述半導體基片的硅通孔結構，所述硅通孔結構具有第一表面和第 二表面； 位于所述硅通孔結構的第一表面的隧穿介質層，所述隧穿介質層的面積大于所述硅通 孔結構的俯視面積，使得所述隧穿介質層還覆蓋硅通孔結構周圍的部分半導體基片表面， 且所述隧穿介質層內離散分布有金屬材料； 位于所述隧穿介質層表面的第一電極； 位于所述硅通孔結構第二表面的第二電極。
2. 如權利要求1所述的靜電放電保護結構，其特征在于，所述隧穿介質層的材料為氧 化硅或氮氧化硅。
3. 如權利要求1所述的靜電放電保護結構，其特征在于，所述隧穿介質層的厚度范圍 為10納米?100納米。
4. 如權利要求1所述的靜電放電保護結構，其特征在于，所述硅通孔結構包括：位于貫 穿所述半導體基片的通孔內壁的絕緣層，位于所述絕緣層表面的擴散阻擋層，位于所述擴 散阻擋層表面且填充滿所述通孔的金屬材料。
5. 如權利要求4所述的靜電放電保護結構，其特征在于，所述金屬材料為銅。
6. 如權利要求1所述的靜電放電保護結構，其特征在于，所述第一電極和第二電極的 材料為鶴、錯、銅或多晶娃。
7. 如權利要求1所述的靜電放電保護結構，其特征在于，所述硅通孔結構的第一表面 與半導體基片的形成有半導體器件的第一表面相對應，硅通孔結構的第二表面與半導體基 片未形成半導體器件的第二表面相對應。
8. 如權利要求1所述的靜電放電保護結構，其特征在于，所述硅通孔結構的第一表面 與半導體基片未形成有半導體器件的第二表面相對應，娃通孔結構的第二表面與半導體基 片形成有半導體器件的第一表面相對應。
9. 如權利要求1所述的靜電放電保護結構，其特征在于，所述第一電極與靜電放電輸 入端相連接，所述第二電極與接地端或電源端相連接。
10. 如權利要求1所述的靜電放電保護結構，其特征在于，所述第二電極與靜電放電輸 入端相連接，所述第一電極與接地端或電源端相連接。
11. 一種靜電放電保護結構的形成方法，其特征在于，包括： 提供半導體基片，形成貫穿半導體基片的硅通孔結構，所述硅通孔結構具有第一表面 和第二表面； 在所述硅通孔結構的第一表面形成隧穿介質層，所述隧穿介質層的面積大于所述硅通 孔結構的俯視面積，使得所述隧穿介質層還覆蓋部分硅通孔結構周圍的半導體基片表面； 利用退火工藝使得硅通孔結構中的金屬材料擴散到所述隧穿介質層內； 在所述隧穿介質層表面形成第一電極； 在所述硅通孔結構第二表面形成第二電極。
12. 如權利要求11所述的靜電放電保護結構的形成方法，其特征在于，所述隧穿介質 層的材料為氧化硅或氮氧化硅。
13. 如權利要求12所述的靜電放電保護結構的形成方法，其特征在于，形成所述隧穿 介質層的工藝為化學氣相沉積工藝或正硅酸乙酯工藝。
14. 如權利要求11所述的靜電放電保護結構的形成方法，其特征在于，所述退火工藝 為低溫退火工藝，退火溫度范圍為50攝氏度?400攝氏度，退火時間為30秒?600秒。
15. 如權利要求11所述的靜電放電保護結構的形成方法，其特征在于，當所述硅通孔 結構的第一表面與半導體基片的形成有半導體器件的第一表面相對應，娃通孔結構的第二 表面與半導體基片未形成半導體器件的第二表面相對應時，形成所述第一電極和第二電極 的具體步驟包括：在所述第一表面的半導體基底內形成硅通孔結構，在所述硅通孔結構的 第一表面形成隧穿介質層，在所述隧穿介質層表面形成第一電極，對所述半導體基底第二 表面進行減薄處理，直到暴露出所述硅通孔結構的第二表面，在所述硅通孔結構第二表面 形成第二電極。
16. 如權利要求11所述的靜電放電保護結構的形成方法，其特征在于，當所述硅通孔 結構的第一表面與半導體基片未形成有半導體器件的第二表面相對應，娃通孔結構的第二 表面與半導體基片形成有半導體器件的第一表面相對應時，形成所述第一電極和第二電極 的具體步驟包括：在所述第一表面的半導體基底內形成硅通孔結構，在所述硅通孔結構的 第二表面形成第二電極，對所述半導體基底第二表面進行減薄處理，直到暴露出所述硅通 孔結構的第一表面，在所述硅通孔結構的第一表面形成隧穿介質層，在所述隧穿介質層表 面形成第一電極。
【文檔編號】H01L23/60GK104218028SQ201310224057
【公開日】2014年12月17日 申請日期:2013年6月5日 優(yōu)先權日:2013年6月5日
【發(fā)明者】甘正浩 申請人:中芯國際集成電路制造(上海)有限公司