具有降低的層間電介質(zhì)層蝕刻速率的替代金屬柵極處理的制作方法
【專利摘要】本發(fā)明涉及具有降低的層間電介質(zhì)層蝕刻速率的替代金屬柵極處理。一種形成半導體器件結(jié)構(gòu)的方法包括：在半導體襯底以及形成于該襯底上的虛設(shè)晶體管柵極結(jié)構(gòu)之上形成層間電介質(zhì)（ILD）層；在該ILD層的頂部中灌注淺氣體團簇離子束（GCIB）層；以及從所述虛設(shè)晶體管柵極結(jié)構(gòu)去除至少一層，其中所述至少一個層包括與所述ILD層相同的材料，并且其中所述GCIB層與所述ILD層相比具有更慢的蝕刻速率。
【專利說明】具有降低的層間電介質(zhì)層蝕刻速率的替代金屬柵極處理
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及半導體器件制造，更具體地，涉及實施具有降低的層間電介質(zhì)層(ILD)蝕刻速率的替代金屬柵極處理。
【背景技術(shù)】
[0002]場效應(yīng)晶體管(FET)廣泛用于電子工業(yè)中，所述電子工業(yè)用于與模擬和數(shù)字電信號相關(guān)的切換、放大、過濾及其它任務(wù)。這些場效應(yīng)晶體管中最常見的是金屬氧化物半導體場效應(yīng)晶體管(M0SFET或M0S)，其中柵極結(jié)構(gòu)被加電以在下面的半導體本體的溝道區(qū)域中產(chǎn)生電場，該電場允許電子行經(jīng)該半導體本體的源極區(qū)域和漏極區(qū)域之間的溝道。互補MOS(CMOS)已經(jīng)變得在半導體工業(yè)中廣泛應(yīng)用，其中η型和P型(NFET和PFET) FET都用于制造邏輯和其它電路。
[0003]通常通過向溝道任一側(cè)的半導體本體的目標區(qū)域添加摻雜劑，形成FET的源極區(qū)域和漏極區(qū)域。柵極結(jié)構(gòu)形成在溝道上方，其包括位于溝道上的柵極電介質(zhì)以及位于柵極電介質(zhì)上的柵極導體。柵極電介質(zhì)是一種絕緣體材料，其在電壓施加到柵極導體時防止大的漏電流流入溝道，同時允許所施加的柵極電壓以可控的方式在溝道區(qū)域內(nèi)建立橫向電場。傳統(tǒng)的MOS晶體管通常包括通過在硅晶片表面上沉積或者生長二氧化硅(SiO2)或氮氧化硅而形成的柵極電介質(zhì)，摻雜的多晶硅形成在SiO2上以用作柵極導體。
[0004]半導體器件制造的持續(xù)趨勢包括減小電器件特征尺寸(即，縮放)，以及在器件切換速度和功耗方面提高器件性能?？梢酝ㄟ^減小器件的柵極導體下方的源極區(qū)域和漏極區(qū)域之間的距離(稱為柵極或溝道長度)，以及通過減小形成在半導體表面上的柵極電介質(zhì)層的厚度，提高MOS晶體管性能。然而，SiO2柵極電介質(zhì)的厚度能夠減小的程度有著電學和物理極限。例如，薄的SiO2柵極電介質(zhì)容易發(fā)生由于電子直接隧穿薄柵極電介質(zhì)導致的柵極隧穿漏電流。
[0005]因此，近來縮放MOS和CMOS晶體管的努力已經(jīng)關(guān)注于介電常數(shù)大于SiO2的介電常數(shù)(例如，大于約3.9)的高k電介質(zhì)材料。與縮放的SiO2相比，高k電介質(zhì)材料可以形成更厚的層，而仍廣生相等的場效應(yīng)性能。這種聞k電介質(zhì)材料的相關(guān)電性能經(jīng)常以等效氧化物厚度(EOT)表達，這是因為高k材料層可以更厚，同時提供與SiO2的更薄的層相同的電效應(yīng)。由于介電常數(shù)“k”高于二氧化娃，較厚的高k介電層可以用來減小隧穿漏電流，同時仍實現(xiàn)與較薄的熱生長SiO2層相同的電學性能。

【發(fā)明內(nèi)容】

[0006]—方面，一種形成半導體器件結(jié)構(gòu)的方法包括:在半導體襯底以及形成于該襯底上的虛設(shè)晶體管柵極結(jié)構(gòu)之上形成層間電介質(zhì)(ILD)層；在該ILD層的頂部中灌注(infusing)淺氣體團簇離子束(GCIB)層；以及從所述虛設(shè)晶體管柵極結(jié)構(gòu)去除至少一個層，其中所述至少一個層包括與所述ILD層相同的材料，并且其中所述GCIB層與所述ILD層相比具有更慢的蝕刻速率。[0007]另一方面，一種形成場效應(yīng)晶體管的方法包括:在半導體襯底之上形成虛設(shè)柵極結(jié)構(gòu)，所述虛設(shè)柵極結(jié)構(gòu)具有在其上布置的側(cè)壁間隔物；在襯底中鄰近所述側(cè)壁間隔物形成源極區(qū)域和漏極區(qū)域；在半導體襯底以及形成于該襯底上的虛設(shè)柵極結(jié)構(gòu)之上形成層間電介質(zhì)(ILD)層；在該ILD層的頂部中灌注淺氣體團簇離子束(GCIB)層；以及從所述虛設(shè)晶體管柵極結(jié)構(gòu)去除至少一個層，其中所述至少一個層包括與所述ILD層相同的材料，并且其中所述GCIB層與所述ILD層相比具有更慢的蝕刻速率。
【專利附圖】

【附圖說明】
[0008]參考示例性附圖，其中在若干圖中相似的元件標以相似的附圖標記:
[0009]圖1是使用替代柵極(最后柵極)技術(shù)的高k金屬柵極(HKMG)晶體管器件的一個處理階段的橫截面視圖；
[0010]圖2示出了層間電介質(zhì)(ILD)層在圖1的器件上的形成；
[0011]圖3示出圖2的虛設(shè)柵極疊層結(jié)構(gòu)的虛設(shè)多晶硅部分以及氮化物帽層的去除；
[0012]圖4示出圖3的虛設(shè)柵極疊層結(jié)構(gòu)的虛設(shè)柵極氧化物部分以及ILD層的一部分的去除；
[0013]圖5示出了根據(jù)一個示例性實施例在虛設(shè)柵極疊層去除之前氣體團簇離子束(GCIB)層在ILD層頂部的形成；
[0014]圖6示出了圖5的虛設(shè)柵極疊層結(jié)構(gòu)的去除，留下了 ILD層基本未受影響；
[0015]圖7示出了為圖6的器件形成替代金屬柵極結(jié)構(gòu)；以及
[0016]圖8示出了用于執(zhí)行GCIB處理的示例性處理器。
【具體實施方式】
[0017]就高k金屬柵極(HKMG)技術(shù)而言，用于將金屬柵極引入標準CMOS工藝流的兩種主要方法是“首先柵極”工藝或“最后柵極”工藝。后者也稱為“替代柵極”或者替代金屬柵極(RMG)工藝。在首先柵極工藝中，在多晶硅柵極沉積之前完成高k電介質(zhì)和金屬處理。在形成源極和漏極之前與多晶硅柵極材料一起減法蝕刻金屬柵極材料。
[0018]另一方面，RMG工藝架構(gòu)避免了在首先柵極架構(gòu)中遇到的功函數(shù)材料穩(wěn)定性的問題。此處，虛設(shè)柵極結(jié)構(gòu)用于自對準源極和漏極注入和退火，之后剝脫虛設(shè)柵極材料并且用高k金屬柵極材料代替虛設(shè)柵極材料。盡管該工藝比首先柵極技術(shù)更復雜，但是替代柵極工藝流的優(yōu)點包括使用分開的PMOS和NMOS金屬，來進行功函數(shù)的最優(yōu)化。此外，這兩種金屬不暴露于高溫，簡化了材料選擇。另外，多晶硅柵極的去除實際上可用于增強應(yīng)變技術(shù)，由此增加驅(qū)動電流。
[0019]在當前的替代金屬柵極(RMG)處理中，典型地，在利用虛設(shè)柵極將源極/漏極和源極/漏極延伸限定在適當位置之后，通常使用ILD氧化物來促進虛設(shè)柵極的去除工藝。就這點而言，ILD氧化物(其是沉積的氧化物)具有高HF (氫氟酸)蝕刻速率。由于ILD氧化物的高蝕刻速率，虛設(shè)柵極疊層去除期間的某些HF處理操作(例如，虛設(shè)多晶去除之前的HF預清洗，以及去除虛設(shè)柵極氧化物的HF蝕刻)引起ILD材料的凹陷/損失，這轉(zhuǎn)而導致整個晶片上最終金屬柵極高度有變化。另一個問題可能是在平面化期間未去除的過剩的金屬柵極填充材料，該過剩的金屬柵極填充材料又可能導致器件短路。[0020]減小沉積的氧化物的蝕刻速率的一種可能方式是通過高溫退火(S卩，致密化退火)。然而，這種高溫退火與CMOS工藝流不兼容，因為其將導致過度的摻雜劑擴散。另一種技術(shù)可以是對諸如硅的材料進行離子注入以增加SiO2的蝕刻速率。然而，此處，這種離子注入的深度難以精確控制。因此，不需要的摻雜劑原子可能到達諸如柵極疊層中的虛設(shè)多晶硅和/或甚至襯底的源極/漏極擴散區(qū)域的位置。
[0021]因此，本申請中公開的示例性實施例通過改善沉積的ILD氧化物的抗蝕刻性但是沒有高溫摻雜劑擴散工藝或高能離子注入工藝的副作用，解決了上述問題。更具體而言，通過低溫工藝，即氣體團簇離子束(GCIB)注入工藝，減小了 ILD氧化物的蝕刻速率。
[0022]首先參考圖1，示出了使用替代柵極(最后柵極)技術(shù)的高k金屬柵極(HKMG)晶體管器件的100 —個處理階段的橫截面視圖。該晶體管器件100包括半導體襯底102，該半導體襯底102中形成有淺溝槽隔離(STI)區(qū)域104。半導體襯底102包括半導體材料，該半導體材料可以選自，但不限于，娃、鍺、娃鍺合金、娃碳合金、娃鍺碳合金、砷化鎵、砷化銦、磷化銦、II1-V化合物半導體材料、I1-VI化合物半導體材料、有機半導體材料以及其它化合物半導體材料。當半導體襯底102的半導體材料是包含單晶硅的半導體材料時，該包含單晶硅的半導體材料可以選自單晶硅、單晶硅碳合金、單晶硅鍺合金、以及單晶硅鍺碳合金。
[0023]半導體襯底102的半導體材料可以適當?shù)負接蠵型摻雜劑原子或摻有η型摻雜劑原子。半導體襯底102的摻雜劑濃度可以為約1.0xlO15原子/cm3到約1.0xlO19原子/cm3，更具體地可以為約1.0xlO16原子/cm3到約3.0xlO18原子/cm3，當然本申請中也想到了更小或更大的摻雜劑濃度。此外，半導體襯底102可以是體襯底、絕緣體上半導體或者絕緣體上硅(SOI)襯底、混合襯底或者鰭片F(xiàn)ET襯底。
[0024]STI區(qū)域104可以包括氧化物材料并且可以通過本領(lǐng)域已知的任何技術(shù)形成，例如通過圖案化/蝕刻/沉積、注入等形成。圖1中描繪的工藝的特定點是在虛設(shè)柵極疊層沉積、圖案化、側(cè)壁間隔物形成以及源極/漏極區(qū)域和延伸注入之后。因此，圖1還示出了形成在襯底102之上的虛設(shè)柵極疊層，該虛設(shè)柵極疊層包括虛設(shè)柵極氧化物層106、虛設(shè)柵極氧化物層106上的虛設(shè)多晶硅層108以及虛設(shè)多晶硅層108上的虛設(shè)氮化物帽層110。此外，柵極側(cè)壁間隔物112 (例如氮化物)鄰近虛設(shè)柵極疊層形成。
[0025]根據(jù)替代柵極工藝流，圖案化的虛設(shè)柵極疊層的限定允許源極和漏極延伸區(qū)域注入，如114處所示。一旦柵極側(cè)壁間隔物112處于合適的位置，于是也注入主要的源極和漏極延伸區(qū)域116。應(yīng)當理解，除了圖1的實施例中描繪的特定結(jié)構(gòu)之外，源極/漏極區(qū)域116也可以具有嵌入的源極/漏極應(yīng)力源(stressor)層，和/或可以包括用于應(yīng)力增強、載流子遷移率和/或電阻率減小目的的升高的源極/漏極(未示出)。
[0026]圖2示出了層間電介質(zhì)(ILD)層118在圖1的器件之上的形成。這可以包括例如，諸如SiO2的氧化物層的低溫沉積。在氧化物ILD材料的沉積之后，例如通過化學機械拋光(CMP)平面化ILD層118，在虛設(shè)氮化物帽層110上停止。此時，該器件準備好進行虛設(shè)柵極去除以及HKMG形成。
[0027]現(xiàn)在參考圖3，其示出圖2的虛設(shè)柵極疊層結(jié)構(gòu)的虛設(shè)多晶硅部分以及氮化物帽層的去除。此處，應(yīng)用適當?shù)奈g刻化學品以便去除氮化物和多晶硅層。盡管在圖3中未具體描繪出，柵極疊層材料(包括虛設(shè)氮化物帽層)的定向(例如RIE)蝕刻也可以導致側(cè)壁間隔物112的高度降低。一旦去除了虛設(shè)多晶硅，然后就改變蝕刻化學品以去除虛設(shè)柵極氧化物層106。然而，如圖4所示，由于ILD氧化物材料118的高蝕刻速率(并且也可能由于在去除虛設(shè)多晶硅之前預清洗期間的HF暴露)，虛設(shè)柵極氧化物層的去除也可能引起ILD層(現(xiàn)在用118’指示)的高度顯著降低。圖4所描繪的這種情況可能導致器件問題，例如，最終金屬柵極高度變化，以及器件短路。
[0028]因此，圖5示出了根據(jù)示例性實施例在虛設(shè)柵極疊層去除之前在ILD層118的頂部灌注(infuse)的氣體團簇離子束(GCIB)層120的形成。在GCIB處理中，通過高能氣相原子團簇的束轟擊表面。當高壓氣體(例如，10個大氣壓)超音速地膨脹到真空(例如，IxlO-5托)中、冷卻并且然后凝聚成微弱離子化的團簇時，形成所述團簇。離子化的團簇被靜電加速至非常高的速度，并且被聚焦成沖擊襯底表面的密集束。與更加分散的離子注入工藝相反，團簇離子碰撞的原子幾乎同時與襯底原子相互作用，取決于氣體團簇是惰性的還是活性的，這產(chǎn)生了諸如表面平滑、孔填充、淺成坑、表面化學性質(zhì)改變、薄膜沉積以及淺注入或灌注的結(jié)果。
[0029]GCIB可以包括幾乎任何物種或混合物的化學束，取決于工藝的具體目標。示例性的束可以包括例如，用于膜沉積的硅(Si)、氮(N)或碳(C)、用于蝕刻的氟(F)、以及用于表面改性的氬(Ar)、N、C或氧(O)。在所描繪的實施例中，在GCIB處理中使用硅物種以形成富硅氧化物GCIB層120。該富硅氧化物GCIB層120的蝕刻速率大約是SiO2ILD層118的蝕刻速率的1/5。除了是低溫(例如室溫)灌注工藝之外，GCIB形成還導致具有約IOnm或更小的相對淺的厚度的富硅氧化物GCIB層120。這可以與例如約40nm的總ILD層高度相比。
[0030]因此，如圖6所示，一旦去除包括氮化物帽層、多晶硅層和柵極氧化物層的虛設(shè)柵極結(jié)構(gòu)，更加抗蝕刻的富硅氧化物GCIB層120就允許ILD層118基本保持完整。最后，如圖7所示，替代柵極工藝可以如本領(lǐng)域中已知的那樣繼續(xù)，包括形成以及平面化一個或多個高k柵極電介質(zhì)層122和金屬柵極層124。在一些例子中，高k電介質(zhì)層122可以包括介電常數(shù)大于氮化硅的介電常數(shù)(7.5)的介電金屬氧化物，并可以通過本領(lǐng)域中公知的方法形成，所述公知方法包括例如化學氣相沉積(CVD)、ALD、分子束沉積(MBD)、脈沖激光沉積(PLD)、液態(tài)源霧化化學沉積(LSMCD)等。在一個示例性實施例中，高k介電層122的介電金屬氧化物包括金屬和氧，并可選地包括氮和/或硅。高k介電材料的具體例子包括但不限于:HfO2λ ZrO2λ La2O3λ A1203、Ti02、SrTi03、LaAIO3Λ Y2O3Λ HfOxNyΛ ZrOxNyΛ La2OxNyΛ Al2OxNyΛ TiOxNyΛSrTiOxNy> LaA10xNy、Y2OxNy、其硅酸鹽以及其合金。x的每一個值獨立地為0.5到3，且y的每個值獨立地為從O到2。高k介電層122的厚度可以為約Inm-約10nm，更具體地，為約
1.5nm-約 3nm。
[0031]盡管在圖7中金屬柵極層124示意性地示為單層，但是該金屬柵極層124可以是包括一層或多層金屬材料的金屬柵極材料疊層，所述金屬材料例如是Al、Ta、TaN, W、WN、Ti和TiN，取決于晶體管是NFET還是PFET器件而具有適當?shù)墓瘮?shù)。
[0032]在NFET器件的一個特定實施例中，金屬柵極層124可以包括功函數(shù)設(shè)定金屬層，該金屬層被選擇成設(shè)定硅導帶邊緣周圍的功函數(shù)。這種功函數(shù)設(shè)定金屬層可以包括例如，
約10Λ到約30Λ厚的氮化鈦以及約IOi到約30Α厚的氮化鉭的可選的層，之后是非可
選的約10人到約40Λ厚的鈦鋁層，它們一起構(gòu)成金屬柵極層106的功函數(shù)設(shè)定金屬層部分?；蛘撸驸佷X，可以在功函數(shù)設(shè)定金屬層部分中使用氮化鈦鋁、鉭鋁、氮化鉭鋁、鉿硅合金、氮化鉿或者碳化鉭。
[0033]在PFET器件的一個特定實施例中，金屬柵極層124可以包括功函數(shù)設(shè)定金屬層，該金屬層被選擇成設(shè)定硅價帶邊緣周圍的功函數(shù)。此處，這種功函數(shù)設(shè)定金屬層可以包括
例如，約10人到約30A厚的氮化鈦以及約10人到約30A厚的氮化鉭的可選的層，之后
是約30Λ到約70Α厚的氮化鈦層以及約10Λ到約40Α厚的鈦鋁層的非可選的層，它們
一起構(gòu)成金屬柵極層124的功函數(shù)設(shè)定金屬層部分?；蛘撸娴?，可以在功函數(shù)設(shè)定金屬層部分中使用鎢、氮化鉭、釕、鉬、錸、銥或鈀，并且代替鈦鋁，可以沉積氮化鈦鋁、鉭鋁、氮化鉭鋁、鉿硅合金、氮化鉿或碳化鉭。不管NFET或PFET器件中使用的特定功函數(shù)設(shè)定金屬層如何，金屬柵極層106的剩余部分都可以包括諸如鋁、摻鈦的鋁、鎢或銅的填充金屬。
[0034]最后，圖8示出了用于執(zhí)行如上所述的GCIB處理的示例性處理器800。處理器800被封閉在具有源室804和處理室806的真空容器802中。盡管不需要，但是有時候也希望采用差壓真空泵送室808來幫助將下游區(qū)域與壓力更高的上游區(qū)域隔離。通過一個或多個真空泵810將真空容器802的內(nèi)部保持在真空減壓下。通過饋氣管814引入源氣體812。通過經(jīng)由具有適當形狀的噴嘴818產(chǎn)生源氣體的超聲射流進入源室43而產(chǎn)生氣體團簇816，所述源室43處于實質(zhì)上降低的壓力下。
[0035]由于膨脹導致的冷卻使得氣體凝聚成例如幾個到幾千個原子或分子的團簇。氣體撇渣器口 820用于將未轉(zhuǎn)換成團簇射流的氣體產(chǎn)物與團簇射流分開，以便使下游區(qū)域(例如電離器(ionizer)822、加速器高壓電極824以及處理室806)中的壓力最小化，在下游區(qū)域中這種較高的壓力將是有害的。適當?shù)脑礆怏w812包括例如氬、其它惰性氣體、氧、氮、諸如二氧化碳的攜氧氣體以及攜硅氣體。在形成了團簇射流之后，團簇816在電離器822中被離子化。電離器322可以是電子轟擊電離器，其從一個或多個白熾燈絲產(chǎn)生熱電子并且加速和引導這些電子，使得它們在氣體團簇射流經(jīng)過電離器822時與氣體團簇射流中的氣體團簇816發(fā)生碰撞。電子轟擊將電子從團簇中逐出，使得團簇變得被正離子化。
[0036]一組適當偏置的高壓透鏡電極826從電離器中提取團簇離子并且聚焦團簇離子以形成氣體團簇離子束。另一組高壓加速器電極824將該束加速至期望的能量，例如從IkeV到幾十KeV。被加速的束被引向襯底828用于進行GCIB處理。盡管在圖8中未具體示出，但是可以利用質(zhì)量選擇器來選擇具有特定質(zhì)量或者在特定質(zhì)量范圍內(nèi)的團簇。這種質(zhì)量選擇器例如可以是用于將單體離子或其它輕離子(例如，具有十個或更少的原子或分子的那些團簇離子)偏轉(zhuǎn)離開束并且使更大質(zhì)量的團簇離子通過的弱橫向磁場。
[0037]由于富硅層灌注應(yīng)用設(shè)想以空間均勻的結(jié)果處理大直徑晶片，可以使用掃描系統(tǒng)830以便在大面積上均勻掃描GCIB，從而產(chǎn)生空間上均質(zhì)的結(jié)果。就此而言，兩對正交取向的靜電掃描板832和834構(gòu)成掃描系統(tǒng)830，并且使得適當?shù)氖鴴呙桦妷翰ㄐ卧谄谕膮^(qū)域上產(chǎn)生光柵極或其它掃描圖案。
[0038]盡管已經(jīng)參考一個或多個優(yōu)選實施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)當理解，在不脫離本發(fā)明的范圍的情況下，可以進行各種變換并且等效物可以用于替代其元件。此外，在不脫離本發(fā)明的實質(zhì)范圍的情況下，可以進行很多修改以使特定情況或材料適應(yīng)本發(fā)明的教導。因此，這意味著本發(fā)明不限于作為用于執(zhí)行本發(fā)明的所想到的最佳模式被公開的特定實施例，而是本發(fā)明將包括落入所附權(quán)利要求的范圍內(nèi)的所有實施例。
【權(quán)利要求】
1.一種形成半導體器件結(jié)構(gòu)的方法，所述方法包括: 在半導體襯底以及形成在所述襯底上的虛設(shè)晶體管柵極結(jié)構(gòu)之上形成層間電介質(zhì)(ILD)層； 在所述ILD層的頂部中灌注淺氣體團簇離子束(GCIB)層；以及 從所述虛設(shè)晶體管柵極結(jié)構(gòu)去除至少一個層，其中所述至少一個層包括與所述ILD層相同的材料，并且其中所述GCIB層與所述ILD層相比具有更慢的蝕刻速率。
2.根據(jù)權(quán)利要求1所述的方法，其中所述ILD層包括氧化物層。
3.根據(jù)權(quán)利要求2所述的方法，其中所述至少一個層包括虛設(shè)柵極氧化物層。
4.根據(jù)權(quán)利要求3所述的方法，其中所述至少一個層包括所述虛設(shè)柵極氧化物層、形成于所述虛設(shè)柵極氧化物層上的虛設(shè)多晶硅層以及氮化物帽層。
5.根據(jù)權(quán)利要求4所述的方法，進一步包括:在去除所述至少一個層之后，形成替代高k電介質(zhì)層以及替代金屬柵極層。
6.根據(jù)權(quán)利要求1所述的方法，其中所述GCIB層在約室溫下形成。
7.根據(jù)權(quán)利要求1所述的方法，其中所述GCIB的蝕刻速率約為所述ILD層的蝕刻速率的 1/5。
8.根據(jù)權(quán)利要求1的方法，其中所述GCIB包括富硅氧化物。
9.根據(jù)權(quán)利要求1的方法，其中所述GCIB層具有約10納米(nm)或更小的厚度。
10.根據(jù)權(quán)利要求9的方法`，其中所述ILD層具有約40nm的厚度。
11.一種形成場效應(yīng)晶體管的方法，該方法包括: 在半導體襯底之上形成虛設(shè)柵極結(jié)構(gòu)，所述虛設(shè)柵極結(jié)構(gòu)具有在其上上布置的側(cè)壁間隔物； 在襯底中鄰近所述側(cè)壁間隔物形成源極區(qū)域和漏極區(qū)域； 在半導體襯底以及形成于所述襯底上的虛設(shè)柵極結(jié)構(gòu)之上形成層間電介質(zhì)(ILD)層； 在所述ILD層的頂部中灌注淺氣體團簇離子束(GCIB)層；以及 從所述虛設(shè)晶體管柵極結(jié)構(gòu)去除至少一層，其中所述至少一個層包括與所述ILD層相同的材料，并且其中所述GCIB層與所述ILD層相比具有更慢的蝕刻速率。
12.根據(jù)權(quán)利要求11所述的方法，其中所述ILD層包括沉積的氧化物層。
13.根據(jù)權(quán)利要求12所述的方法，其中所述至少一個層包括虛設(shè)柵極氧化物層。
14.根據(jù)權(quán)利要求13所述的方法，其中所述至少一個層包括虛設(shè)柵極氧化物層、形成于所述虛設(shè)柵極氧化物層上的虛設(shè)多晶硅層以及氮化物帽層。
15.根據(jù)權(quán)利要求14所述的方法，進一步包括:在去除所述至少一個層之后，形成替代高k電介質(zhì)層以及替代金屬柵極層。
16.根據(jù)權(quán)利要求11所述的方法，其中所述GCIB層在約室溫下形成。
17.根據(jù)權(quán)利要求11所述的方法，其中所述GCIB的蝕刻速率約為所述ILD層的蝕刻速率的1/5。
18.根據(jù)權(quán)利要求11的方法，其中所述GCIB包括富硅氧化物。
19.根據(jù)權(quán)利要求11的方法，其中所述GCIB層具有約10納米(nm)或更小的厚度。
20.根據(jù)權(quán)利要求19的方法，其中所述ILD層具有約40nm的厚度。
21.—種半導體結(jié)構(gòu),包括:布置在半導體襯底以及形成于所述襯底上的晶體管柵極結(jié)構(gòu)之上的層間電介質(zhì)(ILD)層；以及 在所述ILD層的頂部中灌注的淺氣體團簇離子束(GCIB)層； 其中所述GCIB層與所述ILD層相比具有更慢的蝕刻速率。
22.根據(jù)權(quán)利要求21所述的結(jié)構(gòu)，其中所述ILD層包括氧化物層。
23.根據(jù)權(quán)利要求22所述的結(jié)構(gòu)，其中所述晶體管柵極結(jié)構(gòu)包括高k電介質(zhì)層和金屬柵極層。
24.根據(jù)權(quán)利要求23所述的結(jié)構(gòu)，其中所述GCIB的蝕刻速率約為所述ILD層的蝕刻速率的1/5。
25.根據(jù)權(quán)利要求24的結(jié)構(gòu)，其中所述GCIB包括富硅氧化物。
26.根據(jù)權(quán)利要求25的結(jié)構(gòu)，其中所述GCIB層具有約10納米(nm)或更小的厚度。
27.根據(jù)權(quán)利要求26的 結(jié)構(gòu)，其中所述ILD層具有約40nm的厚度。
【文檔編號】H01L21/336GK103515244SQ201310234789
【公開日】2014年1月15日 申請日期:2013年6月14日 優(yōu)先權(quán)日:2012年6月15日
【發(fā)明者】程慷果, 王俊利, 黃洸漢, 楊智超 申請人:國際商業(yè)機器公司