用于塊體FinFET技術的漏極延伸MOS器件的制作方法
【專利摘要】本發(fā)明涉及用于塊體FinFET技術的漏極延伸MOS器件。一些方面涉及一種包括被布置在半導體襯底之上且在源極區(qū)和漏極區(qū)之間側(cè)向延伸的半導體鰭的FinFET。淺溝槽隔離（STI）區(qū)側(cè)向包圍半導體鰭的下部，并且半導體鰭的上部保留在STI區(qū)之上。柵極電極橫越在半導體鰭之上以在導電柵極電極之下的半導體鰭中定義溝道區(qū)。穿通阻斷區(qū)能夠在半導體鰭的下部中在源極區(qū)和溝道區(qū)之間延伸。漏極延伸區(qū)能夠在半導體鰭的下部中在漏極區(qū)和溝道區(qū)之間延伸。還公開了其他器件和方法。
【專利說明】用于塊體FinFET技術的漏極延伸MOS器件
【背景技術】
[0001]傳統(tǒng)的平面互補金屬氧化物半導體(CMOS)晶體管具有四個部分:源極、漏極、布置在源極和漏極之間的溝道、和布置在溝道之上以控制溝道的柵極。在平面CMOS晶體管中，通過向平面半導體襯底中注入離子而形成源極、漏極、和溝道，并且然后在半導體襯底的表面之上形成柵極，以便覆蓋溝道。工程師在連續(xù)的幾代技術中不斷設法縮小此類晶體管的尺寸以將更多晶體管“封裝”到給定的單元區(qū)域內(nèi)，這為消費者提供了表現(xiàn)出改進的功能性的器件。
[0002]在這種縮小CMOS晶體管的尺寸的持續(xù)的努力中最近的進步之一是出現(xiàn)了鰭式(fin)場效應晶體管(FinFET)。與其中源極、漏極、和溝道形成在平面襯底中的平面CMOS晶體管不同；在FinFET中，源極、漏極和溝道區(qū)形成在從半導體襯底向上延伸的半導體材料的薄片中(即，“鰭”)。于是，在鰭中在溝道區(qū)之上形成了柵極。在操作期間，柵極被打開以使溝道進入允許電子或空穴容易從源極進入漏極的高度導電狀態(tài)。反過來，當柵極關閉時，認為在溝道區(qū)中的這種導電路徑消失。盡管這種基本功能性被良好建立，但是不幸的是，對于高電壓和輸入/輸出電路操作難以高效地制造可靠地經(jīng)受大電壓的FinFET。因此本公開提供了針對高電壓FinFET的改進技術。
【專利附圖】

【附圖說明】
[0003]圖1示出了根據(jù)本公開的一個方面的FinFET的透視圖。
[0004]圖2A示出了圖1的FinFET的頂視圖。
[0005]圖2B示出了在縱向方向上圖2A的FinFET的橫截面視圖。
[0006]圖2C示出了沿第一橫切所取的圖2A的FinFET的橫截面視圖。
[0007]圖2D示出了沿第二橫切所取的圖2A的FinFET的橫截面視圖。
[0008]圖3A-3B示出了在只使用第一穿通阻斷區(qū)(punch-through blocking region)的情況下的FinFET的頂視圖和側(cè)視圖。
[0009]圖4示出了在溝道區(qū)和漏極之間在穿通阻斷區(qū)之下存在隔離區(qū)的FinFET的橫截面視圖。
[0010]圖5示出了在鰭的本征硅區(qū)和漏極區(qū)之間存在間隙的FinFET的橫截面視圖。
[0011]圖6示出了使用虛擬柵極(dummy gate)的FinFET的橫截面視圖。
[0012]圖7A和圖7B分別示出了具有橫斷FinFET的縱向鰭以建立體接觸(bodycontact)的側(cè)向(lateral)鰭的FinFET的頂視圖和橫截面視圖。
[0013]圖8-17示出了共同描述根據(jù)本公開的一個方面的制造方法的一系列橫截面視圖。
【具體實施方式】
[0014]本公開將參考附圖進行描述，其中相同附圖標記由始至終用于指代相同元件，并且其中圖示的結構和器件不必按尺度繪制。此外，在一定程度上一些圖示的方面可以參考鰭式場效應晶體管(FinFET)進行描述，應意識到術語FinFET包括但不限于:三柵極晶體管、omega晶體管、多柵極晶體管(MUGFET)等，所有這些晶體管都被預期為落在本公開的范圍之內(nèi)。
[0015]然而，傳統(tǒng)技術與如何高效地制造可靠地經(jīng)受大電壓的FinFET作斗爭，本公開涉及針對漏極延伸高電壓FinFET的改進技術。特別地，本公開的一些方面在高電壓FinFET的柵極電極和漏極區(qū)之間在半導體鰭的下部中形成漏極延伸區(qū)。為了這種高電壓(例如，漏極延伸)FinFET的流水線制造并且為了保證其與低電壓FinFET良好集成，能夠通過使用用于同時形成低電壓FinFET的穿通注入來形成漏極延伸區(qū)。因而這種穿通注入形成了用于低電壓FinFET的穿通阻斷區(qū)。因此，本公開重用現(xiàn)有的注入(例如，穿通注入)用于改善制造效率的新配置。
[0016]圖1示出了根據(jù)一些方面的FinFET IOO0FinFET 100包括從半導體襯底104向上延伸的半導體鰭102。鰭102在源極區(qū)106和漏極區(qū)108之間側(cè)向延伸。淺溝槽隔離(STI)區(qū)110側(cè)向包圍半導體鰭102。導電柵極電極112橫越在半導體鰭102之上以在導電柵極電極112之下在半導體鰭中定義溝道區(qū)114。柵極電介質(zhì)116分離導電柵極電極112與溝道區(qū)114。穿通阻斷區(qū)118被布置在源極區(qū)106和溝道區(qū)114之間在半導體鰭102中。漏極延伸區(qū)120被布置在溝道區(qū)114和漏極區(qū)108之間在半導體鰭102中。如下文更加詳細意識到的，穿通阻斷區(qū)118有助于限制穿通且對應地限制漏電流，而漏極延伸區(qū)120有助于消耗其塊體(bulk)上的大電壓并且對應地保護FinFET免受高電壓脈沖。公開的FinFET技術以這種方式提供了有限的功率消耗(例如，歸因于穿通阻斷區(qū)118)和可靠的高電壓操作(例如，歸因于漏極延伸區(qū))之間的良好平衡。
[0017]在操作期間，在導電柵極電極112和源極106之間施加電壓偏置(所謂的VGS偏置)。當VGS大于FinFET 100的閾值電壓(VT)時，溝道區(qū)114處于在源極和漏極之間存在電壓(VDS)的情況下允許電子或空穴容易從源極106移動到漏極108的高度導電狀態(tài)。反過來，當VGS小于VT時，溝道區(qū)114處于高阻抗狀態(tài)，因此幾乎沒有或沒有載流子在源極106和漏極108之間流動。值得注意的是，即使當溝道區(qū)114處于高阻抗狀態(tài)時，但是對于穿通阻斷區(qū)118，過量的載流子可能從源極106 “泄漏”到漏極108-尤其在溝道區(qū)114之下在鰭102中更深處，其中柵極電極112更無法控制所施加的電位。因為穿通阻斷區(qū)118具有與源極106的導電類型相反的導電類型，所以穿通阻斷區(qū)118充當對于來自源極106的載流子的能量壁壘并且防止電流泄漏到更深入鰭102或襯底104，從而有助于限制穿通。
[0018]此外，因為漏極延伸區(qū)120具有與漏極108相同的導電類型并且電耦合到漏極108，所以漏極延伸區(qū)120表示針對溝道110中的載流子的較低能量壁壘，并且充當漏極延伸區(qū)，其充當消耗源極106和漏極108之間的大電壓的電阻器，以使得FinFET 100能夠安全經(jīng)受較高電壓。
[0019]在一個示例中，其上形成有FinFET的集成電路包括如圖1所示的一個或多個高電壓FinFET，以及一個或多個低電壓FinFET。這些低電壓FinFET在源極和漏極之間在下鰭區(qū)中包括穿通阻斷區(qū)(例如，類似于如圖1所示的穿通阻斷區(qū))，但是不包括漏極延伸區(qū)。為了節(jié)省掩模(mask)步驟以及注入步驟，具有第一導電類型的高電壓FinFET的漏極延伸區(qū)與具有第二導電類型的低電壓FinFET的穿通阻斷區(qū)被同時注入。例如，當單個掩模保持在合適的位置時，用于η型漏極延伸FinFET的η型漏極延伸區(qū)與用于ρ型低電壓FinFET的η型穿通阻斷區(qū)能夠被同時注入。這種配置從而能夠提供有利的漏極延伸FinFET并且同時以高效的方式這樣做。
[0020]一起參考的圖2A和圖2B-2D分別示出了 FinFET 200的頂視圖和橫截面視圖。FinFET 200包括從半導體襯底206的上表面204向上延伸的半導體鰭202。由電介質(zhì)材料(例如，二氧化硅)制成的淺溝槽隔離(STI)區(qū)208具有將半導體鰭202分為下部202a和上部202b的上表面210。STI區(qū)208側(cè)向包圍下鰭部202a，而上鰭部202b保留在STI區(qū)208的上表面210之上。
[0021]源極區(qū)212和漏極區(qū)214被布置在上鰭部202b中或鄰近上鰭部202b。源極區(qū)212和漏極區(qū)214以第一摻雜濃度(例如，從大約le21cnT3到大約le22cnT3范圍)具有第一導電類型(例如，η型)。盡管源極和漏極的長度LS、LD示為是相等的，但是它們也可以不同。對于源極和漏極的寬度Ws、WD也是如此。
[0022]導電柵極電極216在源極區(qū)212和漏極區(qū)214之間橫越在鰭202之上。導電柵極電極216通常由金屬制成，但是也可能由多晶硅制成。溝道區(qū)218被定義為在導電柵極電極216之下在半導體鰭202中。柵極電介質(zhì)220分離導電柵極電極216和溝道區(qū)218。
[0023]在一些實現(xiàn)方式中，可以具有小于源極212的寬度的寬度WSE的源極延伸區(qū)222具有電耦合到源極212的一端222a和能夠?qū)蕱艠O的前邊緣216a的另一端222b。源極延伸區(qū)222以第一摻雜濃度(例如，從大約le21cnT3到大約le22cnT3范圍)具有第一導電類型(例如，η型)。
[0024]本征的、未摻雜的或輕摻雜的半導體區(qū)224能夠從柵極前邊緣216a連續(xù)延伸到漏極214。例如，這種本征的或輕摻雜的半導體區(qū)可以由硅或諸如砷化鎵之類的除硅之外的另一種半導體材料制成。在一個示例中，該區(qū)域224能夠由硅制成以從大約lelOcnT3到大約lelScm—3范圍的摻雜濃度具有第一導電類型。注意到，盡管圖示的實施例描述了本征的或輕摻雜的半導體區(qū)224的一個邊緣終止于柵極電極的邊緣之下，但是本征的或輕摻雜的半導體區(qū)224也能夠在源極和漏極區(qū)之間連續(xù)延伸。
[0025]在STI區(qū)210的上表面之下，穿通阻斷區(qū)226被布置在溝道區(qū)218和源極區(qū)212之間在半導體鰭的下部202a中。穿通阻斷區(qū)226具有第一導電類型(例如，η型)并且能夠處于從近似于IeiecnT3到近似于lel9Cm_3范圍的摻雜濃度。
[0026]漏極延伸區(qū)228在漏極區(qū)214和溝道區(qū)218之間延伸。漏極延伸區(qū)228具有與第一導電類型相反的第二導電類型(例如，P型)并且能夠處于從近似于lel6cm_3到大約lel9Cm_3范圍的摻雜濃度。
[0027]穿通阻斷區(qū)226和漏極延伸區(qū)228通常相接以在柵極電極216之下形成p_n結230。例如，在圖2中，這種p-n結230近似在柵極216之下中間，然而其也可能更靠近一個柵極邊緣而不是另一個柵極邊緣或可能在柵極邊緣之外。此外，不是如圖示的在P-n結處相接，在其他未圖示出的實現(xiàn)方式中，穿通阻斷區(qū)226和漏極延伸區(qū)228由柵極電極216之下的本征半導體材料區(qū)域所分開。是否存在P-n結(或在柵極之下的本征硅是否分離穿通阻斷區(qū)和漏極延伸區(qū))取決于FinFET 200的期望VT。
[0028]盡管圖2A-2D示出了包括穿通阻斷區(qū)和漏極延伸區(qū)的示例，但是其他實現(xiàn)方式可能省略這些區(qū)域的任何一個。從而，圖3A-3B分別示出圖示只具有單個穿通阻斷區(qū)302 (具有與源極/漏極區(qū)相反的導電類型)的FinFET的頂視圖和橫截面視圖。在該示例中，穿通阻斷區(qū)具有在源極之下的一端且具有在柵極和漏極之間的另一端。在鰭的下部中(區(qū)域304)的剩余材料通常是未摻雜硅。盡管沒有圖示出，但是可以省略穿通阻斷區(qū)以使得所述器件只包括漏極延伸區(qū)。
[0029]圖4示出了隔離區(qū)402被布置在漏極延伸區(qū)228’之下的情況的示例。為了隔離漏極延伸區(qū)228’與襯底404，隔離區(qū)402通常具有與源極/漏極區(qū)的摻雜類型相反的第二摻雜類型。如箭頭406所示，電流能夠穿過漏極延伸區(qū)從源極區(qū)流到漏極區(qū)。
[0030]圖5示出了另一個示例，其中本征或輕摻雜鰭502不在溝道區(qū)和漏極區(qū)之間完全延伸。因而，本征或輕摻雜鰭具有鄰接源極延伸區(qū)的一端502a并且具有在柵極和漏極之間半途停止的另一端502b。在該實現(xiàn)方式中，電流能夠從源極穿過溝道(取決于所施加的偏置)，并且然后在進入漏極之前傳入漏極延伸區(qū)-如箭頭504所示。
[0031]圖6示出了具有虛擬柵極或場板(field plate) 602的另一個示例。隔離區(qū)(ρ+)被布置在虛擬柵極602和柵極電極之間。隔離區(qū)被布置為將本征鰭分為在柵極電極之下的第一部分和在虛擬柵極之下的第二部分。虛擬柵極602和隔離區(qū)有助于保證在許多方面容易制造，并且虛擬柵極通常是未偏置的。再次提出，電流在進入漏極之前傳入漏極延伸區(qū)-如箭頭604所示。
[0032]圖7Α-7Β示出了用于FinFET的體接觸的示例。在這些附圖中，一個或多個橫向鰭702/704在體接觸區(qū)706和本征鰭708之間延伸。橫向鰭通常是本征硅，但也可能是輕摻雜的。如圖7Β所示，與縱向鰭類似，穿通阻斷區(qū)710可以位于橫向鰭的下部。
[0033]圖8-17示出了圖示制造η型FinFET的方法的一系列橫截面視圖。也可能通過改變用于各種層的摻雜類型以相似的方式來制造P型FinFET。對于每個圖(例如，圖8)，一個視圖(例如，圖8B )示出了縱向橫截面視圖，且其他視圖(例如，圖8A、8C)圖示了相應的端視圖。盡管這些橫截面視圖示出了貫穿制造方法的各種結構特征，但是應意識到存在能被使用的許多變型并且這種方法論僅是示例。
[0034]所述方法在圖8中開始，在半導體鰭802已經(jīng)形成于半導體襯底804之上時。STI區(qū)806側(cè)向包圍鰭的下部，而鰭的上部保留在STI區(qū)之上。氮化物掩模808(或其它硬掩膜)形成于鰭之上。應意識到如本文提到的“半導體襯底”可以包括任何類型的半導體材料，尤其包括體娃晶片(bulk silicon wafer)、二元化合物襯底(例如,GaAs晶片)、三元化合物襯底(例如，AIGaAs)、或更高階化合物晶片。此外，半導體襯底804還尤其能夠包括諸如絕緣娃片(silicon-on-1nsulator, SOI)中的氧化物、部分SOI襯底、多晶娃、非晶娃、或有機材料之類的非半導體材料。在一些實例中，半導體襯底804還能夠包括堆疊的或以其他方式粘合在一起的多個晶片或裸片(die)。半導體襯底206能夠包括從硅錠上切下的晶片、和/或任何其他類型的半導體/非半導體和/或形成在底層襯底上的沉積或生長(例如，外延)層。
[0035]在圖9中，形成并圖案化第一硬掩膜902(例如，間隔氮化物(spacer nitride)、光阻劑、或其他硬掩膜)以覆蓋鰭的一部分。當圖案化的第一硬掩膜902在適當?shù)奈恢脮r，執(zhí)行P型穿通注入904。在這種實現(xiàn)過程中，通常垂直朝向襯底來引導離子。第一硬掩膜902阻止一些離子進入鰭，而其他的離子分散離開STI區(qū)以注入到STI區(qū)的上表面之下的鰭中來形成第一穿通阻斷區(qū)906。
[0036]在圖10中，移除第一硬掩膜902，并且形成并圖案化第二硬掩膜1002。當?shù)诙惭谀?002在合適的位置時,執(zhí)行η型漏極延伸注入1004。由于能夠同時被注入半導體襯底804上的P型低電壓FinFET的穿通阻斷區(qū)(未示出)，這種η型漏極延伸注入也可以被稱作η型穿通注入。再次提出，通常垂直朝向襯底引導離子。第二硬掩模1002阻止一些離子進入鰭，而其他離子分散離開STI區(qū)以注入到STI區(qū)的上表面之下的鰭中來形成第二穿通阻斷區(qū)1006。圖11示出了在移除第二硬掩膜1002之后的所得到結構。
[0037]在圖12中，移除了氮化物掩模，并且在圖13中在鰭之上形成并圖案化柵極電介質(zhì)1300。柵極電介質(zhì)1300能夠由高k電介質(zhì)(相對于二氧化娃的k值是高k,也可能用于柵極電介質(zhì)220)制成。說明性的高k材料包括硅酸鉿、硅酸鋯、二氧化鉿和二氧化鋯，且通常使用原子層沉積將其沉積。
[0038]在圖14中，在所述結構之上形成導電柵極電極層，并且然后將其圖案化以形成柵極電極1400。柵極電極可以是金屬柵極電極或多晶硅柵極電極。
[0039]在圖15中，將第三硬掩膜1500 (例如，氮化物掩模、光阻劑、或其他硬掩膜)圖案化。當?shù)谌惭谀?500在合適的位置時，注入離子以形成η型源極區(qū)1502以及η型漏極區(qū)1504。在圖16中，移除了第三硬掩膜。
[0040]在圖17中，使用外延生長(epitaxial growth)來選擇性地生長η型源極和漏極區(qū)1702、1704。在這種外延生長之后，能夠形成可操作地將器件彼此耦合并且最終耦合到外部電路的接觸和更高層互連(未示出)。
[0041]因而，應意識到本公開的一些方面涉及一種被布置在半導體襯底上的鰭式場效應晶體管(FinFET)，其包括:半導體鰭，被布置在半導體襯底之上且在源極區(qū)和漏極區(qū)之間延伸。淺溝槽隔離(STI)區(qū)，側(cè)向包圍半導體鰭的下部，其中所述半導體鰭的下部位于STI區(qū)的上表面之下并且半導體鰭的上部保留在STI區(qū)的上表面之上。導電柵極電極，橫越在半導體鰭之上以在導電柵極之下在半導體鰭中定義溝道區(qū)。第一穿通阻斷區(qū)，在半導體鰭的下部中對準在漏極區(qū)和溝道區(qū)之間。
[0042]另一個方面涉及一種被布置在半導體襯底上的FinFET。所述FinFET包括被布置在半導體襯底之上且在源極區(qū)和漏極區(qū)之間延伸的半導體鰭。所述源極和漏極區(qū)具有第一導電類型。淺溝槽隔離(STI)區(qū)側(cè)向包圍半導體鰭的下部，并且所述半導體鰭的上部保留在STI區(qū)的上表面之上。導電柵極電極橫越在半導體鰭之上以在導電柵極電極之下在半導體鰭的上部中定義溝道區(qū)。第一穿通阻斷區(qū)在半導體鰭的下部中對準在源極區(qū)和溝道區(qū)之間。所述第一穿通阻斷區(qū)具有第二導電類型。
[0043]尤其考慮由上述組件或結構(裝配、器件、電路、系統(tǒng)等)所執(zhí)行的各種功能，即使不是結構上等價于執(zhí)行本公開說明的示例性實現(xiàn)方式中的功能的公開的結構，用于描述此類組件的術語(包括參考“裝置”)除另有指示外也旨在對應于執(zhí)行所述組件的指定功能的任何組件或結構(例如，功能上等價)。此外，盡管在本說明書中使用了術語“第一”、“第二”、“第三”等，但是應意識到此類術語僅是通用標示，且不意味著各種特征之間任何空間上或時間上的關系。同樣地，盡管本文使用了諸如“上”、“下”、“之上”和“之下”之類的術語，但是應意識到關于這些及其他類似的術語并不意味著是絕對參考系(例如，腳下的地面)。更合適地，能夠為此類術語選擇任何坐標系。此外，雖然可能只關于許多實現(xiàn)方式之一公開了特定方面，如任何給定或特定應用可能期望的或者對其有利，此類特征可以與其他實現(xiàn)方式的一個或多個其他特征相結合。此外，在一定程度上在詳細描述或權利要求中使用的術語“包含、” “包括”、“具有”、“含有”、“帶有”或其變形，此類術語意在是包含性的，與術語“包含”的方式類似。
【權利要求】
1.一種被布置在半導體襯底上的半導體器件，包括: 淺溝槽隔離(STI)區(qū)，被布置在半導體襯底之上； 半導體鰭，被布置在STI區(qū)內(nèi)，所述半導體鰭在源極區(qū)和漏極區(qū)之間延伸并且包括由STI區(qū)的表面所定義的第一部分和第二部分； 柵極電極，橫越在半導體鰭之上以在柵極電極之下在半導體鰭中定義溝道區(qū)； 第一穿通阻斷區(qū)，被布置在源極區(qū)之下且在半導體鰭的第二部分中在溝道區(qū)之下延伸；以及 漏極延伸區(qū)，被布置在半導體鰭的第二部分中在柵極電極和漏極區(qū)之間。
2.如權利要求1所述的器件，其中，所述第一穿通阻斷區(qū)和漏極延伸區(qū)在柵極電極之下在結區(qū)處相接。
3.如權利要求1所述的器件，進一步包括: 本征或輕摻雜半導體區(qū)，被布置在源極和漏極區(qū)之間在半導體鰭的第一部分中。
4.如權利要求3所述的器件，其中，所述本征或輕摻雜半導體區(qū)具有第一端和第二端，其中所述第一端終止于柵極電極之下且所述第二端連接到漏極區(qū)。
5.如權利要求3所述的器件，其中，所述本征或輕摻雜硅區(qū)具有第一端和第二端，其中所述第一端終止于柵極電極之下且所述第二端終止于漏極延伸區(qū)之上，以便與漏極區(qū)間隔開。
6.如權利要求5所述的器件，其中，所述第二端和所述柵極電極之間的距離大于柵極電極之下的溝道區(qū)的長度。
7.如權利要求3所述的器件，進一步包括:柵極氧化物，其分離所述柵極電極和所述本征或輕摻雜區(qū)。
8.如權利要求3所述的器件，進一步包括: 虛擬柵極，形成在漏極延伸區(qū)和本征或輕摻雜硅區(qū)二者之上，所述虛擬柵極被布置在柵極電極和漏極區(qū)之間。
9.如權利要求8所述的器件，進一步包括: 虛擬柵極和柵極電極之間的隔離區(qū)，其中所述隔離區(qū)被布置為將所述本征或輕摻雜區(qū)分為在柵極電極之下的第一部分和在虛擬柵極之下的第二部分。
10.如權利要求1所述的器件，其中，使用第二穿通阻斷注入來在半導體襯底上與低電壓晶體管中的第二穿通阻斷區(qū)同時形成所述器件的漏極延伸區(qū)。
11.如權利要求1所述的器件，其中，源極區(qū)、漏極區(qū)、和漏極延伸區(qū)具有第一導電類型；且其中所述第一穿通阻斷區(qū)具有與第一導電類型相反的第二導電類型。
12.如權利要求1所述的器件，其中，源極區(qū)、漏極區(qū)、和漏極延伸區(qū)是η型的；且其中所述第一穿通阻斷區(qū)是P型的。
13.如權利要求1所述的器件，其中，源極區(qū)、漏極區(qū)、和漏極延伸區(qū)是P型的；且其中所述第一穿通阻斷區(qū)是η型的。
14.如權利要求13所述的器件，進一步包括:η型隔離區(qū)，其分離漏極延伸區(qū)與襯底。
15.如權利要求1所述的器件，進一步包括: 側(cè)向鰭，橫斷所述半導體鰭且耦合到體接觸。
16.如權利要求15所述的器件，進一步包括在所述側(cè)向鰭的至少部分之下的第二穿通阻斷區(qū)。
17.如權利要求16所述的器件，其中，所述第二穿通阻斷區(qū)具有與第一穿通阻斷區(qū)相同的導電類型。
18.如權利要求1所述的器件，其中，所述第一區(qū)域是所述半導體鰭的上區(qū)域，且所述第二區(qū)域是所述半導體鰭的下區(qū)域。
19.一種被布置在半導體襯底上的電路，包括: 半導體鰭，被布置在半導體襯底之上且在源極區(qū)和漏極區(qū)之間側(cè)向延伸； 淺溝槽隔離(STI)區(qū)，側(cè)向包圍所述半導體鰭的下部，其中所述半導體鰭的上部保留在STI區(qū)的上表面之上； 柵極電極，橫越在所述半導體鰭之上以在柵極電極之下在半導體鰭中定義溝道區(qū)； 本征或輕摻雜半導體區(qū)，在柵極電極和漏極區(qū)之間在所述半導體鰭的上部中； 穿通阻斷區(qū)，在源極區(qū)和溝道區(qū)之間在所述半導體鰭的下部中；以及 漏極延伸區(qū)，在溝道區(qū)和漏極區(qū)之間在所述半導體鰭的下部中。
20.一種制造電路結構的方法，包括: 在半導體襯底之上形成淺溝槽隔離(STI)區(qū)； 形成具有由STI區(qū)的表面 定義的第一部分和第二部分的半導體鰭； 通過使用具有第一導電類型的第一注入來在所述半導體鰭的第二部分中形成漏極延伸區(qū)； 在所述半導體鰭之上形成柵極電介質(zhì)； 形成橫越在所述柵極電介質(zhì)以及所述半導體鰭之上的柵極電極以在所述半導體鰭的第二部分中定義溝道區(qū)；以及 在所述半導體鰭的第一部分中形成都具有所述第一導電類型的源極區(qū)和漏極區(qū)。
21.如權利要求20所述的方法，其中，形成漏極延伸區(qū)包括在電路結構上同時形成用于低電壓晶體管的穿通阻斷區(qū)。
22.如權利要求20所述的方法，進一步包括: 用具有第二導電類型的第二注入在所述半導體鰭的第二部分中形成穿通阻斷區(qū)。
23.如權利要求22所述的方法，其中，形成穿通阻斷區(qū)包括: 在所述半導體鰭的上表面之上提供第一掩模； 在所述第一掩模之上提供具有對應于所述穿通阻斷區(qū)的開口的第二掩模；以及當所述第一和第二掩模在適當?shù)奈恢脮r，朝向所述電路結構引導所述第二注入的離子，以形成穿通阻斷區(qū)。
24.如權利要求23所述的方法，其中，所述第二注入的離子偏出STI區(qū)穿過所述半導體鰭的側(cè)壁以形成穿通阻斷區(qū)。
25.如權利要求23所述的方法，其中，形成漏極延伸區(qū)包括: 移除所述第二掩模； 在移除第二掩模后，在所述第一掩模之上提供第三掩模，其中，所述第三掩模包括對應于所述漏極延伸區(qū)的開口 ；以及 當所述第一掩模和第三掩模在適當?shù)奈恢脮r，朝向所述電路結構引導所述第一注入的離子以形成漏極延伸區(qū)。
26.如權利要求25所述的方法,其中，所述第三掩模包括對應于電路結構上用于低電壓晶體管的穿通阻斷注入?yún)^(qū)的開口。
27.如權利要求25所述的方法，其中，形成漏極延伸區(qū)包括使所述第一注入的離子偏出STI區(qū)穿過所述半導體鰭的側(cè)壁。
28.如權利要求20所述的方法，其中，形成漏極延伸區(qū)包括使所述第一注入的離子偏出STI區(qū)穿過所述半導體鰭的側(cè)壁。
【文檔編號】H01L21/336GK103531633SQ201310276227
【公開日】2014年1月22日 申請日期:2013年7月3日 優(yōu)先權日:2012年7月3日
【發(fā)明者】M.什里瓦斯塔瓦, H.戈斯納 申請人:英特爾移動通信有限責任公司