半導體器件及其制造方法
【專利摘要】公開了一種半導體器件，所述半導體器件具有包括第一區(qū)和第二區(qū)的襯底。第一層間絕緣層和導電圖案交替層疊在所述襯底的第一區(qū)上。第二層間絕緣層覆蓋所述第一層間絕緣層和所述導電圖案。電阻器形成在所述襯底的第二區(qū)中的第二層間絕緣層中。
【專利說明】半導體器件及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]本申請基于2012年12月13日提交至韓國專利局的申請?zhí)枮?0_2012_0145241的韓國專利申請并要求其優(yōu)先權(quán)，其全部公開內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及一種半導體器件及其制造方法，更具體而言，涉及一種包括電阻器的半導體器件及其制造方法。
【背景技術(shù)】
[0004]半導體器件在電路中使用電阻器用于施加或控制半導體器件的操作電壓以便產(chǎn)生期望的偏置電平。電阻器典型地被用在用于分配電壓的泵浦調(diào)節(jié)器電路中。由于電阻器形成在具有特定尺寸的單層中，數(shù)個電阻器需要利用接觸插塞和金屬布線來耦接，以實現(xiàn)需要的電阻值。
[0005]同時，為了提高半導體器件的集成度，已經(jīng)提出了其中存儲單元是三維布置的3D半導體器件。3D半導體器件包括單元陣列區(qū)、接觸區(qū)、外圍區(qū)和電阻元件區(qū)。單元陣列區(qū)是其中形成了用于儲存數(shù)據(jù)的存儲單元和與存儲單元耦接的字線和位線的區(qū)域。接觸區(qū)是其中布置了從單元陣列區(qū)起延伸的字線的區(qū)域。外圍電路區(qū)是其中布置了配置用于驅(qū)動存儲單元的電路的驅(qū)動晶體管的區(qū)域。電阻元件區(qū)是其中形成了電阻器的區(qū)域。
[0006]布置在接觸區(qū)中的字線和外圍電路區(qū)的驅(qū)動晶體管可以通過接觸插塞和金屬布線而電耦接。電阻元件區(qū)中的電阻器和外圍電路區(qū)中的驅(qū)動晶體管被同時形成，使得驅(qū)動晶體管和電阻器需要被布置在襯底的不同區(qū)域中。此外，由于多個電阻器形成在電阻元件區(qū)中，電阻元件區(qū)的面積在半導體器件的整個面積中占了較大部分。因而，因電阻元件區(qū)而引起提高半導體器件的集成度存在限制。

【發(fā)明內(nèi)容】

[0007]本發(fā)明致力于提供一種能夠提高集成度的半導體器件及其制造方法。
[0008]一種示例性的半導體器件包括:襯底，所述襯底包括第一區(qū)和第二區(qū)；第一層間絕緣層和導電圖案，所述第一層間絕緣層和導電圖案交替層疊在所述襯底的第一區(qū)上；第二層間絕緣層，所述第二層間絕緣層覆蓋所述第一層間絕緣層和所述導電圖案；以及電阻器，所述電阻器形成在所述襯底的第二區(qū)中的第二層間絕緣層中。
[0009]一種示例性的制造半導體器件的方法包括:在包括第一區(qū)和第二區(qū)的襯底上交替層疊第一材料層和第二材料層；刻蝕形成在所述第二區(qū)上的第一材料層和第二材料層；形成層間絕緣層，所述層間絕緣層填充在刻蝕了第一材料層和第二材料層的區(qū)域中；通過刻蝕所述襯底的第二區(qū)上的層間絕緣層來形成第一凹陷區(qū)；以及在所述第一凹陷區(qū)內(nèi)形成電阻器?！緦＠綀D】

【附圖說明】
[0010]通過以下結(jié)合附圖詳細描述實施例，本發(fā)明的以上和其他的特征以及優(yōu)點將變得更容易被本領(lǐng)域技術(shù)人員理解，其中:
[0011]圖1是用于描述根據(jù)本發(fā)明示例性實施例的半導體器件的視圖；
[0012]圖2A至21是用于描述根據(jù)本發(fā)明示例性實施例的半導體器件及其制造方法的視圖；
[0013]圖3是用于描述根據(jù)本發(fā)明示例性實施例的半導體器件及其制造方法的視圖；
[0014]圖4是示出示例性存儲系統(tǒng)的配置圖；以及
[0015]圖5是示出示例性計算系統(tǒng)的配置圖。
【具體實施方式】
[0016]此后，將參考附圖詳細描述本發(fā)明的各個實施例。然而，本發(fā)明不限于以下公開的實施例而是還可以用各種方式來實現(xiàn)，本發(fā)明的范圍不限于以下的實施例。相反，提供實施例以更準確和全面地公開本發(fā)明，并將本發(fā)明的實質(zhì)傳遞給本發(fā)明所屬的領(lǐng)域的普通技術(shù)人員，本發(fā)明的范圍應通過本發(fā)明的權(quán)利要求來理解。
[0017]圖1是用于描述根據(jù)本發(fā)明示例性實施例的半導體器件的視圖。
[0018]參見圖1，根據(jù)本發(fā)明示例性實施例的半導體器件包括單元陣列區(qū)CAR、一個或多個接觸區(qū)CTR、一個或多個外圍電路區(qū)PAR以及一個或多個電阻元件區(qū)RARl和RAR2。單元陣列區(qū)CAR是其中形成了單元串、字線、第一和第二選擇線以及位線的區(qū)域。每個單元串包括第一和第二選擇晶體管以及耦接在第一和第二選擇晶體管之間的存儲單元。位線是與單元串耦接的導電圖案。字線是與存儲單元的柵極耦接的導電圖案。第一和第二選擇線是分別與第一和第二選擇晶體管的柵極耦接的導電圖案。
[0019]接觸區(qū)CTR是其中布置了從單元陣列區(qū)CAR起延伸的字線的邊緣以及從單元陣列區(qū)CAR起延伸的第一和第二選擇線的邊緣的區(qū)域。接觸區(qū)CTR可以設置在單元陣列區(qū)CAR的兩側(cè)。
[0020]外圍電路區(qū)PAR是其中布置了配置為用于驅(qū)動存儲單元的電路的驅(qū)動晶體管的區(qū)域。外圍電路區(qū)PAR可以與接觸區(qū)CTR相鄰設置。盡管在圖中沒有說明，但是外圍電路區(qū)PAR可以與單元陣列區(qū)CAR相鄰設置。驅(qū)動晶體管可以通過接觸插塞和金屬布線耦接到接觸區(qū)CTR的字線、第一選擇線或第二選擇線。
[0021]電阻元件區(qū)RARl和RAR2是其中布置了分配電壓的電阻器的區(qū)域。電阻元件區(qū)RARl和RAR2可以與外圍電路區(qū)PAR和接觸區(qū)CTR中至少一種重疊。例如，電阻元件區(qū)RARl和RAR2可以包括與外圍電路區(qū)PAR重疊的第一電阻元件區(qū)RARl以及與接觸區(qū)CTR重疊的第二電阻元件區(qū)RAR2。
[0022]如上所述，示例性半導體器件包括與外圍電路區(qū)PAR和接觸區(qū)CTR中的至少一種重疊的電阻元件區(qū)RARl和RAR2。因而，無需在襯底中準備用于設置電阻元件區(qū)RARl和RAR2的獨立空間，由此實現(xiàn)了半導體器件的高集成度。
[0023]以下將參考附圖更詳細地描述示例性電阻器。為了便于描述，以下基于一個單元串和一個驅(qū)動晶體管來說明單元陣列區(qū)和外圍電路區(qū)，但是外圍電路區(qū)中也可以形成多個驅(qū)動晶體管、且單元陣列區(qū)中也可以形成多個單元串。[0024]圖2A至21是用于描述示例性的半導體器件及其制造方法的視圖。
[0025]參見圖2A，在包括了單元陣列區(qū)CAR、接觸區(qū)CTR和外圍電路區(qū)PAR的襯底101中形成隔離層103。用于形成阱結(jié)構(gòu)的雜質(zhì)和用于調(diào)節(jié)閾值電壓的雜質(zhì)可以被注入到襯底101 中。
[0026]接著，在襯底101上順序形成柵絕緣層105和第一導電層109。柵絕緣層105可以在單元陣列區(qū)CAR和外圍電路區(qū)PAR中具有相同厚度。與在單元陣列區(qū)CAR中相比，柵絕緣層105可以在外圍電路區(qū)PAR中更厚。與在單元陣列區(qū)CAR中相比，柵絕緣層105可以在外圍電路區(qū)PAR中更薄。第一導電層109可以用作管道晶體管的管道柵和驅(qū)動晶體管的驅(qū)動柵。
[0027]然后，通過刻蝕單元陣列區(qū)CAR的第一導電層109來形成溝槽111。接著，用犧牲層113來填充溝槽111。
[0028]參見圖2B，可以在包括了被犧牲層113填充的溝槽111的第一導電層109上進一步形成第二導電層115。接著，通過刻蝕第一導電層109和第二導電層115來形成管道柵PG和驅(qū)動柵DG。在這種情況下，柵絕緣層105可以被進一步刻蝕，使得第一柵絕緣圖案105A可以形成在管道柵PG之下、而第二柵絕緣圖案105B可以形成在驅(qū)動柵DG之下。
[0029]管道柵PG可以由其中層疊了第一導電圖案109A和第二導電圖案115A的結(jié)構(gòu)形成。管道柵PG從單元陣列區(qū)CAR朝著接觸區(qū)CTR延伸。
[0030]驅(qū)動柵DG可以與管道柵PG同時形成，且可以以其中層疊了第一導電圖案109B和第二導電圖案115B的結(jié)構(gòu)形成。
[0031]隨后，通過使用掩模(未示出)作為雜質(zhì)注入阻擋部，用于形成源極區(qū)S和漏極區(qū)D的雜質(zhì)可以被注入到驅(qū)動柵DG兩側(cè)的襯底101中。然后，可以去除被用作雜質(zhì)注入阻擋部的掩模。因而，在外圍電路區(qū)PAR中形成了驅(qū)動晶體管DTR。
[0032]參見圖2C，形成了填充管道柵PG與驅(qū)動柵DG之間的空間的第一層間絕緣層121。接著，第一材料層131和第二材料層133交替層疊在包括了第一層間絕緣層121、第一導電圖案109B和第二導電圖案115B的整個結(jié)構(gòu)上。
[0033]所述第一材料層131可以形成在形成第二層間絕緣層之處。所述第二材料層133可以形成在形成字線或選擇線之處。選擇線可以形成在一個或多個層上。形成選擇線的層和形成字線的層可以具有相同或不同的厚度。
[0034]可以利用具有較大差異的刻蝕選擇性的材料層來形成第一材料層131和第二材料層133。例如，第一材料層131可以是能夠用作第二層間絕緣層的氧化物層，且第二材料層133可以是諸如多晶硅層、金屬層或金屬硅化物層的導電層?？商孢x地，第一材料層131可以是能夠用作第二層間絕緣層的氧化物層，且第二材料層133可以是能夠用作犧牲層的氮化物層。可替選地，第一材料層131可以是能夠用作犧牲層的未摻雜的多晶硅層，且第二材料層133可以是能夠用作字線或選擇線的摻雜多晶硅層。
[0035]接著，通過刻蝕單元陣列區(qū)CAR的第一材料層131和第二材料層133來形成第一和第二通孔141A和141B。第一和第二通孔141A和141B連接到溝槽111。如果第二導電層形成，則第一和第二通孔141A和141B可以通過進一步刻蝕管道柵PG的第二導電圖案115A來形成。因而，溝槽111內(nèi)部的犧牲層113暴露。
[0036]參見圖2D，通過去除犧牲層113來敞開溝槽111。結(jié)果，形成了 U形溝道孔，該U形溝道孔包括第一通孔141A、與第一通孔141A連接的溝槽111以及與溝槽111連接的第二通孔141B。
[0037]接著，沿著限定了第一和第二通孔141A和141B以及溝槽111的表面來形成至少一層第三材料層151。第三材料層151可以包括電荷阻擋層、存儲層和隧道絕緣層中至少一種。電荷阻擋層可以防止電荷朝著存儲單元的字線移動，且可以是介電常數(shù)比硅氧化物層的介電常數(shù)大的高電介質(zhì)層或氧化物層。存儲層用作存儲單元的數(shù)據(jù)儲存層，且可以是能夠?qū)㈦姾煞@其中的氮化物層。隧道絕緣層可以由氧化物形成。
[0038]接著，沿著限定了第一和第二通孔141A和141B以及溝槽111并且其中形成了第三材料層151的表面來形成溝道結(jié)構(gòu)CH。溝道結(jié)構(gòu)CH可以形成為具有開口中心部分的管形。溝道結(jié)構(gòu)CH包括形成在第一通孔141A內(nèi)部的第一溝道層153A、形成在第二通孔141B內(nèi)部的第二溝道層153B、以及形成在溝槽111內(nèi)部以耦接第一溝道層153A和第二溝道層153B的管道溝道層153C。溝道結(jié)構(gòu)CH可以由諸如多晶硅層的半導體材料形成。
[0039]接著，用第一絕緣層155來填充溝道結(jié)構(gòu)CH的中心部分。
[0040]管道溝道層153C的底部表面和側(cè)壁被管道柵PG的第一導電圖案109A包圍。此夕卜，管道溝道層153C的頂部表面可以被管道柵PG的第二導電圖案115A覆蓋。第二導電圖案115A可以用來增強被施加給管道溝道層153C的電場。
[0041]參見圖2E，第一材料層131和第二材料層133被刻蝕，使得第一材料層131的邊緣和第二材料層133的邊緣在接觸區(qū)CTR具有臺階結(jié)構(gòu)。在這種情況下，第一材料層131和第二材料層133在外圍電路區(qū)PAR中可以被去除。為了將第一材料層131和第二材料層133圖案化成臺階結(jié)構(gòu)，在第一材料層131和第二材料層133上形成光刻膠圖案(未示出)，然后使用光刻膠圖案作為刻蝕阻擋部來反復刻蝕第一材料層131和第二材料層133。每次執(zhí)行第一材料層131和第二材料層133的刻蝕工藝，光刻膠圖案的尺寸都被減少。在形成臺階結(jié)構(gòu)之后，去除剩余的光刻膠圖案。
[0042]然后，在形成了臺階結(jié)構(gòu)的整個結(jié)構(gòu)上形成第三層間絕緣層161。第三層間絕緣層161填充其中第一材料層131和第二材料層133被刻蝕掉的區(qū)域。第三層間絕緣層161覆蓋了接觸區(qū)CTR的臺階結(jié)構(gòu)和外圍電路區(qū)PAR的驅(qū)動晶體管DTR。第三層間絕緣層的表面可以是平坦的。為了將第三層間絕緣層161的表面平坦化，可以執(zhí)行化學機械拋光(CMP)工藝。
[0043]參見圖2F，通過刻蝕單元陣列區(qū)CAR的第一材料層131和第二材料層133來形成狹縫171。第一材料層131和第二材料層133可以通過狹縫171針對每個存儲塊而隔離、或者針對每個線而隔離。此外，第一材料層131和第二材料層133的側(cè)表面透過狹縫171而暴露。狹縫171可以形成在第一溝道層153A和第二溝道層153B之間，以便將第一材料層131和第二材料層133劃分成圍繞第一溝道層153A的部分和圍繞第二溝道層153B的部分。
[0044]后續(xù)工藝可以根據(jù)第一材料層131和第二材料層133的成分而變化。
[0045]例如，如果第一材料層131由可以用作第二層間絕緣層的氧化物層形成、而第二材料層133是可以用作犧牲層的氮化物層，則透過狹縫171暴露的第二材料層133可以通過選擇性刻蝕工藝來去除。從而，第一凹陷區(qū)173被形成在去除了第二材料層133的區(qū)域中。此外，第二層間絕緣層圖案ILD從第一材料層131形成。
[0046]參見圖2G，通過用導電材料填充第一凹陷區(qū)173來形成用作字線和選擇線的導電圖案181A至181E。導電圖案181A至181E之中至少一層最上方導電圖案可以用作選擇線。下導電圖案可以用作字線。圍繞第一溝道層153A的選擇線可以是第一選擇線，圍繞第二溝道層153B的選擇線可以是第二選擇線。第一選擇線和第二選擇線中一個是源極選擇線，第一選擇線和第二選擇線中剩余的一個是漏極選擇線。在用導電材料填充第一凹陷區(qū)173之前，可以在第一凹陷區(qū)173的內(nèi)表面中形成電荷阻擋層、存儲層和隧道絕緣層中的至少一種。例如，可以沿著限定了第一凹陷區(qū)173的內(nèi)表面形成電荷阻擋層、存儲層和隧道絕緣層之中的層，其中沿著限定了第一通孔141A和第二通孔141B的內(nèi)表面未形成所述層。
[0047]雖然附圖中沒有示出，但是如果第一材料層131是能夠用作第二層間絕緣層的氧化物層、且第二材料層133是導電層，則導電圖案181A至181E以及第二層間絕緣圖案ILD可以由狹縫171來限定。
[0048]可替選地，如果第一材料層131是能夠用作犧牲層的未摻雜多晶硅層、且第二材料層133是摻雜多晶硅層，則導電圖案181A至181E可以由狹縫171來限定。在這個例子中，通過選擇性刻蝕工藝僅去除透過狹縫171暴露的第一材料層131。從而，在去除了第一材料層131的區(qū)域中形成了第一凹陷區(qū)。接著，通過利用用于第二層間絕緣層的絕緣材料來填充第一凹陷區(qū)，形成第二層間絕緣圖案ILD。
[0049]如上所述，在通過各種工藝形成導電圖案181A至181E以及第二層間絕緣圖案ILD之后，在狹縫171中形成第二絕緣層183。
[0050]參見圖2H，通過使用掩模(未示出)作為刻蝕阻擋部、利用刻蝕工藝來將單元陣列區(qū)CAR的第一絕緣層155、以及接觸區(qū)CTR和外圍電路區(qū)PAR的第三層間絕緣層161刻蝕掉部分厚度，來形成第二至第五凹陷區(qū)191A至191D。因而，第一絕緣層155的高度低于第一和第二溝道層153A和153B的高度。這里，掩?？梢员恍纬蔀橛糜诙x第二至第五凹陷區(qū)191A至191D的圖案，且可以在形成第二至第五凹陷區(qū)191A至191D之后被去除。
[0051]第二至第五凹陷區(qū)191A至191D可以被形成為具有相同或不同的深度。例如，如果第一絕緣層155和第三層間絕緣層161由相同材料形成，則第二至第五凹陷區(qū)191A至191D可以被形成為具有相同深度?？商孢x地，如果第一絕緣層155和第三層間絕緣層161由不同材料形成，則第二至第五凹陷區(qū)191A至191D可以具有不同的深度。
[0052]第二凹陷區(qū)191A設置在外圍電路區(qū)PAR中，第三凹陷區(qū)191B設置在接觸區(qū)CTR中，第四凹陷區(qū)191C設置在第一通孔141A內(nèi)部，第五凹陷區(qū)191D設置在第二通孔141B內(nèi)部。
[0053]可以形成多個第二和第三凹陷區(qū)191A和191B。多個第二和第三凹陷區(qū)191A和191B的形狀和尺寸可以基于待形成的存儲器的尺寸。此外，第二凹陷區(qū)191A可以與驅(qū)動晶體管DTR分隔開或者與驅(qū)動晶體管DTR重疊。
[0054]參見圖21，第二至第五凹陷區(qū)191A至191D被導電材料填充。因而，第一電阻器195A形成在第二凹陷區(qū)191A內(nèi)，以及第二電阻器195B形成在第三凹陷區(qū)191B內(nèi)。因而，限定了與外圍電路區(qū)PAR重疊的第一電阻元件區(qū)RAR1、并且限定了與接觸區(qū)CTR重疊的第二電阻元件區(qū)RAR2。
[0055]第一電阻器195A或第二電阻器195B的形狀或尺寸可以基于期望的電阻器的尺寸或形狀而變化。
[0056]此外,第一導電插塞195C形成在第四凹陷區(qū)191C中，第二導電插塞1%D形成在第五凹陷區(qū)191D中。第一和第二導電插塞195C和1%D耦接到將要在后續(xù)工藝中形成在溝道結(jié)構(gòu)CH上的接觸插塞，以用來改善針對接觸插塞的接觸電阻。此外，第一和第二導電插塞195C和1%D以及第一和第二電阻器195A和195B可以由摻雜多晶硅層形成。在這種情況下，第一和第二導電插塞195C和1%D可以與用于選擇線的導電圖案(例如，導電圖案181E)重疊以便用作源極區(qū)和漏極區(qū)。
[0057]當?shù)诙恋谖灏枷輩^(qū)191A至191D被導電材料填充時，可以執(zhí)行平坦化工藝使得導電材料僅保留在第二至第五凹陷區(qū)191A至191D內(nèi)部。在這種情況下，用于限定第二至第五凹陷區(qū)191A至191D的掩?？梢杂米髌教够Ｖ箤?。在這種情況下，用于限定第二至第五凹陷區(qū)191A至191D的掩?？梢栽诘谝缓偷诙娮杵?95A和195B以及第一和第二導電插塞195C和1%D形成之后被去除。
[0058]如上所述，單兀陣列區(qū)CAR的第一和第二導電插塞195C和195D、以及第一和第二電阻器195A和195B可以同時形成，所以制造包括了電阻器的半導體器件的工藝可以被簡化。第一和第二電阻器195A和195B以及第一和第二導電插塞195C和1%D可以同時形成，使得第一和第二電阻器195A和195B可以具有與第一和第二導電插塞195C和1%D相同的高度。第一和第二電阻器195A和195B可以通過第三層間絕緣層161與驅(qū)動晶體管DTR以及導電圖案181A至181E分隔開。因而，獲得了其中第一和第二電阻器195A和195B可以分別與外圍電路區(qū)PAR和接觸區(qū)CTR重疊的第一和第二電阻元件區(qū)RARl和RAR2，由此提高了半導體器件的集成度。
[0059]在示例性實施例中，單元串沿著包括了第一和第二溝道層153A和153B的溝道結(jié)構(gòu)CH形成為U形，并且高于單元陣列區(qū)CAR中的襯底101以及高于耦接第一和第二溝道層153A和153B的管道溝道層153C而延伸。第一和第二溝道層153A和153B形成在第一和第二通孔141A和141B中，且穿通交替層疊在襯底101上的第二層間絕緣圖案ILD和導電圖案181A至181E。因而，第一和第二溝道層153A和153B被第二層間絕緣圖案ILD和導電圖案181A至181E圍繞。管道溝道層153C被設置在管道柵PG的溝槽111內(nèi)，其中溝槽111被形成在第一和第二溝道層153A和153B之下并層疊在襯底101之上。因而，管道溝道層153C被管道柵PG圍繞。管道晶體管被限定在管道層153C與管道柵PG的相交部分中。存儲單元被限定在第一和第二溝道層153A和153B與用于字線的導電圖案(例如，導電圖案181A至181D)的相交部分中，而選擇晶體管被限定在第一和第二溝道層153A和153B與用于選擇線的導電圖案(例如，導電圖案181E)的相交部分中。
[0060]盡管附圖中沒有不出，但是在形成第一和第二導電插塞195C和1%D以及第一和第二電阻器195A和195B之后，形成公共源級線、位線、接觸插塞和金屬布線。這里，接觸插塞中的至少一個(例如第一接觸插塞)耦接到導電圖案181A至181E中的一個、接觸插塞中的至少一個(例如第二接觸插塞)耦接到驅(qū)動晶體管DTR、以及金屬布線中的至少一個耦接到第一和第二接觸插塞，使得驅(qū)動晶體管DTR可以與導電圖案181A至181E耦接。在這種情況下，穿通第三層間絕緣層161的第一接觸插塞被設置成未耦接到第二電阻器195B，且穿通第三層間絕緣層161的第二接觸插塞被設置成未耦接到第一電阻器195A。此外，盡管附圖中沒有示出，然而第三接觸插塞形成在第一電阻器195A和第二電阻器195B上，且耦接第三接觸插塞中的一部分的金屬布線可以被形成。因而，通過耦接第一電阻器195A和第二電阻器195B可以實現(xiàn)具有各種值的電阻器。[0061]圖3是用于描述示例性半導體器件及其制造方法的視圖。
[0062]該示例性半導體器件包括:包含了單元陣列區(qū)CAR、接觸區(qū)CTR和外圍電路區(qū)PAR的襯底201，以及與襯底201上的接觸區(qū)CTR和外圍電路區(qū)PAR中的至少一個重疊的電阻元件區(qū)RARl和RAR2。第一電阻元件區(qū)RARl可以與外圍電路區(qū)PAR重疊，第二電阻元件區(qū)RAR2可以與接觸區(qū)CTR重疊。用于隔離元件的隔離層203可以形成在襯底201內(nèi)部。
[0063]單元串的源極區(qū)SI可以形成在單元陣列區(qū)CAR中的襯底201內(nèi)，耦接到源極區(qū)SI的多個單元串形成在單元陣列區(qū)CAR中的襯底201上。每個單元串沿著包括了溝道層253的溝道結(jié)構(gòu)CH而形成，溝道層253高于襯底201的上部而延伸。
[0064]溝道層253沿著限定通孔241的側(cè)壁來形成，通孔241穿通交替層疊在襯底201上的第一層間絕緣層圖案ILD和導電圖案281A至281F。因而，溝道層253耦接到源極區(qū)SI，且被第一層間絕緣層圖案ILD和導電圖案281A至281F包圍。溝道層253可以形成為具有開口中心部分的管形樣式，且管形的中心部分被第一絕緣層255填充。第一絕緣層255的高度可以比溝道層253的高度低。
[0065]包括電荷停止層、存儲層或隧道絕緣層的材料層251可以形成在溝道層253與導電圖案28IA至28IF之間。材料層251可以延伸到溝道層253與第一層間絕緣圖案ILD之間的空間中。
[0066]導電圖案28IA至28IF以及第一層間絕緣圖案ILD從單元陣列區(qū)CAR延伸到接觸區(qū)CTR。導電圖案281A至281F和第一層間絕緣圖案ILD的邊緣以臺階結(jié)構(gòu)形成在接觸區(qū)CTR 中。
[0067]導電圖案281A至281F之中至少一層最下導電圖案可以用作第一選擇線。導電圖案281A至281F之中至少一層最上導電圖案可以用作第二選擇線。第一選擇線與第二選擇線之間的導電圖案可以用作字線。存儲單元被限定在溝道層253與用于字線的導電圖案(例如，導電圖案281B至281E)的相交部分中。第一選擇晶體管被限定在溝道層253與用于第一選擇線的導電圖案(例如，導電圖案281A)的相交部分中。第二選擇晶體管被限定在溝道層253與用于第二選擇線的導電圖案(例如，導電圖案281F)的相交部分中。
[0068]導電圖案28IA至28IF和第一層間絕緣圖案ILD可以針對每個存儲塊或針對每個線被穿通導電圖案28IA至28IF和第一層間絕緣圖案ILD的狹縫271隔離。狹縫271可以形成在溝道層253之間。狹縫271被第二絕緣層283填充。
[0069]驅(qū)動晶體管DTR形成在外圍電路區(qū)PAR中。驅(qū)動晶體管DTR包括形成在襯底201上的柵絕緣層205、形成在柵絕緣層205上的驅(qū)動柵DG、和形成在驅(qū)動柵DG兩側(cè)的襯底201內(nèi)的源極區(qū)S2和漏極區(qū)D2。
[0070]驅(qū)動晶體管DTR、接觸區(qū)CTR的具有臺階結(jié)構(gòu)的導電圖案281A至281F以及第一層間絕緣圖案ILD被第二層間絕緣層261覆蓋。第二層間絕緣層261可以被形成為具有平坦結(jié)構(gòu)。
[0071]至少一個第一凹陷區(qū)291A形成在外圍電路區(qū)PAR的第二層間絕緣層261中，且至少一個第二凹陷區(qū)291B形成在接觸區(qū)CTR的第二層間絕緣層261中。第三凹陷區(qū)291C被比溝道層253低的第一絕緣層255限定在通孔241中。第一至第三凹陷區(qū)291A、291B和291C可以被形成為具有相同或不同的深度。第一電阻器295A形成在第一凹陷區(qū)291A中，第二電阻器295B形成在第二凹陷區(qū)291B中，以及導電插塞295C形成在第三凹陷區(qū)291C中。第一電阻器295A可以與驅(qū)動晶體管DTR重疊。
[0072]單兀陣列區(qū)CAR的第一導電插塞295C以及第一和第二電阻器295A和295B可以同時形成，使得制造包括了電阻器的半導體器件的工藝可以被簡化。第一和第二電阻器295A和295B以及導電插塞295C可以同時形成，使得第一和第二電阻器295A和295B的高度可以與導電插塞295C的高度相同。第一和第二電阻器295A和295B可以通過第二層間絕緣層261與驅(qū)動晶體管DTR以及導電圖案281A至281F分隔開。第一電阻元件區(qū)RARl可以與外圍電路區(qū)PAR重疊，第二電阻元件區(qū)RAR2可以與接觸區(qū)CTR重疊，由此提高半導體器件的集成度。
[0073]以下將更詳細描述制造半導體器件的示例性方法。
[0074]隔離層203形成在包括單元陣列區(qū)CAR、接觸區(qū)CTR和外圍電路區(qū)PAR的襯底201上。用于形成阱結(jié)構(gòu)的雜質(zhì)和用于調(diào)整閾值電壓的雜質(zhì)可以被注入到襯底201中。此外，用于形成單元串的源極區(qū)SI的雜質(zhì)可以被注入到襯底201中。
[0075]接著，柵絕緣層205和驅(qū)動柵DG被形成在外圍電路區(qū)PAR中的襯底201上，然后可以通過將雜質(zhì)注入到驅(qū)動柵DG兩側(cè)的襯底201中來形成源極區(qū)S2和漏極區(qū)D2。結(jié)果，形成了驅(qū)動晶體管DTR。
[0076]接著，第一材料層131和第二材料層133如圖2C所示交替層疊。通過刻蝕第一材料層131和第二材料層133來形成通孔241。隨后，沿著通孔241的表面形成包括電荷阻擋層、存儲層或隧道絕緣層中至少一種的材料層251，且溝道層253和第一絕緣層255如圖2D所示形成。
[0077]后續(xù)工藝類似于參考圖2E至21描述的上述工藝。
[0078]圖4是示出示例性存儲系統(tǒng)的配置圖。
[0079]參見圖4，示例性存儲系統(tǒng)1100可以包括非易失性存儲器件1120和存儲器控制器1110。
[0080]非易失性存儲器件1120可以包括結(jié)合圖1至3描述的半導體存儲器件。另外，非易失性存儲器件1120可以是包括了多個快閃存儲器芯片的多芯片封裝。
[0081 ] 存儲器控制器1110被配置成控制非易失性存儲器件1120，且可以包括SRAMl 111、CPU1112、主機接口 1113、ECC1114和存儲器接口 1115。SRAM1111用作CPU1112的操作存儲器，CPUl112執(zhí)行針對存儲器控制器1110的數(shù)據(jù)交換的總控制操作，且主機接口 1113包括與存儲系統(tǒng)1100耦接的主機的數(shù)據(jù)交換協(xié)議。另外，ECC1114檢測和糾正從非易失性存儲器件1120讀取的數(shù)據(jù)中包括的錯誤，以及存儲器接口 1115與非易失性存儲器件1120進行接口。另外，存儲器控制器1110還可以包括儲存用于與主機接口的代碼數(shù)據(jù)的ROM等。
[0082]具有上述配置的存儲系統(tǒng)1100可以是其中組合了非易失性存儲器件1120和存儲器控制器1110的固態(tài)硬盤(SSD)或存儲卡。例如，當存儲系統(tǒng)1100是SSD時，存儲器控制器1110可以經(jīng)由諸如USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI或IDE的各種接口協(xié)議中的一種來與外部設備(例如主機)通信。
[0083]圖5是示出示例性計算系統(tǒng)的配置圖。
[0084]參見圖5，示例性計算系統(tǒng)1200可以包括與系統(tǒng)總線1260電連接的CPU1220、RAM1230、用戶接口 1240、調(diào)制解調(diào)器1250和存儲系統(tǒng)1210。另外，當計算系統(tǒng)1200是移動設備時，計算系統(tǒng)1200可以進一步包括用于向計算系統(tǒng)1200供應操作電壓的電池，計算系統(tǒng)1200還可以包括應用芯片組、相機圖像處理器(CIS)或移動DRAM。
[0085]如結(jié)合圖4所描述的那樣，存儲系統(tǒng)1210可以包括非易失性存儲器件1212和存儲器控制器1211。
[0086]如上所述，在附圖和說明書中描述了實施例。本文所使用的特定術(shù)語是為了說明的目的，且不對權(quán)利要求中限定的本發(fā)明的范圍構(gòu)成限制。因而，本領(lǐng)域技術(shù)人員將理解至IJ，可以在不脫離本公開的實質(zhì)和范圍的情況下進行各種修改和實施其他等同示例。因此，本發(fā)明唯一的技術(shù)保護范圍將由所附權(quán)利要求的技術(shù)實質(zhì)來限定。
[0087]通過以上實施例可以看出，本申請?zhí)峁┝巳缦碌募夹g(shù)方案。
[0088]技術(shù)方案1.一種半導體器件，包括:
[0089]襯底，所述襯底包括第一區(qū)和第二區(qū)；
[0090]第一層間絕緣層和導電圖案，所述第一層間絕緣層和所述導電圖案交替層疊在所述襯底的第一區(qū)上；
[0091]第二層間絕緣層，所述第二層間絕緣層覆蓋所述第一層間絕緣層和所述導電圖案；以及
[0092]電阻器，所述電阻器形成在所述襯底的第二區(qū)中的第二層間絕緣層中。
[0093]技術(shù)方案2.如技術(shù)方案I所述的半導體器件，還包括:
[0094]通孔，所述通孔穿通所述第一層間絕緣層和所述導電圖案；
[0095]溝道層，所述溝道層沿著所述通孔的表面形成，使得所述溝道層為具有開口中心部分的管形；
[0096]絕緣層，所述絕緣層形成在所述溝道層的所述中心部分中，其中所述絕緣層的高度小于所述溝道層的高度；以及
[0097]導電插塞，所述導電插塞形成在所述溝道層的位于所述絕緣層上的中心部分中
[0098]技術(shù)方案3.如技術(shù)方案2所述的半導體器件，其中，所述導電插塞由與所述電阻器相同的材料形成。
[0099]技術(shù)方案4.如技術(shù)方案2所述的半導體器件，其中，所述導電插塞和所述電阻器具有相同高度。
[0100]技術(shù)方案5.如技術(shù)方案I所述的半導體器件，其中，所述導電圖案的邊緣和所述第一層間絕緣層的邊緣從所述第一區(qū)延伸至所述第二區(qū)，使得在所述襯底的第二區(qū)上形成了臺階結(jié)構(gòu)。
[0101]技術(shù)方案6.如技術(shù)方案5所述的半導體器件,還包括:
[0102]驅(qū)動柵，所述驅(qū)動柵形成在所述襯底的第二區(qū)中，其中所述驅(qū)動柵被所述第二層間絕緣層覆蓋、且被設置成與所述臺階結(jié)構(gòu)相鄰，
[0103]其中所述電阻器包括與所述驅(qū)動柵重疊的第一電阻器。
[0104]技術(shù)方案7.如技術(shù)方案5所述的半導體器件，其中所述電阻器包括設置在覆蓋所述臺階結(jié)構(gòu)的第二層間絕緣層中的第二電阻器。
[0105]技術(shù)方案8.如技術(shù)方案I所述的半導體器件，其中所述電阻器由多晶硅形成。
[0106]技術(shù)方案9.一種制造半導體器件的方法，所述方法包括:
[0107]在包括第一區(qū)和第二區(qū)的襯底上交替層疊第一材料層和第二材料層；
[0108]刻蝕形成在所述第二區(qū)上的第一材料層和第二材料層；[0109]形成層間絕緣層，所述層間絕緣層填充在其中第一材料層和第二材料層被刻蝕掉的區(qū)域中；
[0110]通過刻蝕所述襯底的第二區(qū)上的層間絕緣層來形成第一凹陷區(qū)；以及
[0111]在所述第一凹陷區(qū)內(nèi)形成電阻器。
[0112]技術(shù)方案10.如技術(shù)方案9所述的方法，還包括:
[0113]形成通孔，所述通孔穿通形成在所述襯底的第一區(qū)上的第一材料層和第二材料；
[0114]沿著限定所述通孔的表面形成管形溝道層，使得所述溝道層具有開口中心部分；
[0115]在所述管形溝道層的中心部分中形成絕緣層；
[0116]通過刻蝕所述絕緣層來在所述通孔中形成第二凹陷區(qū)；以及
[0117]在所述第二凹陷區(qū)中形成導電插塞。
[0118]技術(shù)方案11.如技術(shù)方案10所述的方法，其中，形成所述第二凹陷區(qū)和形成所述第一凹陷區(qū)被同時執(zhí)行。
[0119]技術(shù)方案12.如技術(shù)方案10所述的方法，其中形成導電插塞和形成電阻器被同時執(zhí)行。
[0120]技術(shù)方案13.如技術(shù)方案9所述的方法，還包括:
[0121]在形成所述第一材料層和所述第二材料層之前在所述第二區(qū)中形成驅(qū)動柵。
[0122]技術(shù)方案14.如技術(shù)方案13所述的方法，其中，形成電阻器還包括:
[0123]形成第一電阻器以重疊所述驅(qū)動柵。
[0124]技術(shù)方案15.如技術(shù)方案9所述的方法，其中，刻蝕所述第一材料層和所述第二材料層還包括:
[0125]刻蝕所述第二區(qū)中的所述第一材料層的邊緣和所述第二材料層的邊緣以具有臺階結(jié)構(gòu)。
[0126]技術(shù)方案16.如技術(shù)方案15所述的方法，其中，所述層間絕緣層覆蓋所述臺階結(jié)構(gòu)，并且所述電阻器包括設置在所述層間絕緣層中的第二電阻器。
[0127]技術(shù)方案17.如技術(shù)方案9所述的方法，其中，所述電阻器由摻雜多晶硅層形成。
【權(quán)利要求】
1.一種半導體器件，包括: 襯底，所述襯底包括第一區(qū)和第二區(qū)； 第一層間絕緣層和導電圖案，所述第一層間絕緣層和所述導電圖案交替層疊在所述襯底的第一區(qū)上； 第二層間絕緣層，所述第二層間絕緣層覆蓋所述第一層間絕緣層和所述導電圖案；以及 電阻器，所述電阻器形成在所述襯底的第二區(qū)中的第二層間絕緣層中。
2.如權(quán)利要求1所述的半導體器件，還包括: 通孔，所述通孔穿通所述第一層間絕緣層和所述導電圖案； 溝道層，所述溝道層沿著所述通孔的表面形成，使得所述溝道層為具有開口中心部分的管形； 絕緣層，所述絕緣層形成在所述溝道層的所述中心部分中，其中所述絕緣層的高度小于所述溝道層的高度；以及 導電插塞，所述導電插塞形成在所述溝道層的位于所述絕緣層上的中心部分中。
3.如權(quán)利要求2所述的半導體器件，其中，所述導電插塞由與所述電阻器相同的材料形成。
4.如權(quán)利要求2所述的半導體器件，其中，所述導電插塞和所述電阻器具有相同高度。
5.如權(quán)利要求1所述的半導體器件，其中，所述導電圖案的邊緣和所述第一層間絕緣層的邊緣從所述第一區(qū)延伸至所述第二區(qū)，使得在所述襯底的第二區(qū)上形成了臺階結(jié)構(gòu)。
6.如權(quán)利要求5所述的半導體器件，還包括: 驅(qū)動柵，所述驅(qū)動柵形成在所述襯底的第二區(qū)中，其中所述驅(qū)動柵被所述第二層間絕緣層覆蓋、且被設置成與所述臺階結(jié)構(gòu)相鄰， 其中所述電阻器包括與所述驅(qū)動柵重疊的第一電阻器。
7.如權(quán)利要求5所述的半導體器件，其中所述電阻器包括設置在覆蓋所述臺階結(jié)構(gòu)的第二層間絕緣層中的第二電阻器。
8.如權(quán)利要求1所述的半導體器件，其中所述電阻器由多晶硅形成。
9.一種制造半導體器件的方法，所述方法包括: 在包括第一區(qū)和第二區(qū)的襯底上交替層疊第一材料層和第二材料層； 刻蝕形成在所述第二區(qū)上的第一材料層和第二材料層； 形成層間絕緣層，所述層間絕緣層填充在其中第一材料層和第二材料層被刻蝕掉的區(qū)域中； 通過刻蝕所述襯底的第二區(qū)上的層間絕緣層來形成第一凹陷區(qū)；以及 在所述第一凹陷區(qū)內(nèi)形成電阻器。
10.如權(quán)利要求9所述的方法，還包括: 形成通孔，所述通孔穿通形成在所述襯底的第一區(qū)上的第一材料層和第二材料； 沿著限定所述通孔的表面形成管形溝道層，使得所述溝道層具有開口中心部分； 在所述管形溝道層的中心部分中形成絕緣層； 通過刻蝕所述絕緣層來在所述通孔中形成第二凹陷區(qū)；以及 在所述第二凹陷區(qū)中形成導電插塞。
【文檔編號】H01L21/77GK103872005SQ201310299558
【公開日】2014年6月18日 申請日期:2013年7月17日 優(yōu)先權(quán)日:2012年12月13日
【發(fā)明者】李東基 申請人:愛思開海力士有限公司