溝槽式金屬氧化物半導體場效應(yīng)管的制作方法
【專利摘要】本發(fā)明公開了一種溝槽式金屬氧化物半導體場效應(yīng)管，其在有源區(qū)中每兩個相鄰的柵溝槽之間具有多個溝槽式源-體接觸結(jié)構(gòu)，可以在降低柵電荷的同時不影響器件的雪崩特性。
【專利說明】溝槽式金屬氧化物半導體場效應(yīng)管
[0001]相關(guān)申請的交叉引用
[0002]本申請案要求對于2012年10月12日提交的美國專利申請第13/650，330號的優(yōu)先權(quán)，該專利申請披露的內(nèi)容通過全文引用而結(jié)合與本文中。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明主要涉及功率半導體器件的單元結(jié)構(gòu)和器件構(gòu)造。更具體地，本發(fā)明涉及具有多個溝槽式源-體接觸結(jié)構(gòu)的溝槽式金屬氧化物半導體場效應(yīng)管(trench metaloxide semiconductor field effect transistor)的新型改良的單兀結(jié)構(gòu)和器件構(gòu)造。
【背景技術(shù)】
[0004]圖1A所示為現(xiàn)有技術(shù)所揭示的一個N溝道溝槽式MOSFET (N-channel trenchM0SFET，下同)100，其中在有源區(qū)中每兩個相鄰的溝槽柵104之間，只有一個溝槽式源-體接觸結(jié)構(gòu)(trenched source-body contact,下同)101穿過η+源區(qū)102進入其下方的P型體區(qū)103。對于一個低壓的30VN溝道溝槽式M0SFET100，當柵源電壓Vgs分別為10V和
4.5V時，溝道電阻Rch分別約占了漏源電阻Rds總阻值的10%到30%。因為當器件的尺寸越小時，Rds就越小，因此當Vgs為4.5V時，溝道電阻Rch的作用就非常明顯。目前，當單元密度約為500M/in2時,利用0.18um工藝和鶴插塞技術(shù)可以實現(xiàn)最小1.0um的器件尺寸。然而，當電壓高于100V時，中高壓器件的應(yīng)用多為Vgs為IOVJP Rch占了 Rds的10%左右。對于如圖1A所示的溝槽式M0SFET，Rds方面沒有過多的改善反而在高單元密度時柵電荷(gate charge)明顯增高。
[0005]另一個現(xiàn)有技術(shù)美國專利號為8，049, 273的專利公開了一種溝槽式M0SFET110，如圖1B所示，其在每兩個相鄰的溝槽柵中具有多個溝槽式源-體接觸結(jié)構(gòu)111以改善在開關(guān)變換器中的峰值感應(yīng)電壓。然而，其η+源區(qū)112不僅僅靠近溝道區(qū)，而且還位于所述的多個溝槽式源-體接觸結(jié)構(gòu)111之間，這種結(jié)構(gòu)會因為出現(xiàn)兩個多余的寄生η+/Ρ/Ν+ 二極管而導致具有較差的雪崩特性。
[0006]因此，在半導體功率器件領(lǐng)域中，特別是對于溝槽式MOSFET的設(shè)計和制造，仍需要提供一種新型的器件結(jié)構(gòu)和制造方法可以解決上述現(xiàn)有技術(shù)具有的困難和設(shè)計限制。

【發(fā)明內(nèi)容】

[0007]本發(fā)明提供了一種溝槽式M0SFET，其具有多個溝槽式源-體接觸結(jié)構(gòu)，可以在有效降低柵電荷的同時增強器件的UIS(Unclamped Inductance Switching)電流以改善雪崩特性。
[0008]根據(jù)本發(fā)明的實施例，提供了一種溝槽式金屬氧化物半導體場效應(yīng)管，包括:
[0009](a)第一導電類型的襯底；
[0010](b)第一導電類型的外延層，位于所述的襯底的上表面，其中所述的外延層的多數(shù)載流子的濃度小于所述的襯底；[0011](C)多個第一柵溝槽，位于有源區(qū)，形成于所述的外延層中；
[0012](d)第二導電類型的體區(qū)，位于所述的外延層上方；
[0013](e)第一導電類型的源區(qū)，位于有源區(qū)，且位于所述的體區(qū)的上方；和
[0014](f)多個溝槽式源-體接觸結(jié)構(gòu)，位于有源區(qū)中每兩個相鄰的第一柵溝槽之間，每個所述的溝槽式源-體接觸結(jié)構(gòu)都填充以金屬插塞且延伸入所述的體區(qū)，將位于有源區(qū)的所述的源區(qū)和體區(qū)短接至源極金屬，其中所述的源區(qū)位于溝道區(qū)和與其相鄰的溝槽式源-體接觸結(jié)構(gòu)之間，而不存在于每兩個相鄰的溝槽式源-體接觸區(qū)之間。
[0015]在一些優(yōu)選的實施例中，還包括第二導電類型的體接觸區(qū)，其位于所述的體區(qū)中，且至少包圍每個所述的溝槽式源-體接觸結(jié)構(gòu)的底部，其中所述的體接觸區(qū)的多數(shù)載流子濃度大于所述的體區(qū)。
[0016]在一些優(yōu)選的實施例中，其中所述的金屬插塞為鎢插塞，且襯有一層Ti/TiN或Ta/TiN或Co/TiN作為勢壘層。
[0017]在一些優(yōu)選的實施例中，還包括一個靠近所述的有源區(qū)的溝槽式體接觸結(jié)構(gòu)，其填充以所述的金屬插塞，并延伸入靠近有源區(qū)的體區(qū)中，將該體區(qū)短接至源極金屬。
[0018]在一些優(yōu)選的實施例中，還包括一個位于柵接觸區(qū)的第二柵溝槽，其寬度大于或等于所述的第一柵溝槽，且具有與第一柵溝槽相同的填充結(jié)構(gòu)。
[0019]在一些優(yōu)選的實施例中，其中所述的第一柵溝槽包括一個襯有柵極氧化層的單電極，其中所述的柵極氧化層沿所述單電極的側(cè)壁的厚度等于或大于沿其底部的厚度。在另一些優(yōu)選的實施例中，其中所述的柵極氧化層沿所述單電極的底部的厚度大于沿其側(cè)壁的厚度。更優(yōu)選地，其中所述的單電極的上表面高于所述的外延層的上表面。
[0020]在一些優(yōu)選的實施例中，其中所述的第一柵溝槽填充以雙電極結(jié)構(gòu)，其包括一個位于下方的屏蔽電極和一個位于上方的柵電極，其中所述的屏蔽電極由一層柵極絕緣層包圍，所述的柵電極的側(cè)壁襯有柵極氧化層，并且所述的屏蔽電極和所述的柵電極之間由一層絕緣間層所絕緣。更優(yōu)選地，還包括一個屏蔽柵溝槽，其填充以一個單屏蔽電極且經(jīng)由一個溝槽式屏蔽電極接觸結(jié)構(gòu)而短接至所述的源極金屬。
【專利附圖】

【附圖說明】
[0021]本發(fā)明的這些和其他實施方式的優(yōu)點將通過下面結(jié)合附圖的詳細說明和所附權(quán)利要求書，使得本領(lǐng)域的普通技術(shù)人員明了，其中:
[0022]圖1A示出了現(xiàn)有技術(shù)所揭示的一種溝槽式MOSFET的剖面圖。
[0023]圖1B示出了現(xiàn)有技術(shù)所揭示的另一種溝槽式MOSFET的3D視圖。
[0024]圖2示出了根據(jù)本發(fā)明的一個優(yōu)選實施例的剖面圖。
[0025]圖3示出了根據(jù)本發(fā)明的另一個優(yōu)選實施例的剖面圖。
[0026]圖4示出了根據(jù)本發(fā)明的另一個優(yōu)選實施例的剖面圖。
[0027]圖5示出了根據(jù)本發(fā)明的另一個優(yōu)選實施例的剖面圖。
[0028]圖6示出了根據(jù)本發(fā)明的另一個優(yōu)選實施例的剖面圖。
【具體實施方式】
[0029]下面參照附圖更詳細地說明本發(fā)明，其中示出了本發(fā)明的優(yōu)選實施例。本發(fā)明可以，但是以不同的方式體現(xiàn)，但是不應(yīng)該局限于在此所述的實施例。例如，這里的說明更多地引用N溝道的半導體集成電路，但是很明顯其他器件也是可能的。下文是通過參考各個附圖來對實踐本發(fā)明的優(yōu)選實施例進行詳細描述。一些方向術(shù)語，例如“頂部”、“底部”、“前”、“后”、“上方”、“下方”等，是參考各個附圖的方向進行描述的。由于實施例中的元件可以被放置在許多不同的方向，因此，本發(fā)明中的方向術(shù)語只是用于描述而不能被視為對本發(fā)明的限制。應(yīng)該理解的是，實施例中各種結(jié)構(gòu)或者邏輯上的替代和修改都應(yīng)該被涵蓋在本發(fā)明的真正精神和范圍內(nèi)。因此，以下的詳細描述不能被視為對本發(fā)明的限制，本發(fā)明的涵蓋范圍由附后的權(quán)利要求界定。應(yīng)該理解的是，本發(fā)明中所描述的各個優(yōu)選實施例的發(fā)明特征可以相互結(jié)合，有特別說明的除外。
[0030]圖2所示的是根據(jù)本發(fā)明的一個優(yōu)選的實施例，其中N溝道溝槽式M0SFET200形成于一個N-外延層201中(本發(fā)明的導電類型并不用于限制作用，也可以是P溝道溝槽式MOSFET形成在位于P+襯底之上的P-外延層中)，該N-外延層201位于一個N+襯底202之上，其中該N+襯底202的下表面覆蓋有金屬層作為漏極金屬203，該金屬層優(yōu)選地為Ti/Ni/Ag。在N-外延層201中，包括多個位于有源區(qū)的第一柵溝槽204和至少一個位于柵接觸區(qū)的第二柵溝槽204’，其中所述的第二柵溝槽204’的溝槽寬度優(yōu)選地大于所述的第一柵溝槽204的溝槽寬度。每個所述的第一柵溝槽204和第二柵溝槽204’都襯有一層柵極氧化層206并填充以單電極205，其中所述單電極205優(yōu)選地由摻雜的多晶硅層實現(xiàn)，并且所述的柵極氧化層206沿所述的單電極205側(cè)壁和底部的厚度相同。在另一些優(yōu)選的實施例中，所述的柵極氧化層206沿所述的單電極205側(cè)壁的厚度大于沿其底部的厚度。P型體區(qū)207形成于所述的N-外延層201的上部，并且在有源區(qū)中位于兩個相鄰的第一柵溝槽204之間，P型體區(qū)207的上部形成有η+源區(qū)211，兩個溝槽式源-體接觸結(jié)構(gòu)208穿過一個接觸絕緣層210和所述η+源區(qū)211并延伸入所述P型體區(qū)207，將所述η+源區(qū)211和所述的P型體區(qū)207短接至源極金屬215。其中所述的溝槽式源-體接觸結(jié)構(gòu)208填充以金屬插塞209，其可以優(yōu)選地為鎢插塞并襯有一層勢壘層Ti/TiN或Ta/TiN或Co/TiN(未示出)，在另一些優(yōu)選的實施例中，金屬插塞可以直接點擊源極金屬來實現(xiàn)。值得注意的是，在每兩個相鄰的第一柵溝槽204之間，所述的η+源區(qū)211只位于溝道區(qū)和與其臨近的溝槽式源-體接觸結(jié)構(gòu)208之間，即所述的η+源區(qū)211不存在于兩個相鄰的溝槽式源-體接觸結(jié)構(gòu)208之間，這種結(jié)構(gòu)可以增強器件的nS電流進而改善器件的雪崩特性。此外，靠近有源區(qū)的P型體區(qū)207經(jīng)由一個溝槽式體接觸結(jié)構(gòu)214短接至所述的源極金屬215，其中所述的溝槽式體接觸結(jié)構(gòu)214也填充以所述的金屬插塞209。同時，在所述的P型體區(qū)207中形成有一個P+體接觸區(qū)212，其至少包圍每個所述的溝槽式源-體接觸結(jié)構(gòu)208和所述的溝槽式體接觸結(jié)構(gòu)214的底部，以降低所述的金屬插塞209與所述的P型體區(qū)207之間的接觸電阻。在柵接觸區(qū)，一個溝槽式柵接觸結(jié)構(gòu)216穿過所述的接觸絕緣層210并延伸入位于第二柵溝槽204’中的單電極205，該溝槽式柵接觸結(jié)構(gòu)216也填充以所述的金屬插塞209，以將所述的所有單電極205短接至柵極金屬217。
[0031]圖3所示的是根據(jù)本發(fā)明的另一個優(yōu)選的實施例，其中N溝道溝槽式M0SFET300的結(jié)構(gòu)與圖2相似，除了在圖3的有源區(qū)中，在每兩個相鄰的第一溝槽柵304之間，除了包括兩個溝槽式源-體接觸結(jié)構(gòu)308之外，還包括一個溝槽式體接觸結(jié)構(gòu)301，其位于所述的兩個相鄰的溝槽式源-體接觸結(jié)構(gòu)308之間，且其沒有被η+源區(qū)311包圍。即所述的η+源區(qū)311仍然只存在于溝道區(qū)和與其相鄰的溝槽式源-體接觸結(jié)構(gòu)308之間。所述的每個溝槽式源-體接觸結(jié)構(gòu)308和溝槽式體接觸結(jié)構(gòu)301都填充以金屬插塞309且底部都被p+體接觸區(qū)312包圍以降低所述的金屬插塞309和P型體區(qū)307之間的接觸電阻。
[0032]圖4所示的是根據(jù)本發(fā)明的另一個優(yōu)選的實施例，其中N溝道溝槽式M0SFET400的結(jié)構(gòu)與圖2相似，除了在圖4中，柵極氧化層406沿單電極405底部的厚度大于沿其側(cè)壁的厚度。
[0033]圖5所示的是根據(jù)本發(fā)明的另一個優(yōu)選的實施例，其中N溝道溝槽式M0SFET500的結(jié)構(gòu)與圖2相似，除了在圖5中，第一柵溝槽504和第二柵溝槽504’中的單電極505都具有梯田狀的柵結(jié)構(gòu)(terrace gate),即所述的單電極505的上表面高于N-外延層501的上表面，并且柵極氧化層506沿所述的單電極505底部的厚度大于沿其側(cè)壁的厚度。在另一些優(yōu)選的實施例中，該柵極氧化層506沿所述的單電極505側(cè)壁的厚度可以等于或大于沿其底部的厚度。
[0034]圖6所示的是根據(jù)本發(fā)明的另一個優(yōu)選的實施例，其中N溝道溝槽式M0SFET600的結(jié)構(gòu)與圖2相似，除了在圖6中，每個第一柵溝槽604和第二柵溝槽604’中都具有雙電極結(jié)構(gòu)，其包括一個位于下方的屏蔽電極605 (S)和一個位于上方的柵電極606(G),其中所述的屏蔽電極605的由一層柵極絕緣層607包圍，所述的柵電極606的側(cè)壁襯有柵極氧化層608，并且所述的屏蔽電極605和所述的柵電極606之間由一層絕緣間層609相絕緣。該溝槽式M0SFET600還包括一個屏蔽柵溝槽610，其僅僅填充一個單的屏蔽電極605，以將所有的屏蔽電極605經(jīng)由一個溝槽式屏蔽電極接觸結(jié)構(gòu)612而短接至源極金屬611，其中所述的溝槽式屏蔽電極接觸結(jié)構(gòu)填充以金屬插塞613。
[0035]盡管在此說明了各種實施例，可以理解，在不脫離本發(fā)明的精神和范圍的所附權(quán)利要求書的范圍內(nèi)，通過所述的指導，可以對本發(fā)明作出各種修改。例如，可以用本發(fā)明的方法形成其導電類型與文中所描述的相反的導電類型的各種半導體區(qū)域的結(jié)構(gòu)。
【權(quán)利要求】
1.一種溝槽式金屬氧化物半導體場效應(yīng)管，包括: 第一導電類型的襯底； 第一導電類型的外延層，位于所述的襯底的上表面，其中所述的外延層的多數(shù)載流子的濃度小于所述的襯底； 多個第一柵溝槽，位于有源區(qū)，形成于所述的外延層中； 第二導電類型的體區(qū)，位于所述的外延層上方； 第一導電類型的源區(qū)，位于有源區(qū)，且位于所述的體區(qū)的上方；和 多個溝槽式源-體接觸結(jié)構(gòu)，位于有源區(qū)中每兩個相鄰的第一柵溝槽之間，每個所述的溝槽式源-體接觸結(jié)構(gòu)都填充以金屬插塞且延伸入所述的體區(qū)，將位于有源區(qū)的所述的源區(qū)和體區(qū)短接至源極金屬，其中所述的源區(qū)位于溝道區(qū)和與其相鄰的溝槽式源-體接觸結(jié)構(gòu)之間，而不存在于每兩個相鄰的溝槽式源-體接觸區(qū)之間。
2.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，還包括第二導電類型的體接觸區(qū),其位于所述的體區(qū)中，且至少包圍每個所述的溝槽式源-體接觸結(jié)構(gòu)的底部,其中所述的體接觸區(qū)的多數(shù)載流子濃度大于所述的體區(qū)。
3.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，其中所述的金屬插塞為鎢插塞，且襯有一層Ti/TiN或Ta/TiN或Co/TiN作為勢壘層。
4.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，還包括一個靠近所述的有源區(qū)的溝槽式體接觸結(jié)構(gòu)，其填充以所述的金屬插塞，并延伸入靠近有源區(qū)的體區(qū)中，將該體區(qū)短接至源極金屬。
5.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，還包括一個位于柵接觸區(qū)的第二柵溝槽，其寬度大于或等于所述的第一柵溝槽，且具有與第一柵溝槽相同的填充結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，其中所述的第一柵溝槽包括一個襯有柵極氧化層的單電極，其中所述的柵極氧化層沿所述單電極的側(cè)壁的厚度等于或大于沿其底部的厚度。
7.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，其中所述的第一柵溝槽包括一個襯有柵極氧化層的單電極，其中所述的柵極氧化層沿所述單電極的底部的厚度大于沿其側(cè)壁的厚度。
8.根據(jù)權(quán)利要求6或7所述的溝槽式金屬氧化物半導體場效應(yīng)管，其中所述的單電極的上表面高于所述的外延層的上表面。
9.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，其中所述的第一柵溝槽填充以雙電極結(jié)構(gòu)，其包括一個位于下方的屏蔽電極和一個位于上方的柵電極，其中所述的屏蔽電極由一層柵極絕緣層包圍，所述的柵電極的側(cè)壁襯有柵極氧化層，并且所述的屏蔽電極和所述的柵電極之間由一層絕緣間層所絕緣。
10.根據(jù)權(quán)利要求1所述的溝槽式金屬氧化物半導體場效應(yīng)管，還包括一個屏蔽柵溝槽，其填充以一個單屏蔽電極且經(jīng)由一個溝槽式屏蔽電極接觸結(jié)構(gòu)而短接至所述的源極金屬。
【文檔編號】H01L29/78GK103730500SQ201310333026
【公開日】2014年4月16日 申請日期:2013年7月31日 優(yōu)先權(quán)日:2012年10月12日
【發(fā)明者】謝福淵 申請人:力士科技股份有限公司