為使用全金屬柵極的互補(bǔ)金屬氧化物半導(dǎo)體集成多閾值電壓器件的方法和系統(tǒng)的制作方法
【專利摘要】本發(fā)明涉及為使用全金屬柵極的互補(bǔ)金屬氧化物半導(dǎo)體集成多閾值電壓器件的方法和系統(tǒng)。提供襯底，該襯底上已形成有第一區(qū)域和與所述第一區(qū)域互補(bǔ)類型的第二區(qū)域。在所述襯底之上沉積柵極電介質(zhì)，并且在所述柵極電介質(zhì)之上沉積第一全金屬柵極疊層。去除所述第一區(qū)域之上的所述第一全金屬柵極疊層以產(chǎn)生所得到的結(jié)構(gòu)。與所述第一區(qū)域之上的所述柵極電介質(zhì)相接觸地在所得到的結(jié)構(gòu)之上沉積第二全金屬柵極疊層。密封所述第一和第二全金屬柵極疊層。
【專利說明】為使用全金屬柵極的互補(bǔ)金屬氧化物半導(dǎo)體集成多閾值電壓器件的方法和系統(tǒng)
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電氣、電子以及計(jì)算機(jī)領(lǐng)域，更具體地，涉及硅器件和集成技術(shù)等。
【背景技術(shù)】
[0002]特別地對(duì)于低功率(LP)應(yīng)用而言，超過20nm節(jié)點(diǎn)的按比例縮小體技術(shù)(scalingbulk technology)面臨著艱難的挑戰(zhàn)，部分是由于密度、功率和性能的競(jìng)爭(zhēng)性要求，并且部分是因?yàn)樵黾拥钠骷兓图纳?yīng)。芯片上系統(tǒng)(SoC)應(yīng)用需要各種晶體管組來(lái)實(shí)現(xiàn)功率和性能之間的最佳權(quán)衡。
[0003]此外，隨著間距繼續(xù)按比例縮小，想要能夠?qū)⒔佑|著陸到正確的位置變得越來(lái)越難。全金屬柵極技術(shù)使得能夠?qū)崿F(xiàn)自對(duì)準(zhǔn)的接觸(self-aligned contact)。對(duì)于SoC應(yīng)用，多閾值電壓(Vt)是重要的技術(shù)要求。諸如極薄絕緣體上硅(ETSOI)或FinFET (鰭型場(chǎng)效應(yīng)晶體管)的完全耗盡器件通常需要功函數(shù)調(diào)制來(lái)獲得不同的Vt，這不可能通過溝道摻雜實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的原理為使用全金屬柵極的互補(bǔ)金屬氧化物半導(dǎo)體提供了用于集成多閾值電壓器件的技術(shù)。在一個(gè)方面中，一種示例性方法包括以下步驟:提供襯底，該襯底上已形成有第一區(qū)域和與所述第一區(qū)域互補(bǔ)類型的第二區(qū)域；在所述襯底之上沉積柵極電介質(zhì)；在所述柵極電介質(zhì)之上沉積第一全金屬柵極疊層；去除所述第一區(qū)域之上的所述第一全金屬柵極疊層以產(chǎn)生所得到的結(jié)構(gòu)；與所述第一區(qū)域之上的所述柵極電介質(zhì)相接觸地在所述所得到的結(jié)構(gòu)之上沉積第二全金屬柵極疊層；以及密封(encapsulate)所述第一和第二全金屬柵極疊層。
[0005]在另一方面中，一種不例性電路結(jié)構(gòu)包括:襯底，其上已形成有第一晶體管和第二晶體管，所述第一晶體管具有源極、漏極和溝道，所述第二晶體管具有源極、漏極和溝道且是與所述第一晶體管互補(bǔ)的類型。還包括:第一全金屬柵極疊層，其形成在所述第一晶體管的溝道之上；第二全金屬柵極疊層，其形成在所述第二晶體管的溝道之上；第一密封物(encapsulation),其包圍所述第一全金屬柵極疊層；第二密封物，其包圍所述第二全金屬柵極疊層；硅化的接觸，其位于所述第一和第二密封物之間；以及自對(duì)準(zhǔn)的接觸，其從所述硅化的接觸凸出。所述第一全金屬柵極疊層由將所述第一晶體管調(diào)制到第一閾值電壓的材料形成，并且所述第二全金屬柵極疊層由將所述第二晶體管調(diào)制到不同于所述第一閾值電壓的第二閾值電壓的材料形成。
[0006]如本文中所使用的，“促進(jìn)”一動(dòng)作包括執(zhí)行該動(dòng)作、使該動(dòng)作更容易、幫助執(zhí)行該動(dòng)作或者使得該動(dòng)作被執(zhí)行。因此，通過舉例而并非限制，在一個(gè)計(jì)算機(jī)處理器上執(zhí)行的指令可以通過發(fā)送適當(dāng)?shù)?一個(gè)或多個(gè))命令以使得由一件半導(dǎo)體處理設(shè)備執(zhí)行的動(dòng)作被執(zhí)行或者輔助該動(dòng)作被執(zhí)行，來(lái)促進(jìn)由該件半導(dǎo)體處理設(shè)備執(zhí)行的動(dòng)作。為了避免疑問，當(dāng)一個(gè)行動(dòng)者通過并非執(zhí)行一動(dòng)作而促進(jìn)該動(dòng)作時(shí)，該動(dòng)作仍由某個(gè)實(shí)體或?qū)嶓w組合執(zhí)行。
[0007]本發(fā)明的技術(shù)可以提供顯著的有益技術(shù)效果。例如，一個(gè)或多個(gè)實(shí)施例可以提供下述優(yōu)點(diǎn)中的一個(gè)或多個(gè):
[0008].既實(shí)現(xiàn)Vt調(diào)制也實(shí)現(xiàn)自對(duì)準(zhǔn)的接觸
[0009].通過材料和工藝使得Vt移動(dòng)
[0010].減少對(duì)溝道摻雜的需要或消除溝道摻雜(避免短溝道懲罰(penalty))
[0011].減少對(duì)地平面/背柵的需要或消除地平面/背柵(避免嚴(yán)重的集成挑戰(zhàn))
[0012]?使得能以先柵極集成(gate-first integration)實(shí)現(xiàn)簡(jiǎn)單的工藝流程
[0013].擴(kuò)展到平面rosoi (部分耗盡的SOI) /體和FinFET
[0014]通過下面對(duì)其示例性實(shí)施例的詳細(xì)描述，本發(fā)明的這些和其它特征及優(yōu)點(diǎn)將變得顯而易見，將結(jié)合附圖來(lái)閱讀所述詳細(xì)描述。 【專利附圖】

【附圖說明】
[0015]圖1示出了具有與自對(duì)準(zhǔn)的接觸(SAC)集成的全金屬柵極(FMG)的兩個(gè)晶體管的示意圖；
[0016]圖2示出了與圖1的晶體管類似的具體詳細(xì)實(shí)施例的橫截面視圖；以及
[0017]圖3-10示出了制造圖1和2的晶體管時(shí)的示例性步驟。
【具體實(shí)施方式】
[0018]如所述的，特別地對(duì)于低功率(LP)應(yīng)用而言，超過20nm節(jié)點(diǎn)的按比例縮小體技術(shù)面臨著艱難的挑戰(zhàn)，部分是由于密度、功率和性能的競(jìng)爭(zhēng)性要求，并且部分是因?yàn)樵黾拥钠骷兓图纳?yīng)。芯片上系統(tǒng)(SoC)應(yīng)用需要各種晶體管組來(lái)實(shí)現(xiàn)功率和性能之間的最佳權(quán)衡。
[0019]此外，也如所述的，隨著間距繼續(xù)按比例縮小，想要能夠?qū)⒔佑|著陸到正確的位置變得越來(lái)越難。全金屬柵極技術(shù)使得能夠?qū)崿F(xiàn)自對(duì)準(zhǔn)的接觸。對(duì)于SoC應(yīng)用，多閾值電壓(Vt)是重要的技術(shù)要求。諸如極薄絕緣體上硅(ETSOI)或FinFET (鰭型場(chǎng)效應(yīng)晶體管)的完全耗盡器件通常需要功函數(shù)調(diào)制來(lái)獲得不同的Vt，這不可能通過溝道摻雜實(shí)現(xiàn)。
[0020]一個(gè)或多個(gè)實(shí)施例為體或SOI (絕緣體上硅)技術(shù)提供了在同一芯片上實(shí)現(xiàn)多Vt器件(低、中和高Vt)的方法和工藝。一個(gè)或多個(gè)實(shí)施例比現(xiàn)有技術(shù)簡(jiǎn)單并且克服了當(dāng)前的先柵極(gate-first)集成方案所遇到的若干挑戰(zhàn)。一個(gè)或多個(gè)實(shí)施例也使得能夠?qū)崿F(xiàn)可用于自對(duì)準(zhǔn)的接觸的全金屬柵極集成。一個(gè)或多個(gè)實(shí)施例可以擴(kuò)展到諸如FinFET的非平面器件。
[0021]一個(gè)或多個(gè)實(shí)施例使用全金屬柵極疊層來(lái)在同一芯片上實(shí)現(xiàn)多Vt器件。一個(gè)或多個(gè)實(shí)例使得能夠同時(shí)實(shí)現(xiàn)Vt調(diào)制和自對(duì)準(zhǔn)的接觸；通過材料和工藝的Vt移動(dòng)；減少對(duì)溝道摻雜的需要或消除了溝道摻雜(避免短溝道懲罰)；減少了對(duì)地平面/背柵的需要或消除了地平面/背柵(避免嚴(yán)重的集成挑戰(zhàn));能夠以先柵極集成實(shí)現(xiàn)簡(jiǎn)單的工藝流程；和/或可擴(kuò)展到平面rosoi/體和FinFET技術(shù)。
[0022]圖1示出了包括與自對(duì)準(zhǔn)的接觸(SAC)集成的全金屬柵極(FMG)的示意圖。注意，襯底112具有由硅或任何其它適當(dāng)?shù)陌雽?dǎo)體形成的溝道113。還要注意，一個(gè)或多個(gè)實(shí)施例可以使用各種技術(shù)實(shí)現(xiàn)；例如，體硅或該圖中示出的絕緣體上硅(SOI)。柵極電介質(zhì)以118不出，娃化的接觸以119不出。全金屬柵極疊層127包括第一金屬層121、第二金屬層123和第三金屬層125。該全金屬柵極疊層以柵極硬掩膜129 (例如，SiN)結(jié)束并且在兩側(cè)具有隔離物124 (例如，SiN)。自對(duì)準(zhǔn)的接觸以130示出并且它們被層間電介質(zhì)(絕緣體)117分隔開。對(duì)于絕緣體117，適當(dāng)材料的非限制性實(shí)例包括諸如氧化硅和氮化硅的電介質(zhì)。例如，電介質(zhì)膜可以被沉積或旋涂?？梢岳缡褂靡阎墓に囉涉u形成導(dǎo)電接觸130，或使用已知的工藝由鋁形成導(dǎo)電接觸130。
[0023]因此，在一個(gè)或多個(gè)實(shí)施例中，全金屬柵極(FMG)疊層具有絕緣體、若干個(gè)金屬層并且然后被氮化硅或類似物覆蓋。FMG由此被完全密封，以便不對(duì)工藝中稍后的接觸敞開。氮化硅是隔離物和硬掩膜的優(yōu)選材料，但是可以使用任何合適的絕緣體。
[0024]對(duì)于nMOS器件，高閾值電壓(HVT)選項(xiàng)包括沒有蓋層的全金屬柵極(FMG)疊層以及具有“P”蓋層的FMG疊層。中閾值電壓(MVT)選項(xiàng)包括具有“A”蓋層的FMG疊層和具有“A”蓋層和“P”蓋層的FMG疊層。低閾值電壓(LVT)選項(xiàng)包括FMG疊層和“A”蓋層。
[0025]對(duì)于pMOS器件，HVT選項(xiàng)包括具有“A”蓋層的FMG疊層；MVT選項(xiàng)包括FMG疊層和“A”蓋層、FMG疊層、以及“A”蓋層、以及“P”蓋層、或者厚的FMG疊層；并且LVT選項(xiàng)包括薄FMG疊層。
[0026]在一些情況下,在nMOS和pMOS器件上都米用全金屬柵極,并且對(duì)于模擬和輸入/輸出(10)器件也使用全金屬柵極。在FMG疊層中使用蓋層與金屬厚度相結(jié)合來(lái)調(diào)制Vt。
[0027]現(xiàn)在應(yīng)當(dāng)注意圖2，圖2與第一說明性實(shí)施例相結(jié)合描繪了用于多Vt的FMG柵極疊層。如所述的，在nMOS和pMOS器件上都采用全金屬柵極，并且對(duì)于模擬和10器件也使用全金屬柵極。在 FMG疊層中使用蓋層與金屬厚度相結(jié)合來(lái)調(diào)制Vt。特別地，注意視圖402和視圖404，穿過1/4間隙nMOS區(qū)域410的橫截面；視圖406，穿過1/4間隙pMOS區(qū)域412的橫截面；以及視圖408,穿過中間間隙(mid gap)pM0S區(qū)域414的橫截面。下面將解釋符號(hào)“HVT pM0S”、“HVT nMOS”和“中間間隙nMOS”。區(qū)域410、412、414形成在合適的襯底(未示出)上并且被隔離區(qū)416、418分隔開。區(qū)域416、418例如可以使用公知的淺溝槽隔離工藝由氧化硅形成。注意界面層420，其可以在高k沉積之前由例如在硅襯底上生長(zhǎng)的適當(dāng)?shù)难趸锘蜓醯镄纬伞＿€要注意氧化鉿(Η--2)層422。
[0028]現(xiàn)在參考與圖1類似的視圖404。在1/4間隙nMOS區(qū)域410的頂上是界面層420和氧化鉿層422。TiN層424-3對(duì)應(yīng)于金屬1，圖1中的元件121 ；TaAlN-T3對(duì)應(yīng)于金屬2，圖1中的元件123 ;并且鎢層432對(duì)應(yīng)于金屬3，圖1中的元件125。最后，SiN層434對(duì)應(yīng)于圖1中的硬掩膜129。
[0029]現(xiàn)在參考視圖406。在1/4間隙pMOS區(qū)域412的頂上是界面層420和氧化鉿層422 ；TiN 層 424-2、TaAlN_T2 層 428、TiN 層 424-3、TaAlN_T3 層 430、以及鎢層 432。最后，注意SiN (硬掩膜)層434。
[0030]現(xiàn)在參考視圖408。在中間間隙pMOS區(qū)域414的頂上是界面層420和氧化鉿層422 ；TiN 層 424-1'TaAlN-Tl 層 426,TiN 層 424-2、TaAlN_T2 層 428,TiN 層 424-3、TaAlN_T3層430、以及鎢層432。最后，注意SiN (硬掩膜)層434。
[0031]圖3-10示出了制造圖1和2的晶體管時(shí)的示例性步驟。在圖3中，在所有器件上沉積柵極電介質(zhì)。注意IL (界面層)420和氧化鉿(高K電介質(zhì))422。氧化鉿是優(yōu)選的但非限制性的實(shí)例；備選方案包括介電常數(shù)大于3.9的任何適當(dāng)?shù)牟牧?，包括諸如氧化鋯、氧化鑭或氧化鈦的材料，這取決于半導(dǎo)體的類型。
[0032]在圖4中，在所有器件上沉積FMG疊層。注意TiN層424-1和TaAlN-Tl層426。圖4的疊層具有適合于中間間隙器件414的特性。
[0033]在圖5中，進(jìn)行光刻以打開pFET柵極疊層。注意可溶于顯影劑的底部抗反射涂層(DBARC) 501以及光致抗蝕劑503。在505示出了構(gòu)圖以打開pFET柵極疊層。
[0034]在圖6中，蝕刻pFET器件上的金屬，如607所示，并且該蝕刻在對(duì)于抗蝕劑有選擇性的柵極電介質(zhì)上停止；然后剝離抗蝕劑。
[0035]在圖7中，為PMOS器件沉積接下來(lái)的材料。特別地，直接在區(qū)域412之上的pFET柵極電介質(zhì)上沉積第二 FMG疊層。
[0036]在圖8中，進(jìn)行光刻以打開nFET柵極疊層。注意可溶于顯影劑的底部抗反射涂層(DBARC) 801以及光致抗蝕劑803。在805示出了構(gòu)圖以打開pFET柵極疊層。
[0037]在圖9中，蝕刻nFET器件上的金屬，如807所示，并且該蝕刻在對(duì)于抗蝕劑有選擇性的柵極電介質(zhì)上停止；然后剝離抗蝕劑。
[0038]在圖10中，在區(qū)域410之上沉積用于nMOS的第三FMG疊層。第三FMG疊層直接在nFET柵極電介質(zhì)上。因此，圖10示出了鎢柵極432和柵極硬掩膜(氮化物)434的沉積。該步驟產(chǎn)生了圖2中的402所示的最終結(jié)構(gòu)，其中在最終產(chǎn)品中所有金屬層被SiN密封。
[0039]各種備選實(shí)施例是可能的。例如，一些實(shí)施例使用蓋層與FMG疊層中的金屬厚度相結(jié)合來(lái)調(diào)制Vt。例如，在圖4中，蓋層可以被添加在層422與424-1之間；在圖7中，蓋層可以被添加在層422與424-2之間；并且在圖10中，蓋層可以被添加在層422與424-3之間。在下面的段落中提供蓋層的例子。
[0040]蓋層可以用來(lái)提供另外的nFET和pFET移動(dòng)(shift)，這取決于所采用的具體蓋層。蓋層的選擇取決于相鄰物。通常，如果與NFET相鄰，蓋層應(yīng)當(dāng)使用IIA和IIB族元素(例如氧化鑭、氧化鎂或氧化鈹)；如果與PFET相鄰，蓋層應(yīng)當(dāng)使用包含Al、Ge或Ti的材料(例如，氧化鋁、氧化鈦)。但是，注意，這些應(yīng)用會(huì)降低Vt。在一些情況下，可能期望提高Vt，在這種情況下，可以在NFET上采用PFET蓋層。不同類型的蓋層可以稱為功函數(shù)降低蓋層和功函數(shù)提高蓋層。一般而言，蓋層類似于能夠用于調(diào)整Vt的“旋鈕”。再次參考圖2，區(qū)域404、406、408代表用于I/4間隙nMOS、I/4間隙pMOS和中間間隙pMOS的疊層。然而，這用于期望降低Vt的情況。如果期望提高Vt (HVT)，所述應(yīng)用可以被切換，并且疊層404可以用于HVT pMOS，疊層406可用于HVT nMOS。中間間隙疊層實(shí)質(zhì)上兩種情況都一樣，正如記號(hào)“中間間隙PMOS”下的記號(hào)“中間間隙nMOS”所指示的。
[0041]考慮至此的討論，可以理解，在一般意義上，根據(jù)本發(fā)明的一方面的示例性方法包括提供襯底112的步驟，該襯底112上形成有第一區(qū)域412和與第一區(qū)域互補(bǔ)的類型的第二區(qū)域410。另外的步驟包括在襯底之上沉積柵極電介質(zhì)422 ;以及在柵極電介質(zhì)之上沉積第一全金屬柵極疊層424-1、426?？梢岳斫?，詞語(yǔ)“第一”、“第二”、“第三”等等是為了方便，例如在權(quán)利要求書或說明書的一部分中標(biāo)記為“第一”的區(qū)域或晶體管可以在權(quán)利要求書或說明書的另一部分中被稱為“第二”。此外，術(shù)語(yǔ)“柵極疊層”可以在說明書或權(quán)利要求書中用來(lái)表示完成的柵極疊層或者在制造過程期間柵極疊層的中間部分。
[0042]另一步驟包括去除第一區(qū)域之上的第一全金屬柵極疊層，如505、607所示，以產(chǎn)生例如如圖6中所見的所得到的結(jié)構(gòu)。另外的步驟包括與第一區(qū)域之上的柵極電介質(zhì)相接觸地在所得到的結(jié)構(gòu)之上沉積第二全金屬柵極疊層424-2、428 ;并且例如用鎢和SiN432、434密封第一和第二全金屬柵極疊層。
[0043]在一些情況下，如圖6中所見的所得到的結(jié)構(gòu)例如是第一所得到的結(jié)構(gòu)，并且在襯底上已經(jīng)形成有第三區(qū)域414。這種情況下另外的步驟可以包括例如:去除第二區(qū)域之上的第二全金屬柵極疊層，如在805、807所見，以便產(chǎn)生例如在圖9中所見的第二所得到的結(jié)構(gòu)；與第二區(qū)域之上的柵極電介質(zhì)相接觸地在第二所得到的結(jié)構(gòu)之上沉積第三全金屬柵極疊層424-3、430 ;以及例如用鎢和SiN432、434密封第三全金屬柵極疊層。
[0044]如圖1中最佳地可見，所述密封步驟產(chǎn)生包圍第一全金屬柵極疊層的第一密封物和包圍第二全金屬柵極疊層的第二密封物(見124、129)。另外的步驟可以包括在第一和第二密封物之間形成硅化的接觸；以及形成從所述硅化的接觸凸出的自對(duì)準(zhǔn)的接觸130。
[0045]如所述的，可以在柵極電介質(zhì)422與第一、第二和或第三全金屬柵極疊層之間(例如，在柵極電介質(zhì)422與層424-1、424-2和/或424-3之間)形成蓋層。
[0046]如所述的，在一個(gè)或多個(gè)實(shí)施例中，第一和第二全金屬柵極疊層的金屬厚度被獨(dú)立地調(diào)整以調(diào)制閾值電壓(這也可以結(jié)合一個(gè)或多個(gè)蓋層的使用實(shí)現(xiàn))。
[0047]如所述的，在期望降低η型晶體管的閾值電壓或者提高P型晶體管的閾值電壓的情況下，帽層可以由柵極電介質(zhì)之上的氧化鉿、氧化鎂和氧化鈹中的至少一種形成；相反，在期望提高η型晶體管的閾值電壓或者降低P型晶體管的閾值電壓的情況下，帽層可以由柵極電介質(zhì)之上的氧化鋁和氧化鈦中的至少一種形成。
[0048]在另一方面中，示例性電路結(jié)構(gòu)包括其上形成有第一晶體管和第二晶體管的襯底112，第一晶體管具有源極、漏極和溝道113，第二晶體管具有源極、漏極和溝道113并且是與第一晶體管(例如，P型412)互補(bǔ)的類型(例如，η型410)。還包括形成在第一晶體管的溝道之上的第一全金屬柵極疊層和形成在第二晶體管的溝道之上的第二全金屬柵極疊層(總體上，見圖1中的柵極疊層127以及圖2中的示例性的不同類型的柵極疊層)。第一密封物包圍第一全金屬柵極疊層，并且第二密封物包圍第二全金屬柵極疊層(見例如圖1中的元件124、129)。硅化的接觸119位于第一和第二密封物之間；并且自對(duì)準(zhǔn)的接觸130從所述硅化的接觸凸出。
[0049]第一全金屬柵極疊層由將第一晶體管調(diào)制到第一閾值電壓的材料形成，并且第二全金屬柵極疊層由將第二晶體管調(diào)制到不同于第一閾值電壓的第二閾值電壓的材料形成。
[0050]可選地，在襯底上也形成具有源極、漏極和溝道的第三晶體管；第三全金屬柵極疊層形成在第三晶體管的溝道之上；第三密封物包圍第三全金屬柵極疊層；另一硅化的接觸位于第二與第三密封物之間；并且另一自對(duì)準(zhǔn)的接觸從所述另一硅化的接觸凸出?？傮w上見圖1，并且也見圖2中的三個(gè)不同區(qū)域和三個(gè)不同柵極疊層。
[0051]第三全金屬柵極疊層由將第三晶體管調(diào)制到不同于所述第一和第二閾值電壓的第三閾值電壓的材料形成。
[0052]再次地，可以將蓋層和柵極電介質(zhì)設(shè)置在晶體管的溝道與對(duì)應(yīng)的全金屬柵極疊層之間；所述蓋層與所述第一全金屬柵極疊層緊鄰。
[0053]上文中描述的(一種或多種)方法用于集成電路芯片制造。制造者可以以原始晶片形式(即，作為具有多個(gè)未封裝芯片的單晶片)、作為裸小片或以封裝的形式分發(fā)所得到的集成電路芯片。在后者的情況中，以單芯片封裝(例如，引線固定到母板的塑料載體或其他更高級(jí)別的載體)或多芯片封裝(例如，具有一個(gè)或兩個(gè)表面互連或掩埋互連的陶瓷載體)來(lái)安裝芯片。在任何情況下，所述芯片然后都作為(a)中間產(chǎn)品(如母板)或(b)最終產(chǎn)品的一部分與其他芯片、分離電路元件和/或其他信號(hào)處理裝置集成。最終產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，范圍從玩具和其他低端應(yīng)用到具有顯示器、鍵盤或其他輸入設(shè)備及中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品。
[0054]本文中所用的術(shù)語(yǔ)，僅僅是為了描述特定的實(shí)施例，而不意圖限定本發(fā)明。本文中所用的單數(shù)形式的“一”和“該”，旨在也包括復(fù)數(shù)形式，除非上下文中明確地另行指出。還要知道，“包含”一詞在本說明書中使用時(shí)，說明存在所指出的特征、整體、步驟、操作、單元和/或組件，但是并不排除存在或增加一個(gè)或多個(gè)其它特征、整體、步驟、操作、單元和/或組件，以及/或者它們的組合。
[0055]下面在權(quán)利要求中的所有裝置或步驟加功能要素的對(duì)應(yīng)結(jié)構(gòu)、材料、動(dòng)作和等價(jià)物旨在包括用于與具體地要求保護(hù)的其他要求保護(hù)的要素組合地執(zhí)行功能的任何結(jié)構(gòu)、材料或動(dòng)作。本發(fā)明的說明書是為了示例和說明的目的而給出的，而不旨在以所公開的形式窮舉或限制本發(fā)明。只要不脫離本發(fā)明的范圍和精神，多種修改和變化對(duì)于本領(lǐng)域的普通技術(shù)人員而言是顯而易見的。為了最好地解釋本發(fā)明的原理和實(shí)際應(yīng)用，且為了使本領(lǐng)域的其他普通技術(shù)人員能夠理解本發(fā)明的具有適于所預(yù)期的特定用途的各種修改的各種實(shí)施例，選擇和描述了實(shí)施例。
【權(quán)利要求】
1.一種方法，包括: 提供襯底，該襯底上已形成有第一區(qū)域和與所述第一區(qū)域互補(bǔ)類型的第二區(qū)域； 在所述襯底之上沉積柵極電介質(zhì)； 在所述柵極電介質(zhì)之上沉積第一全金屬柵極疊層； 去除所述第一區(qū)域之上的所述第一全金屬柵極疊層以產(chǎn)生所得到的結(jié)構(gòu)； 與所述第一區(qū)域之上的所述柵極電介質(zhì)相接觸地在所述所得到的結(jié)構(gòu)之上沉積第二全金屬柵極疊層；以及 密封所述第一和第二全金屬柵極疊層。
2.根據(jù)權(quán)利要求1所述的方法，其中 所述所得到的結(jié)構(gòu)包括第一所得到的結(jié)構(gòu)； 所述襯底上已形成有第三區(qū)域； 該方法還包括: 去除所述第二區(qū)域之上的所述第二全金屬柵極疊層以產(chǎn)生第二所得到的結(jié)構(gòu)； 與所述第二區(qū)域之上的所述柵極電介質(zhì)相接觸地在所述第二所得到的結(jié)構(gòu)之上沉積第三全金屬柵極疊層；以及 密封所述第三全金屬柵極疊層。
3.根據(jù)權(quán)利要求2所述的方法，其中所述密封步驟產(chǎn)生包圍所述第一全金屬柵極疊層的第一密封物和包圍所述第二全金屬柵極疊層的第二密封物， 該方法還包括: 在所述第一和第二密封物之間形成硅化的接觸；以及 形成從所述硅化的接觸凸出的自對(duì)準(zhǔn)的接觸。
4.根據(jù)權(quán)利要求3所述的方法，還包括在所述柵極電介質(zhì)與所述第一全金屬柵極疊層之間形成蓋層。
5.根據(jù)權(quán)利要求3所述的方法，還包括在所述柵極電介質(zhì)與所述第二全金屬柵極疊層之間形成蓋層。
6.根據(jù)權(quán)利要求3所述的方法，還包括在所述柵極電介質(zhì)與所述第三全金屬柵極疊層之間形成蓋層。
7.根據(jù)權(quán)利要求3所述的方法，還包括獨(dú)立地調(diào)整所述第一和第二全金屬柵極疊層的金屬厚度以調(diào)制閾值電壓。
8.根據(jù)權(quán)利要求3所述的方法，其中所述第二區(qū)域包括η型區(qū)域，該方法還包括:在所述第二區(qū)域中在所述柵極電介質(zhì)之上形成包含氧化鑭、氧化鎂和氧化鈹中的至少一種的蓋層以降低閾值電壓。
9.根據(jù)權(quán)利要求3所述的方法，其中所述第二區(qū)域包括η型區(qū)域，該方法還包括:在所述第二區(qū)域中在所述柵極電介質(zhì)之上形成包含氧化鋁和氧化鈦中的至少一種的蓋層以提高閾值電壓。
10.根據(jù)權(quán)利要求3所述的方法，其中所述第一區(qū)域包括P型區(qū)域，該方法還包括:在所述第一區(qū)域中在所述柵極電介質(zhì)之上形成包含氧化鋁和氧化鈦中的至少一種的蓋層以降低閾值電壓。
11.根據(jù)權(quán)利要求3所述的方法，其中所述第一區(qū)域包括P型區(qū)域，該方法還包括:在所述第一區(qū)域中在所述柵極電介質(zhì)之上形成包含氧化鑭、氧化鎂和氧化鈹中的至少一種的蓋層以提高閾值電壓。
12.—種電路結(jié)構(gòu)，包括: 襯底，該襯底上已形成有: 第一晶體管，其具有源極、漏極和溝道； 第二晶體管，其具有源極、漏極和溝道并且是與所述第一晶體管互補(bǔ)的類型； 第一全金屬柵極疊層，其形成在所述第一晶體管的所述溝道之上； 第二全金屬柵極疊層，其形成在所述第二晶體管的所述溝道之上； 第一密封物，其包圍所述第一全金屬柵極疊層； 第二密封物，其包圍所述第二全金屬柵極疊層； 硅化的接觸，其位于所述第一和第二密封物之間；以及 自對(duì)準(zhǔn)的接觸，其從所述硅化的接觸凸出； 其中所述第一全金屬柵極疊層由將所述第一晶體管調(diào)制到第一閾值電壓的材料形成，并且所述第二全金屬柵極疊層由將所述第二晶體管調(diào)制到不同于所述第一閾值電壓的第二閾值電壓的材料形成。
13.根據(jù)權(quán)利要求12所述的電路結(jié)構(gòu)，還包括: 第三晶體管，其具有形成在所述襯底上的源極、漏極和溝道；` 第三全金屬柵極疊層，其形成在所述第三晶體管的所述溝道之上； 第三密封物，其包圍所述第三全金屬柵極疊層； 另一硅化的接觸，其位于所述第二和第三密封物之間；以及 另一自對(duì)準(zhǔn)的接觸，其從所述另一硅化的接觸凸出； 其中所述第三全金屬柵極疊層由將所述第三晶體管調(diào)制到不同于所述第一和第二閾值電壓的第三閾值電壓的材料形成。
14.根據(jù)權(quán)利要求13所述的電路結(jié)構(gòu)，還包括位于所述第一晶體管的所述溝道與所述第一全金屬柵極疊層之間的柵極電介質(zhì)和蓋層，所述蓋層緊鄰所述第一全金屬柵極疊層。
15.根據(jù)權(quán)利要求14所述的電路結(jié)構(gòu)，其中所述第一晶體管包括P型晶體管，并且其中所述蓋層包括氧化鋁和氧化鈦中的至少一種以降低所述第一晶體管的閾值電壓。
16.根據(jù)權(quán)利要求14所述的電路結(jié)構(gòu)，其中所述第一晶體管包括P型晶體管，并且其中所述蓋層包括氧化鑭、氧化鎂和氧化鈹中的至少一種以提高所述第一晶體管的閾值電壓。
17.根據(jù)權(quán)利要求13所述的電路結(jié)構(gòu)，還包括位于所述第二晶體管的所述溝道與所述第二全金屬柵極疊層之間的柵極電介質(zhì)和蓋層，所述蓋層緊鄰所述第二全金屬柵極疊層。
18.根據(jù)權(quán)利要求17所述的電路結(jié)構(gòu)，其中所述第二晶體管包括η型晶體管，并且其中所述蓋層包括氧化鑭、氧化鎂和氧化鈹中的至少一種以降低所述第二晶體管的閾值電壓。
19.根據(jù)權(quán)利要求17所述的電路結(jié)構(gòu)，其中所述第二晶體管包括η型晶體管，并且其中所述蓋層包括氧化鋁和氧化鈦中的至少一種以提高所述第二晶體管的閾值電壓。
20.根據(jù)權(quán)利要求13所述的電路結(jié)構(gòu)，還包括位于所述第三晶體管的所述溝道與所述第三全金屬柵極疊層之間的柵極電介質(zhì)和蓋層，所述蓋層緊鄰所述第三全金屬柵極疊層。
【文檔編號(hào)】H01L21/8238GK103632947SQ201310369841
【公開日】2014年3月12日 申請(qǐng)日期:2013年8月22日 優(yōu)先權(quán)日:2012年8月24日
【發(fā)明者】L·F·埃奇, H·杰加納森, B·S·哈蘭 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司