具有嵌入式硅鍺源漏區(qū)域的場效應(yīng)晶體管中鄰近效應(yīng)的減少的制作方法
【專利摘要】本發(fā)明涉及一種集成電路以及利用嵌入式硅鍺（SiGe）源/漏區(qū)域制造所述集成電路的方法，并且其中所述嵌入式硅鍺（SiGe）源/漏區(qū)域中的附近淺溝道隔離結(jié)構(gòu)的鄰近效應(yīng)被減少。嵌入式SiGe源/漏結(jié)構(gòu)在每個柵電極的任意一面上，通過選擇性外延到被蝕刻進半導體表面中的凹槽中形成。所述SiGe結(jié)構(gòu)以所述凹槽深度的至少大約30%溢出凹槽，如從所述溝道區(qū)域與在柵電極邊緣的上覆柵介電質(zhì)之間的界面所測量的。這種溢出已經(jīng)被觀察到能夠減少附近的淺溝道隔離結(jié)構(gòu)對附近的晶體管的鄰近效應(yīng)。通過確保所述柵電極的邊緣與最近淺溝道隔離結(jié)構(gòu)的平行邊緣之間的足夠間距，可以獲得鄰近效應(yīng)的額外減少。
【專利說明】具有嵌入式硅鍺源漏區(qū)域的場效應(yīng)晶體管中鄰近效應(yīng)的少
[0001]相關(guān)申請的交叉引用
[0002]不適用
[0003]聯(lián)邦政府資助的研究或開發(fā)的聲明
[0004]不適用
【技術(shù)領(lǐng)域】
[0005]本發(fā)明涉及集成電路制造技術(shù)的領(lǐng)域。本發(fā)明的實施例更加具體針對應(yīng)用應(yīng)變工程技術(shù)的金屬氧化物半導體場效應(yīng)晶體管(M0SFET)。
【背景技術(shù)】
[0006]被應(yīng)用于集成電路的半導體技術(shù)的最新進步包括在半導體器件結(jié)構(gòu)的制造中，“應(yīng)變工程”(或可替代地，“應(yīng)力工程”)的使用。作為MOS器件技術(shù)的基本原理，MOS晶體管在三極管和飽和區(qū)域中的源極/漏極電流(即，驅(qū)動)與溝道區(qū)中的載流子遷移率成正比。已經(jīng)發(fā)現(xiàn)在金屬氧化物半導體(MOS)晶體管溝道區(qū)的晶格中的應(yīng)變調(diào)整可以增強在這些區(qū)域的載流子遷移率。一般來說，壓應(yīng)力增強P溝道MOS晶體管的溝道區(qū)中的空穴遷移率，而張應(yīng)力增強η溝道MOS晶體管的溝道區(qū)中的電子遷移率。
[0007]各種的應(yīng)變工程方法在本領(lǐng)域中是眾所周知的。根據(jù)被稱為“嵌入式硅鍺”(也稱為“eSiGe”)的方法，P溝道MOS晶體管結(jié)構(gòu)的源極區(qū)域和漏極區(qū)域從硅基板或阱區(qū)域蝕刻制成，并且被通過選擇性外延形成的硅鍺合金替換。通過在晶格中包含高達50% (原子的)或更多鍺，由此產(chǎn)生的合金展現(xiàn)比硅大的晶格常數(shù)(即，SiGe的晶格中的單位晶胞之間的距離大于單晶硅中單位晶胞之間的距離)。因此，嵌入式SiGe源極/漏極區(qū)域向正在形成的P-溝道MOS晶體管的毗鄰溝道區(qū)施加壓應(yīng)力。在溝道中的這個壓應(yīng)力增強P溝道MOS晶體管的空穴遷移率，以及提高晶體管的性能。眾所周知，在典型的現(xiàn)代集成電路中，P溝道MOS晶體管本身展示比η溝道MOS晶體管低的驅(qū)動能力。這個較弱的P溝道MOS性能可以是CMOS開關(guān)速度的限制因素。因此，eSiGe是改善p溝道MOS晶體管的性能以及從而改善整體電路性能的有吸引力的技術(shù)。
[0008]圖1a到Id以橫截面示出包括eSiGe源極/漏極區(qū)域的常規(guī)p溝道MOS晶體管的制造。圖1a示出具有η阱6的包括P型基板4的集成電路結(jié)構(gòu)的一部分，其中所述η阱6以常規(guī)方式在基板4的表面的選定位置通過離子注入和擴散形成。淺溝道隔離結(jié)構(gòu)5在基板4表面的選定位置通過常規(guī)的蝕刻和沉積工藝形成。調(diào)整最終晶體管的閥值電壓的摻雜劑注入通常也在這個制造階段被執(zhí)行。在圖1b所示的工藝階段，柵極介電層7的熱氧化或沉積在多晶硅柵結(jié)構(gòu)8的沉積、光刻、蝕刻之后。在這個例子中，硬掩膜9用于保護多晶硅柵極結(jié)構(gòu)8不受多晶硅蝕刻，并在這個制造階段保留在原位。
[0009]為了在這個常規(guī)工藝中形成嵌入式SiGe源極/柵極區(qū)域，柵極介電層7被從源極/漏極區(qū)域移除，以及在柵電極8的外面的位置處η阱6的暴露位置被蝕刻，以便在下面單晶硅中形成凹槽10，如圖1c所示。硬掩膜9保護柵極結(jié)構(gòu)8免于凹槽蝕刻，但是某種程度上被這種蝕刻侵蝕。因此，在基板4的這個位置正形成的晶體管的源極/漏極區(qū)域處的凹槽10實質(zhì)與柵極結(jié)構(gòu)8自我對準。接著在所述凹槽蝕刻之后，硅鍺合金的選擇性外延被執(zhí)行，用嵌入式SiGe結(jié)構(gòu)12填充凹槽，如圖1d所示。SiGe結(jié)構(gòu)12通常是在外延期間被就地摻雜，也通過隨后的離子注入被摻雜，從而變成重度摻雜的P型，形成這個晶體管的源區(qū)和漏區(qū)。在某些常規(guī)結(jié)構(gòu)中，SiGe材料稍微“滿溢或溢出”(overfill)超過所述凹槽上方，例
如對于大約600A的凹槽10深度，溢出大約50A,以確保橫跨晶片的所有凹槽10被填充。在柵極結(jié)構(gòu)8的側(cè)壁上的源/漏注入之前，通過沉積和各向異性蝕刻，側(cè)壁介電隔板13可以被形成，以限定更輕度摻雜的源/漏擴展。
[0010]作為進一步的【背景技術(shù)】，在某些常規(guī)集成電路中，無鍺摻雜物的硅“帽”層可以在
SiGe結(jié)構(gòu)12的表面被形成。對于600人深的凹槽10，這個帽層可以是大約50到200A，
并且允許硅化直接反應(yīng)，以在晶體管的源漏區(qū)形成金屬硅化物覆蓋層；所述硅的帽層在該娃化反應(yīng)中被消耗掉。
[0011]如圖1d中所建議的，嵌入式SiGe結(jié)構(gòu)12對柵電極8下面的溝道區(qū)14施以壓應(yīng)變，這是因為鍺原子的存在增加了 SiGe結(jié)構(gòu)12相對于周圍硅的晶格常數(shù)。這種壓應(yīng)變提高了溝道區(qū)14中的空穴遷移率，從而加強了這種P溝道晶體管在“導通”狀態(tài)的電流驅(qū)動。在圖1d中所示的例子中，Btt鄰于柵電極8的SiGe結(jié)構(gòu)12的邊緣是“菱形”的。已經(jīng)發(fā)現(xiàn)這種菱形的輪廓提供溝道區(qū)14中壓應(yīng)變的出色控制。其他的輪廓形狀，例如“U形的”凹槽邊緣在本領(lǐng)域中也是眾所周知的。這些邊緣的形狀基于化學和等離子體條件由凹槽10的蝕刻限定，這在本領(lǐng)域中也是眾所周知的。
[0012]作為【背景技術(shù)】，如Choi 等人在 Trans, on Electron Devices,卷 57 第 11 期(IEEE,2010 年 11 月)，第 2886-91 頁的“Layout Variations in Advanced MOSFETs:STI_InducedEmbedded SiGe Strain Relaxation and Dual-Stress-Liner Boundary ProximityEffect”描述的，其通過引用合并于此，人們已經(jīng)發(fā)現(xiàn)靠近具有嵌入式SiGe源極/漏極結(jié)構(gòu)的P溝道MOS晶體管的柵極邊緣的淺溝道隔離結(jié)構(gòu)減輕由SiGe材料施加到晶體管溝道區(qū)的應(yīng)變。這種應(yīng)變松弛是有害的，因為其降低了 SiGe結(jié)構(gòu)提高晶體管中載流子遷移率的效力。也已經(jīng)觀察到，由淺溝道隔離結(jié)構(gòu)造成的不受歡迎的松弛效應(yīng)隨著隔離結(jié)構(gòu)的邊緣與柵極邊緣之間的間距減少而增加。圖1d示出柵電極8的邊緣與溝道隔離結(jié)構(gòu)5的較近邊緣之間的這個間距SA。因此，隨著間距SA收縮，導致溝道隔離結(jié)構(gòu)5的邊緣更接近柵電極8的邊緣，SiGe結(jié)構(gòu)12對溝道區(qū)14的應(yīng)變效應(yīng)衰減。正如Choi的文章中所討論的，已經(jīng)觀察到，這個效應(yīng)對具有菱形邊緣的凹槽10比具有其他邊緣形狀，例如U形邊緣的凹槽10更加明顯。
[0013]正如本領(lǐng)域所眾所周知的，許多現(xiàn)代邏輯集成電路以及固態(tài)存儲器件正在以晶體管級別在規(guī)則陣列中實施。這種規(guī)則性常常被表示為，在整個集成電路區(qū)上以平行的行排列較小尺寸的柵電極。特別是對于最小特征尺寸的柵電極，例如在深亞微米狀態(tài)中，這種規(guī)則性減少由于光刻效應(yīng)引起的變化，從而改善了特征尺寸的可控性和晶體管在集成電路上的匹配。
[0014]不過，淺溝道隔離結(jié)構(gòu)對嵌入式SiGe的效力的鄰近效應(yīng)降低了否則從晶體管陣列布局中的這種規(guī)則性預計的這種匹配。圖2a和2b以平面視圖和橫截面示出柵電極8在有源區(qū)15上方的規(guī)則排列，其中所述有源區(qū)15由溝道隔離結(jié)構(gòu)5限定，SiGe結(jié)構(gòu)12被部署在溝道隔離結(jié)構(gòu)5中，其限定七個P溝道MOS晶體管的組。從這些圖可以明顯看出，七個平行的柵極結(jié)構(gòu)8被布置在單個有源區(qū)15上方，在所述有源區(qū)15內(nèi)，充當晶體管源極和漏極區(qū)域的SiGe結(jié)構(gòu)12被布置在毗鄰的柵電極8之間。SiGe結(jié)構(gòu)12’被布置在淺溝道隔離結(jié)構(gòu)5的邊緣與最外面的柵電極8之間。如圖2a的平面視圖所示，接觸件13將穿過上覆的介電層(未示出)形成，使得能夠電氣連接到SiGe結(jié)構(gòu)12。而且如圖2a和2b所示，“虛擬的”柵電極8’被布置在淺溝道隔離結(jié)構(gòu)5的上方，平行于實際的柵電極8，并與最外面的柵電極8隔開和在有源區(qū)15上方毗鄰柵電極8之間的間距基本相同的間距，以確保柵電極8形成圖案和蝕刻時的光刻均勻。
[0015]如上所述，已經(jīng)觀察到，平行于柵電極8的邊緣的淺溝道隔離結(jié)構(gòu)5的鄰近性會減少由SiGe結(jié)構(gòu)12、12’施加到晶體管溝道區(qū)14的有利壓應(yīng)變。已經(jīng)觀察到這種應(yīng)變松弛隨著淺溝道隔離結(jié)構(gòu)5的邊緣與柵電極8的相近邊緣之間的間距SA而改變。例如，如圖2a所示，這個間距從淺溝道隔離結(jié)構(gòu)5與最近一個柵電極8的相近邊緣之間的間距SAl改變到淺溝道隔離結(jié)構(gòu)5與第四最近柵電極8之間的間距SA4。因此，被施加到這些晶體管中的溝道區(qū)14的壓應(yīng)變也將從針對最接近的晶體管到淺溝道隔離結(jié)構(gòu)5的最小間距SAl改變到最里側(cè)晶體管到淺溝道隔離結(jié)構(gòu)5的最大間距SA4。相對于在SA2到SA4的更大間距的晶體管，最外側(cè)晶體管的壓應(yīng)變的減少導致在小間距SAl的晶體管的較低載流子遷移率，這反映在最外側(cè)器件的線性域中的更弱飽和電流和更高源極-漏極電阻中。盡管這些晶體管具有毗鄰的位置和類似的結(jié)構(gòu)，但是這些晶體管之間性能的這個不同破壞了不然所希望和期望的晶體管匹配。
[0016]作為進一步的【背景技術(shù)】，圖2c示出采用SiGe源極/漏極結(jié)構(gòu)的集成電路中柵電極結(jié)構(gòu)8的另一個已知布置。在這種常規(guī)布置中，虛擬的柵電極8’在有源區(qū)15a、15b的邊緣形成，其中所述有源區(qū)15a、15b平行于規(guī)則平行的柵電極8的走向。在柵電極8、8’形成后，用圖案化的硬掩膜形成SiGe結(jié)構(gòu)12，其中所述硬掩膜保護多晶硅柵電極8、8’免于凹槽蝕刻。同樣，在圖2c的結(jié)構(gòu)中，在虛擬柵電極8’下面并剛好毗鄰于淺溝道隔離結(jié)構(gòu)5的這些并列邊緣的有源區(qū)15a、15b的一部分由單晶硅組成，而不是由SiGe材料組成(因此，類似于溝道區(qū)14)。據(jù)認為，存在剛好毗鄰于淺溝道隔離結(jié)構(gòu)5的這些硅區(qū)域減少了那些結(jié)構(gòu)對附近SiGe結(jié)構(gòu)12的鄰近效應(yīng)。不過，從圖2c可以明顯看出，由于柵電極8與虛擬柵電極8’之間的間距G的強迫光刻規(guī)則性，兩個這樣的虛擬柵電極8’被要求在毗鄰的有源區(qū)15a、15b之間，這必然擴大這兩個有源區(qū)15a、15b之間的芯片面積。相反在圖2a的布置中，僅有單個虛擬柵電極8’必然在毗鄰的有源區(qū)15之間。因此，即使在剛好毗鄰于淺溝道隔離結(jié)構(gòu)5的有源區(qū)15a、15b —部分的單晶硅可以減少那些結(jié)構(gòu)的鄰近效應(yīng)，但是可能的好處是明顯的芯片面積損失。
[0017]作為進一步的背景，題為“Device Layout in Integrated Circuits to ReduceStress from Embedded Silicon-Germanium”的共同受讓的美國專利8183117通過引用合并于此，其描述了包括一個或更多MOS晶體管的集成電路，其中源極和漏極區(qū)域作為嵌入式硅鍺(eSiGe)形成。集成電路中的保護環(huán)結(jié)構(gòu)在多晶硅中形成，而不是在eSiGe中形成。在一個例子中，P溝道MOS晶體管具有在eSiGe中形成的源極/漏極區(qū)域，而形成P型保護環(huán)的位置不受凹槽蝕刻和eSiGe選擇性外延。由在保護環(huán)的拐角和類似的結(jié)構(gòu)處的集中晶體應(yīng)變導致的缺陷被消除。

【發(fā)明內(nèi)容】

[0018]本發(fā)明的實施例提供集成電路和制造具有帶嵌入式硅鍺源/漏結(jié)構(gòu)的金屬氧化物半導體(MOS)晶體管的相同集成電路的方法，其中，晶體管的性能對附近的淺溝道隔離結(jié)構(gòu)的鄰近效應(yīng)較不敏感。
[0019]本發(fā)明的實施例提供這樣的集成電路和方法，即，其中共享相同有源區(qū)的由平行柵電極限定的毗鄰晶體管彼此可以更加精確地匹配。
[0020]本發(fā)明的實施例提供對于具有深亞微米柵寬的晶體管特別有利的這種集成電路和方法。
[0021]本發(fā)明的實施例提供和源/漏區(qū)與柵電極的硅化直接反應(yīng)兼容的這種集成電路和方法。
[0022]通過參考下列說明及其繪圖，本發(fā)明的實施例的其他目的和優(yōu)勢對于本領(lǐng)域的普通技術(shù)人員來說是顯而易見的。
[0023]本發(fā)明的實施例可以被實施成集成電路和形成相同集成電路的方法，其中，嵌入式SiGe結(jié)構(gòu)被形成為一個或更多MOS晶體管，例如一個或更多P溝道MOS晶體管的源極和漏極區(qū)域。淺溝道隔離結(jié)構(gòu)在集成電路中限定一個或更多有源區(qū)。SiGe材料被布置在柵電極任何一面/側(cè)的凹槽中，并在有源區(qū)表面上方延伸(即，從硅溝道區(qū)與上覆的柵介電層之間的界面)凹槽的深度的至少大約30%，進入所述有源區(qū)，其中SiGe結(jié)構(gòu)被布置在所述有源區(qū)內(nèi)。硅的帽層可以在SiG結(jié)構(gòu)的上方形成，用于硅化直接反應(yīng)的消耗；可替代地，超出至少大約30%的溢出的附加SiGe可以被提供用于硅化的消耗。
[0024]在共享單個有源區(qū)的規(guī)則晶體管陣列中，其中多個平行柵電極在所述規(guī)則晶體管陣列中限定匹配的晶體管，最接近淺溝道隔離結(jié)構(gòu)的平行邊緣的柵電極和所述邊緣隔開至少150Λ,以減少所述隔離結(jié)構(gòu)對晶體管性能的鄰近效應(yīng)。
[0025]本發(fā)明的實施例提供在兼容于現(xiàn)代深亞微米的晶體管技術(shù)的結(jié)構(gòu)和制造方法中的統(tǒng)一晶體管性能，并且沒有明顯的芯片面積損失。
【專利附圖】

【附圖說明】
[0026]圖1a到Id是在合并常規(guī)的嵌入式SiGe源/漏技術(shù)的各種制造階段的常規(guī)金屬氧化物半導體(MOS)晶體管的橫截面視圖。
[0027]圖2a和2c是合并常規(guī)的嵌入式SiGe源/漏技術(shù)的一組常規(guī)MOS晶體管的平面視圖，以及圖2b是其橫截面視圖。
[0028]圖3a和3b是根據(jù)本發(fā)明實施例構(gòu)造的MOS晶體管的橫截面視圖，以及圖3c是其平面視圖。
[0029]圖4a到4g是根據(jù)本發(fā)明實施例在各個制造階段的MOS晶體管的橫截面視圖。
[0030]圖5是圖解說明根據(jù)本發(fā)明的實施例，用于制造圖4a到圖4g的晶體管的制造過程流的流程圖。
【具體實施方式】[0031]本發(fā)明將結(jié)合特定實施例進行描述，S卩，實施成根據(jù)被應(yīng)用于在體硅中形成的平面P溝道MOS晶體管的金屬氧化物半導體(MOS)技術(shù)制造的集成電路，因為設(shè)想在這樣的應(yīng)用中，本發(fā)明是特別有用的。但是，同樣假設(shè)本發(fā)明可以被用于其他類型的集成電路，包括η溝道MOS晶體管，互補MOS (CMOS)集成電路，在絕緣體上硅(SOI)結(jié)構(gòu)中制造的集成電路，非平面晶體管，其他類型的場效應(yīng)晶體管等等。因此，應(yīng)當理解下列描述僅通過例子的方式提供，并不是打算像權(quán)利要求聲明的那樣限制本發(fā)明的真實范圍。
[0032]圖3a和3b以橫截面示出根據(jù)本發(fā)明實施例的P溝道MOS晶體管20的構(gòu)造。如圖3a所示，晶體管20在硅基板24的表面形成。在這個例子中的基板24是所期望的晶體取向(例如，〈100〉硅)的P型體硅材料。既然晶體管20的目的是成為P溝道MOS器件，所以通常通過常規(guī)的離子注入和擴散退火，η型阱26被限定在基板24表面的選定位置?？商娲?，根據(jù)常規(guī)的絕緣體上硅(SOI)技術(shù)，晶體管20可以在被布置在絕緣層上的半導體層的表面形成，或在本領(lǐng)域中眾所周知的其他類似基板結(jié)構(gòu)中形成。
[0033]晶體管20被布置在處于淺溝道隔離結(jié)構(gòu)25之間(或根據(jù)集成電路的更大規(guī)模的布局，被單個這樣的結(jié)構(gòu)25環(huán)繞)的η阱26表面的有源區(qū)中。為了本說明書的目的，術(shù)語“淺溝道隔離結(jié)構(gòu)”指的是通過沉積或類似工藝在蝕刻進半導體材料的表面中的凹槽中形成的介電材料的元件，晶體管將在該半導體材料中形成；術(shù)語“淺”是為了表達:由所述結(jié)構(gòu)提供的隔離是所述結(jié)構(gòu)一側(cè)上的相鄰表面半導體區(qū)域和所述結(jié)構(gòu)另一側(cè)上半導體區(qū)域的電氣隔離。因此，淺溝道隔離結(jié)構(gòu)25不是必然地隔離在半導體材料中更深形成的半導體結(jié)構(gòu)，例如掩埋的集電極，場下擴散(DUF)結(jié)構(gòu)，以及類似結(jié)構(gòu)。通常，淺溝道隔離結(jié)構(gòu)25由沉積的二氧化硅形成，但是可替代地，可以由其他的介電材料形成。有源區(qū)由半導體材料的淺溝道隔離結(jié)構(gòu)25不存在的那些表面位置(即，基板24，η阱26，或η溝道MOS晶體管的ρ型阱)限定，其中諸如圖3a的晶體管20的晶體管在所述有源區(qū)形成。
[0034]晶體管20包括柵電極28，在本發(fā)明的這個實施例中，所述柵電極28由ρ型摻雜的多晶硅材料形成；可替代地，柵電極28可以由金屬或?qū)щ娊饘倩衔铮玮?、鎢、鉭、氮化鈦、氮化鉭、氮化鎢等形成。柵電極28覆蓋在η阱26的表面上，其中柵介電層27被布置在兩者之間。柵介電層27由諸如二氧化硅、氮化硅或其組合的介電材料薄層組成；可替代地，柵介電層27可以是諸如Hf02或類似的“高-K”材料。側(cè)壁硬掩膜隔板31’仍然被布置在柵電極28的各面上，下面將對其進一步描述。
[0035]晶體管20包括嵌入式SiGe結(jié)構(gòu)32，其充當所述器件的源極和漏極區(qū)域。如上所述，嵌入式SiGe結(jié)構(gòu)32被布置在η阱26的凹槽內(nèi)，并且可以由硅鍺合金構(gòu)成，例如通過選擇性外延來沉積。通常，正如本領(lǐng)域中眾所周知的，這種合金可以包括多達大約30%(原子)到50% (原子)或更多的鍺，由此產(chǎn)生的SiGe結(jié)構(gòu)32比單晶硅具有更大的晶格常數(shù)。如圖3a所建議的，SiGe結(jié)構(gòu)32的這個更大晶格常數(shù)施加被施加到在柵電極28下面的溝道區(qū)域34的單晶硅的壓應(yīng)變。所述壓應(yīng)變具有提高溝道區(qū)域34中的空穴遷移率的效果，這提高晶體管20在給定偏置的情況下在其“導通”狀態(tài)傳導的電流。如圖3a的例子中所示，Btt鄰于溝道區(qū)域34的SiGe結(jié)構(gòu)32的邊緣是“菱形的”，這使得被施加到溝道區(qū)域34的壓應(yīng)變的密切控制可行。如果需要的話，其他的輪廓形狀，例如“U形的”凹槽邊緣可以被替代使用。此外，既然晶體管20是ρ溝道MOS晶體管，所以SiGe結(jié)構(gòu)32中的每個是重摻雜ρ型的，因此SiGe結(jié)構(gòu)32能夠充當晶體管20的源極和漏極區(qū)域。[0036]根據(jù)本發(fā)明的實施例，形成嵌入式SiGe結(jié)構(gòu)32的SiGe合金溢出η阱26的半導體表面中的凹槽明顯的量，溢出到SiGe結(jié)構(gòu)32在溝道區(qū)域34的表面上方延伸的程度，并且可能在淺溝道隔離結(jié)構(gòu)25的表面上方延伸的程度。圖3b通過SiGe結(jié)構(gòu)32與溝道區(qū)域34之間界面的詳細視圖，示出本發(fā)明的實施例的這種溢出的程度。如圖3b所示，SiGe結(jié)構(gòu)32延伸進入η阱26的表面的深度為D。深度D是在SiGe結(jié)構(gòu)32的外延之前，所述凹槽被蝕刻到η阱26中的深度。對于其中柵電極28標稱寬度是32nm的技術(shù)例子，如從η阱26
的表面所測量的，深度D的范圍可以在大約400Α到大約750人之間。作為參考點，這個深
度D從溝道區(qū)域34與柵介電層27之間的界面，在與柵電極28的邊緣對準的點測量。如圖3a所示，SiGe結(jié)構(gòu)32在這個表面參考點上方溢出深度D的至少大約20%。對于范圍從大約
500人到大約600A的深度D的例子，在該表面參考點上方的溢出OF將是至少大約150A到大約200Λ..[0037]還如在3b所示的，硬掩膜側(cè)壁隔板31’限定包含SiGe結(jié)構(gòu)32的凹槽到柵電極28各面的間距。這種間距直接影響來自SiGe結(jié)構(gòu)32的壓應(yīng)變被施加到晶體管溝道區(qū)域的程度，同樣，這個間距的精確控制是期望的。正如將在下面進一步詳細描述的那樣，硬掩膜側(cè)壁隔板31’保留防止柵電極28被蝕刻的硬掩膜層以形成凹槽，其中所述SiGe結(jié)構(gòu)32在所述凹槽中形成?？蛇x地，如果晶體管20根據(jù)公知的“輕摻雜漏”技術(shù)形成，那么，隔板31’也將包括限定漏極擴展注入的側(cè)壁介電隔板29。
[0038]如在本領(lǐng)域是眾所周知的，通過在這些半導體結(jié)構(gòu)的表面形成金屬硅化物包層，許多集成電路增加半導體結(jié)構(gòu)，例如源和漏區(qū)域以及柵電極的導電性。通常，這種硅化物包層通過直接硅化反應(yīng)的方式形成，其中金屬被完全沉積，經(jīng)受高溫退火使所沉積的金屬與下面的娃反應(yīng)的所述結(jié)構(gòu)形成金屬娃化物；隨后的選擇性蝕刻將未反應(yīng)的金屬從非娃結(jié)構(gòu)清除(例如，淺溝道隔離結(jié)構(gòu)25的表面)。如果需要的話，圖3a和3b的晶體管20的SiGe結(jié)構(gòu)32(以及柵電極28)可以是這種方式的硅化物包層。不過，根據(jù)本發(fā)明的實施例以及將在下面進一步描述的，這樣的娃化以消耗來自SiGe結(jié)構(gòu)32的表面上方的娃或SiGe材料的方式被執(zhí)行。在本發(fā)明的一個實施例中，SiGe結(jié)構(gòu)32的選擇性外延包括含鍺源氣體被關(guān)閉，導致單晶硅“帽”層在SiGe結(jié)構(gòu)32上的形成的晶格階段；接著，通過金屬沉積和高溫退火，這個硅帽的后續(xù)硅化隨后被執(zhí)行。在本發(fā)明的另一個實施例中，SiGe結(jié)構(gòu)32的溢出OF在所述表面參考點上方被延伸足夠遠，以允許所述娃化中合金的一些消耗，從而形成SiGe娃化物包層。在任一情況下，如圖3b所示，剩下的非硅化SiGe合金材料在所述表面參考點上方延伸深度D的至少大約30%，其中所述深度D是SiGe結(jié)構(gòu)32延伸到η阱26中的深度。
[0039]進一步地，在替代實施例中，在選擇性外延期間，在SiGe結(jié)構(gòu)32上方形成的硅“帽”層可以就地保留而沒有硅化。還在這個替代實施例中，位于這樣的“帽”層下面的SiGe結(jié)構(gòu)32仍然將在表面參考點上方延伸深度D的至少大約30%。
[0040]據(jù)認為并且已經(jīng)被觀察到，根據(jù)本發(fā)明，SiGe合金材料的這種溢出大大減少附近淺溝道隔離結(jié)構(gòu)25對晶體管20性能的鄰近效應(yīng)，尤其是所述結(jié)構(gòu)25對由SiGe結(jié)構(gòu)32施加到溝道區(qū)域34的壓應(yīng)變的鄰近效應(yīng)。鄰近效應(yīng)的這種減少已經(jīng)被觀察為最接近淺溝道隔離結(jié)構(gòu)25的那些晶體管的晶體管源/漏電流惡化的降低。
[0041]返回參考圖3a，還觀察到，根據(jù)本發(fā)明的實施例，保持在柵電極28的邊緣與最近淺溝道隔離結(jié)構(gòu)25的毗鄰并行邊緣之間的特定間距SA’可以進一步減少具有溢出的SiGe結(jié)構(gòu)32的晶體管20的鄰近效應(yīng)。對于上述帶標稱寬度為32nm的柵電極28的晶體管20的例子，已經(jīng)觀察到范圍從大約到大約750人的SiGe結(jié)構(gòu)32的深度D以及在所述表面參考點上方的至少大約150A到大約200A的溢出OF和至少大約150人的間距SA’進一步減少淺溝道隔離結(jié)構(gòu)25對附近晶體管20的鄰近效應(yīng)。預期這個間距SA’大于根據(jù)常規(guī)方法所強迫的間距；對于上述的晶體管尺寸例子，常規(guī)的柵極到隔離間距可以是大約DOA
或更少。隨著制造技術(shù)的進步，預期這個間距最小值SA’與標稱柵極寬度尺寸成比例。
[0042]圖3c示出根據(jù)本發(fā)明實施例構(gòu)造的晶體管20的陣列。在這樣的情況下，七個平行的柵電極28跨越有源區(qū)35發(fā)布，其中所述有源區(qū)35被限定為如上所述由淺溝道隔離結(jié)構(gòu)25環(huán)繞的半導體表面的一部分。對于如上所述的光刻一致性，柵電極28彼此之間以規(guī)則的間距隔開。虛擬柵電極28’被布置在這組平行柵電極28的兩端，在這種情況下，被布置在淺溝道隔離結(jié)構(gòu)25的上方，從而保持有源柵電極28的最外側(cè)一個的光刻規(guī)則性。SiGe結(jié)構(gòu)32充當這七個晶體管的源和漏區(qū)，其中的每個內(nèi)部SiGe結(jié)構(gòu)32充當一個晶體管的源極以及另一個晶體管的漏極。接觸位置33如圖3c所示，上覆的導體(未示出)將在所述接觸位置33接觸這些SiGe源和漏區(qū)。如圖3c所示，間距SA1’被強制在最外側(cè)柵電極28的邊緣與淺溝道隔離結(jié)構(gòu)25的最近平行邊緣之間。在本發(fā)明的這個實施例中，溢出的SiGe結(jié)構(gòu)32與最外側(cè)器件的附加最小間距SA1’的組合起大大降低淺溝道隔離結(jié)構(gòu)25對這些最外側(cè)晶體管的鄰近效應(yīng)的作用。因此，由圖3c中的七個平行柵結(jié)構(gòu)28限定的七個晶體管之間的改善匹配由本發(fā)明的實施例提供。
[0043]現(xiàn)參考圖4a到4g，結(jié)合圖5，現(xiàn)在將詳細描述根據(jù)本發(fā)明的實施例，制造包括一個或更多晶體管20的集成電路的過程，其中所述一個或更多晶體管20具有溢出的SiGe結(jié)構(gòu)32。這個過程以相對廣義的方式描述；如已經(jīng)參考本說明書的那些技術(shù)人員所理解的，其他附加或替代的過程步驟可以合適地被包括，用于特定制造技術(shù)。同樣，這個廣義的過程僅通過例子的方式提供。
[0044]圖5中所示的制造流部分從工藝40開始，其中，η阱26以常規(guī)方式在基板24的選定位置形成，包括η阱26要被定位處的基板24表面的位置的光刻限定，隨后是掩膜離子注入和活化退火。在工藝42中，通過凹槽蝕刻的方式形成淺溝道隔離結(jié)構(gòu)25，隨后是二氧化硅或另一個介電材料的沉積以及凹蝕或其他平面化。調(diào)整最終晶體管的閥值電壓的摻雜劑注入通常也在這個制造階段被執(zhí)行。圖4a以橫截面示出遵照工藝40、42的這個集成電路制造階段，其中，η阱26和淺溝道隔離結(jié)構(gòu)25被限定在基板24表面的選定位置。
[0045]在工藝44中，取決于所需的材料和晶體管柵介電層的屬性，通過硅的熱氧化或氮化，或通過化學汽相沉積，然后柵介電膜37被整體形成。根據(jù)本發(fā)明的實施例，在工藝45中柵元件28被形成和限定在晶體管和虛擬柵電極28’的期望位置，視情況而定。對于多晶硅柵結(jié)構(gòu)的例子，工藝45包括多晶硅的整體沉積，之后是常規(guī)的光刻和多晶硅蝕刻。柵元件28的光刻可以以常規(guī)的方式被執(zhí)行，即通過光致抗蝕劑的整體分發(fā)，之后是常規(guī)的光刻圖案形成和生長，將光致抗蝕劑掩膜元件留在對應(yīng)于柵電極28、28’的多晶硅層的那些位置。由形成圖案的光致抗蝕劑保護的多晶硅層的蝕刻也在工藝45中，接著如圖4b所示，限定柵元件28。[0046]如圖4b所示，在工藝45后，柵電極28在η阱26的選定位置覆蓋在柵介電層37上面。在圖4b的例子中，柵介電層37保留在柵電極28的外面來充當多晶硅蝕刻工藝48的“蝕刻停止物”;可替代地，柵介電層37的暴露位置可以利用硬掩膜蝕刻工藝47和多晶硅蝕刻工藝48中的任意一個或兩者被清除。根據(jù)本發(fā)明的這個實施例，由光刻和蝕刻工藝45限定的柵電極28的位置被選擇，以便柵電極28和淺溝道隔離結(jié)構(gòu)25的附近平行邊緣隔開至少最小間距SA1’，如圖4b所示。
[0047]接著，如果輕度摻雜的漏極擴展要被形成，則可選的工藝46可以被執(zhí)行。如果這樣的話，通過所期望介電材料(例如，氮化硅)的整體沉積，之后是將介電材料從平坦表面清除的各向異性蝕刻，將側(cè)壁隔板留在柵電極28的側(cè)壁上，側(cè)壁介電隔板將以常規(guī)方式形成。接著，“暈圈”注入被執(zhí)行，通常作為有角度的注入，以到達柵電極28的邊緣下面(尤其是考慮源/漏區(qū)域要被執(zhí)行的凹槽蝕刻，其將在下面描述)，并建立所期望的摻雜分布。在隔板形成和暈圈注入后，所述側(cè)壁隔板可以通過各向異性蝕刻被清除，或可以保留在原地。
[0048]在工藝48中，硬掩膜31作為層被整體沉積，其結(jié)果如圖4c所示。硬掩膜31的這個材料可以是二氧化硅，氮化硅，或?qū)﹄S后的凹槽蝕刻的硅蝕刻化學過程具有相對抵抗力的其他材料，如下面所述的。所沉積的硬掩膜31的厚度被選擇，以便足以防止柵元件28和其他硅結(jié)構(gòu)和區(qū)域被隨后的凹槽蝕刻影響，以及限定柵電極28的邊緣與最終的SiGe結(jié)構(gòu)32之間的間距。在硬掩膜31的沉積后，光致抗蝕劑被整體分發(fā)，并且被光刻形成圖案和生長，以便保護要保留在原地供凹槽蝕刻的硬掩膜層的那些位置。在本發(fā)明的這個實施例中，集成電路中要形成η溝道MOS晶體管的那些區(qū)域?qū)⒈挥惭谀?1保護，就像要接收SiGe結(jié)構(gòu)32的晶體管的柵電極28本身一樣。在工藝50中，在光致抗蝕劑形成圖案和生長后，各向異性硬掩膜蝕刻被執(zhí)行，以去除被暴露的硬掩膜31。硬掩膜蝕刻工藝50是各向異性的，以便如圖4d所示，側(cè)壁硬掩膜隔板31’沿著柵電極28的側(cè)壁保留。如果如上所述在所述工藝的這個點保留，則側(cè)壁硬掩膜隔板31’將包括在工藝46中形成的那些LDD隔板。
[0049]在任意一種情況下(S卩，包括或不包括LDD隔板)，在蝕刻工藝50后的側(cè)壁硬掩膜隔板31’將限定最終的SiGe結(jié)構(gòu)32距晶體管溝道的布局。正如本領(lǐng)域?qū)iGe源/漏結(jié)構(gòu)眾所周知的，在晶體管溝道區(qū)域上的壓應(yīng)變受SiGe材料到在柵電極28下面的溝道區(qū)域的距離強烈影響。同樣，在本發(fā)明的這個實施例中，由于側(cè)壁硬掩膜隔板31’的這個厚度限定要被蝕刻到η阱26中的凹槽的邊緣，所以期望精確控制側(cè)壁硬掩膜隔板31’的厚度。如上所述，側(cè)壁硬掩膜隔板31’可以包括來自可選的LDD工藝46的剩余側(cè)壁隔板；如果是這樣的話，那些剩下的LDD隔板將導致SiGe凹槽距離柵電極28邊緣的間距。
[0050]在工藝52中，接著所述結(jié)構(gòu)要經(jīng)受等離子體蝕刻，以在η阱26中的未被硬掩膜31保護的位置形成凹槽。蝕刻工藝52的等離子體條件可以被選擇，以便限定被蝕刻到η阱26中的凹槽的期望形狀。例如，如上所述，“菱形的”凹槽邊緣對于壓應(yīng)變效果的精確控制來說是可取的?？梢灶A期，本領(lǐng)域的技術(shù)人員能夠選擇適于形成所期望的邊緣形狀和輪廓的凹槽的蝕刻52的適當條件。如圖4e所示，蝕刻工藝52在η阱26的表面蝕刻凹槽39到期望深度D，在最接近柵電極28的側(cè)上具有所期望的邊緣形狀。側(cè)壁硬掩膜隔板31’充當這個邊緣的掩膜(就像淺溝道隔離結(jié)構(gòu)25 —樣)，在距離柵電極28的期望間距有效自我對準凹槽39。正如圖4e所建議的，硬掩膜31某種程度被凹槽蝕刻工藝52侵蝕。
[0051]可以預期，凹槽44的深度通常小于毗鄰的隔離結(jié)構(gòu)25的厚度，例如是所述厚度的大約四分之一(為了清楚，凹槽44的深度某種程度被放大)。例如，假設(shè)凹槽44的深度在450與750A之間，在一個例子中，對于具有32nm標稱柵極寬度的晶體管20來說，凹槽44的深度大約是650Λ&
[0052]接著，硅鍺合金的選擇性外延在工藝54中被執(zhí)行，以形成如圖4e所示的嵌入式硅鍺(eSiGe)結(jié)構(gòu)45。SiGe選擇性外延工藝54可以以常規(guī)方式被執(zhí)行,娃鍺合金在娃的被暴露位置形成和連接，并且不在介電膜被布置的結(jié)構(gòu)位置形成或連接，在這個意義上，所述外延是選擇性的(即，具有外延的硅鍺合金可以鍵合的暴露晶體結(jié)構(gòu)，例如在凹槽39底部的η阱26)。像這樣，硬掩膜31和側(cè)壁硬掩膜隔板31’防止硅鍺合金的形成和到柵電極28連接。選擇性外延工藝54的持續(xù)時間被選擇，以便SiGe結(jié)構(gòu)32在柵極堆疊的任意一側(cè)上溢出凹槽39，其中所述溢出OV延伸凹槽39深度D的至少大約30%，如圖4f所示。至于SiGe結(jié)構(gòu)32可以被隨后的處理變薄的程度，在所有的隨后處理后，選擇性外延工藝54應(yīng)當將凹槽39滿溢到SiGe結(jié)構(gòu)32將溢出深度D的至少大約20%的程度。
[0053]在可選的工藝56中，通過一旦SiGe合金被形成到所期望的厚度就在外延期間關(guān)閉含鍺源氣體，單晶硅帽層在SiGe結(jié)構(gòu)32上方被形成，作為選擇性外延工藝54的稍后階段。在本發(fā)明的一個實施例中，在SiGe結(jié)構(gòu)32上方的這個硅帽層具有范圍從大約50到大
約200Λ的厚度。在完成后的集成電路中，這個帽層可以就地保留，例如作為隨后要接觸的摻雜層?？商娲?，由工藝56產(chǎn)生的這個硅帽可以被用于所述結(jié)構(gòu)的直接反應(yīng)硅化，如下面所述。
[0054]如果恰當?shù)脑挘琒iGe結(jié)構(gòu)32的ρ型摻雜可以在選擇性外延工藝54期間被就地執(zhí)行。可替代地或附加地，除了所述就地摻雜以外，附加的源/漏注入在工藝58中被執(zhí)行，以便增加晶體管20的這些最終源/漏區(qū)域的摻雜物濃度。此時，柵電極28也可以被ρ型摻雜，以確保適當?shù)木w管操作和良好導電性。在工藝58中，硬掩膜31以常規(guī)方式被清除，優(yōu)選地，如果硅化要被執(zhí)行，則通過各向異性蝕刻清除以保留隔板31’。工藝58還可以包括適當?shù)膿诫s物的離子注入，以及注入到SiGe結(jié)構(gòu)32的ρ型供體物種的劑量，以及注入的物種到所期望的結(jié)深度和濃度分布的所期望的活化退火。通常由光致抗蝕劑或其他掩膜保護集成電路的η溝道晶體管區(qū)域不受工藝58的ρ型注入。在注入和退火后，P+源和漏極SiGe結(jié)構(gòu)32在η阱26中的柵元件28的相對側(cè)上形成。
[0055]正如在本領(lǐng)域是眾所周知和上面所提到的，可選的硅化工藝60包括金屬，例如鈦、鎢、鉭、鈷等的沉積，其中所述金屬要與硅化物一起形成。在金屬層的沉積后，所述結(jié)構(gòu)經(jīng)受高溫退火，促使被沉積的金屬和與其接觸中的這種娃(或SiGe)材料起反應(yīng),從而形成包覆下面結(jié)構(gòu)的金屬硅化物的混合物，其中上述工藝也作為工藝60的一部分。圖4g示出以這種方式在SiGe結(jié)構(gòu)32和柵電極28的表面形成的硅化物包層41的例子。進一步地，在替代實施例中，硅帽外延工藝58可以被省略，在這種情況下硅化工藝60將最終硅化物的金屬沉積在SiGe結(jié)構(gòu)32上方，使得由此產(chǎn)生的包層41將是鍺摻雜的金屬硅化物。
[0056]接著，圖4g的結(jié)構(gòu)可以以常規(guī)方式被完成，即通過適當?shù)纳细步饘賹w，層間介電層或絕緣膜以及接觸件和通孔的形成和圖案化，以在上覆的導體之間，以及這些導體與有源或?qū)щ娫g提供電氣連接，上述的全部在工藝62中。
[0057]在任何情況下，不管是否硅帽外延工藝58或硅化工藝60被執(zhí)行或兩者都被執(zhí)行，在由此產(chǎn)生的集成電路中，SiGe結(jié)構(gòu)32溢出η阱26中的相應(yīng)凹槽39到這樣的程度，即在任何硅化或帽層下面的SiGe合金材料在所述結(jié)構(gòu)的表面上延伸凹槽深度D的至少大約30%，就像在溝道區(qū)域34 (即，直接在柵電極28下面的η阱26的一部分)與柵介電層37之間的界面所測量的一樣。根據(jù)本發(fā)明，人們已經(jīng)觀察到，這個SiGe溢出起降低附近的淺溝道隔離結(jié)構(gòu)25對晶體管20性能的鄰近效應(yīng)的作用，確保所尋求由SiGe應(yīng)變工程所提供的遷移率增加以匹配的方式應(yīng)用于集成電路中的所有晶體管。
[0058]通過使晶體管柵電極28的邊緣距離淺溝道隔離結(jié)構(gòu)25的最近平行邊緣足夠的間距，這種鄰近效應(yīng)的附加減少可以被進一步改善，尤其是對于規(guī)則晶體管陣列中的最外側(cè)
晶體管。
[0059]正如對于已經(jīng)參考本說明書的本領(lǐng)域技術(shù)人員來說是顯而易見的，預期根據(jù)本發(fā)明實施例的制造晶體管的方法是和現(xiàn)代的MOS以及CMOS制造過程流是相當兼容的，沒有包括明顯添加的成本(例如，附加的光刻步驟)。
[0060]雖然本發(fā)明已經(jīng)根據(jù)其實施例進行了描述，但是當然預期的是，對這些實施例的修改和替換，這樣的修改和替換能夠獲得本發(fā)明的優(yōu)勢和好處，對于已經(jīng)參考本說明書及其繪圖的本領(lǐng)域技術(shù)人員來說是顯而易見的。預期這樣的修改和替換在正如本文的權(quán)利要求所限定的本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種在主體的半導表面制造集成電路的方法，其包括: 在所述表面的選擇位置形成淺溝道隔離結(jié)構(gòu)，以限定由所述淺溝道隔離結(jié)構(gòu)所環(huán)繞的所述表面的一個或更多有源區(qū)； 形成上覆有源區(qū)的柵介電層； 接著在所述有源區(qū)的位置形成上覆所述柵介電層的一個或更多柵電極結(jié)構(gòu)； 在上覆所述柵電極結(jié)構(gòu)的位置形成掩膜層并使其圖案化； 接著蝕刻所述有源區(qū)的一部分，以形成延伸到所述表面中一個深度的凹槽； 接著將硅和鍺的合金沉積到所述凹槽中，所述合金在所述有源區(qū)的表面與所述柵介電層之間的界面上方在所述柵電極下面的點處延伸所述凹槽的深度的至少大約20% ;以及將所沉積的合金摻雜為第一導電類型。
2.根據(jù)權(quán)利要求1所述的方法，其進一步包括: 在所述表面形成第二導電類型的阱區(qū)域； 其中所述有源區(qū)被布置在所述阱區(qū)域的一個或更多中。
3.根據(jù)權(quán)利要求1所述的方法，其中所述沉積步驟由選擇性外延執(zhí)行。
4.根據(jù)權(quán)利要求1所述的方法，其中所述摻雜步驟包括: 在所述沉積步驟期間，對所沉積的合金就地摻雜。`
5.根據(jù)權(quán)利要求1所述的方法，其中所述摻雜步驟包括: 將所述第一導電類型的摻雜離子注入到所沉積的合金中。
6.根據(jù)權(quán)利要求1所述的方法，其中所述形成掩膜層的步驟包括: 整體沉積硬掩膜層；以及 各向異性地蝕刻所述硬掩膜層，以便提供在上覆所述有源區(qū)的一個或更多柵電極結(jié)構(gòu)的上方被布置的硬掩膜，所述硬掩膜包括沿所述柵電極結(jié)構(gòu)的側(cè)面的部分； 其中蝕刻所述有源區(qū)的一部分以在半導體中形成所述凹槽的步驟使用所述硬掩膜作為所述掩膜層。
7.根據(jù)權(quán)利要求1所述的方法，其中所述凹槽的深度是大約400A到大約750人。
8.根據(jù)權(quán)利要求7所述的方法，其中所述合金在所述有源區(qū)的表面與所述柵介電層之間的界面上方在所述柵電極下面的點處延伸大約150.4到大約200Α<?
9.根據(jù)權(quán)利要求7所述的方法，其中在所述表面測量的，所述柵電極中一個的邊緣被布置在距離所述淺溝道隔離結(jié)構(gòu)中一個的最近平行邊緣至少大約150Α處。
10.根據(jù)權(quán)利要求1所述的方法，其進一步包括: 在所沉積的合金上方形成多晶硅層。
11.根據(jù)權(quán)利要求10所述的方法，其進一步包括: 在所述形成多晶硅層的步驟后，沉積金屬層；以及 使所述金屬與所述多晶硅反應(yīng)形成金屬硅化物包層。
12.根據(jù)權(quán)利要求1所述的方法，其進一步包括: 在沉積所述合金的步驟后，沉積金屬層；以及 使所述金屬與所述合金反應(yīng)形成金屬硅化物包層； 其中沉積所述合金的步驟將所述合金沉積得足夠厚，以便在所述反應(yīng)步驟后，未反應(yīng)的合金在所述有源區(qū)的表面與所述柵介電層之間的界面上方在所述柵電極下面的點處延伸所述凹槽的深度的至少大約20%。
13.一種集成電路，其包括: 具有半導表面的主體； 被布置在所述表面的選定位置的淺溝道隔離結(jié)構(gòu)，并且其限定其間的所述表面的有源區(qū)； 在所述表面的有源區(qū)形成的金屬氧化物半導體晶體管，其包括: 被布置在所述有源區(qū)的位置的柵介電層； 被布置在所述有源區(qū)處所述柵介電層的一部分上方的第一柵電極，所述第一柵電極具有和限定所述有源區(qū)的淺溝道隔離結(jié)構(gòu)的邊緣基本平行的邊緣；以及 被布置到所述第一柵電極的相對側(cè)上所述有源區(qū)中選定深度的第一和第二嵌入式硅鍺結(jié)構(gòu)，所述第一和第二嵌入式硅鍺結(jié)構(gòu)中的每個在所述有源區(qū)的表面與所述柵介電層之間的界面上方在所述第一柵電極下面的點處延伸所述選定深度的至少大約20%。
14.根據(jù)權(quán)利要求13所 述的集成電路，其進一步包括: 被布置在所述有源區(qū)的表面并延伸到所述主體中的阱區(qū)域，所述阱區(qū)域的導電類型與所述第一和第二硅鍺結(jié)構(gòu)的導電類型相反； 其中所述有源區(qū)被布置在所述阱區(qū)域內(nèi)部。
15.根據(jù)權(quán)利要求13所述的集成電路，其中所述第一和第二嵌入式硅鍺結(jié)構(gòu)是摻雜的P型。
16.根據(jù)權(quán)利要求13所述的集成電路，其進一步包括: 至少一個附加柵電極，其被布置在所述有源區(qū)處所述柵介電層的一部分的上方，所述至少一個附加柵電極中的每個平行于所述第一柵電極；以及 在所述柵電極中每個的相對側(cè)上被布置到所述有源區(qū)中至選定深度的嵌入式硅鍺結(jié)構(gòu)，所述嵌入式硅鍺結(jié)構(gòu)中的每個在所述有源區(qū)的表面與所述柵介電層之間的界面上方在所述柵電極下面的點處延伸所述選定深度的至少大約20% ； 其中多個嵌入式硅鍺結(jié)構(gòu)中的每個和所述柵電極的一對毗鄰柵電極關(guān)聯(lián)。
17.根據(jù)權(quán)利要求16所述的集成電路，其中在所述有源區(qū)的表面測量的，所述柵電極中最接近淺溝道隔離結(jié)構(gòu)的一個柵電極的邊緣被布置在距離所述淺溝道隔離結(jié)構(gòu)的最近平行邊緣至少大約150λη
18.根據(jù)權(quán)利要求13所述的集成電路，其中所述第一和第二嵌入式硅鍺結(jié)構(gòu)的選定深度是大約400A到大約750A =
19.根據(jù)權(quán)利要求18所述的集成電路，其中所述第一和第二嵌入式硅鍺結(jié)構(gòu)在所述有源區(qū)的表面與所述柵介電層之間的界面上方在所述柵電極下面的點處延伸大約150A到大約200A,
20.根據(jù)權(quán)利要求13所述的集成電路，其進一步包括: 被布置在所述第一和第二嵌入式硅鍺結(jié)構(gòu)上方的多晶硅。
21.根據(jù)權(quán)利要求13所述的集成電路，其進一步包括: 被布置在所述第一和第二嵌入式娃鍺結(jié)構(gòu)上方的金屬娃化物包層。
【文檔編號】H01L21/336GK103762177SQ201310369897
【公開日】2014年4月30日 申請日期:2013年8月22日 優(yōu)先權(quán)日:2012年8月22日
【發(fā)明者】Y·S·忡, D·賴利, S·S·爾伯特 申請人:德克薩斯儀器股份有限公司