三維半導體裝置制造方法
【專利摘要】提供了一種三維半導體裝置。所述裝置可以包括順序地堆疊在基板上以構成電極結構的電極。每個電極可以包括：連接部，從位于其上的一個電極的側壁向外水平地突出；對齊部，具有與位于其上或其下的一個電極的側壁共面的側壁。這里，電極中的設置成彼此豎直鄰近的至少兩個電極可以以這樣的方式設置，即，所述至少兩個電極的對齊部具有基本對齊成彼此共面的側壁。
【專利說明】三維半導體裝置
[0001]該專利申請要求于2012年8月22日在韓國知識產(chǎn)權局提交的第10-2012-0091920號韓國專利申請的優(yōu)先權，申請的全部內容通過引用包含于此。
【技術領域】
[0002]本發(fā)明構思的實施例涉及一種半導體裝置，具體地說，涉及形成電極的堆疊件及利用其制造三維半導體裝置的方法。
【背景技術】
[0003]需要較高集成度的半導體裝置來滿足消費者對性能更優(yōu)且價格便宜的需求。對于半導體存儲裝置，由于它們的集成度對于確定產(chǎn)品價格是很重要的因素，因此需要使集成度大大增加。對于典型的二維半導體存儲裝置或平面半導體存儲裝置，由于它們的集成度主要由單位存儲單元占據(jù)的面積確定，因此集成度受精細圖案形成技術的水平影響很大。然而，為了增加圖案精細度所需要的極其昂貴的工藝設備對增加二維半導體裝置或平面半導體裝置的集成度具有實際性的限制。
[0004]為了克服這樣的限制，最近已經(jīng)提出了具有三維布置的存儲單元的三維半導體存儲裝置。三維半導體存儲裝置還可以包括起訪問存儲單元的電通路作用的三維布置的導線(例如，字線)。

【發(fā)明內容】

[0005]本發(fā)明構思的示例實施例提供了一種允許減少設置在半導體裝置中的電極的階梯式連接結構的占據(jù)面積的方法。
[0006]本發(fā)明構思的另一示例實施例提供了一種形成具有階梯式連接結構的電極的簡化的方法。
[0007]本發(fā)明構思的另一示例實施例提供了一種其中提供有具有階梯式連接結構的電極的半導體裝置。
[0008]本發(fā)明構思的另一示例實施例提供了一種可以減小實現(xiàn)電連接結構所需的面積的半導體裝置。
[0009]本發(fā)明構思的實施例提供了一種三維半導體裝置，所述三維半導體裝置包括具有順序地堆疊在基板上的電極的電極結構，其中，每個電極包括:連接部，相對于設置有電極中的位于連接部上的一個電極的側壁的平面向外水平地突出；以及對齊部，具有與電極中的位于對齊部上的一個電極或者電極中的位于對齊部下面的另一電極的側壁共面的側壁，其中，豎直相鄰的至少兩個電極具有共面的側壁。
【專利附圖】

【附圖說明】
[0010]通過下面結合附圖進行的簡短的描述，將更清楚地理解示例實施例。附圖表示這里所描述的非限制性的示例實施例。[0011]圖1是示例性地示出根據(jù)本發(fā)明構思示例實施例的半導體裝置的透視圖。
[0012]圖2是示出根據(jù)本發(fā)明構思示例實施例的制造半導體裝置的方法的示意流程圖。
[0013]圖3是示出根據(jù)本發(fā)明構思示例實施例的制造半導體裝置的方法的表格。
[0014]圖4是示出根據(jù)圖3中舉例說明的第一示例的制造半導體裝置的方法的流程圖。
[0015]圖5至圖8是示例性地示出根據(jù)圖3中舉例說明的第一示例的制造半導體裝置的方法的剖視圖。
[0016]圖9是示出根據(jù)圖3中舉例說明的第二示例的制造半導體裝置的方法的流程圖。
[0017]圖10和圖11是示例性地示出根據(jù)圖3中舉例說明的第二示例的制造半導體裝置的方法的剖視圖。
[0018]圖12是示出根據(jù)圖3中舉例說明的第三示例的制造半導體裝置的方法的流程圖。
[0019]圖13至圖15是示例性地示出根據(jù)圖3中舉例說明的第三示例制造半導體裝置的方法的剖視圖。
[0020]圖16是示出根據(jù)圖3中舉例說明的第四示例的制造半導體裝置的方法的流程圖。
[0021]圖17和圖18是示例性地示出根據(jù)圖3中舉例說明的第四示例的制造半導體裝置的方法的剖視圖。
[0022]圖19是示出根據(jù)本發(fā)明構思的其他示例實施例的制造半導體裝置的方法的表格。
[0023]圖20是示出根據(jù)圖19中舉例說明的第五示例的制造半導體裝置的方法的流程圖。
[0024]圖21至圖24是示例性地示出根據(jù)圖19中舉例說明的第五示例的制造半導體裝置的方法的剖視圖。
[0025]圖25和圖26是示例性地示出根據(jù)圖19中舉例說明的第五示例的一種變型的制造半導體裝置的方法的剖視圖。
[0026]圖27是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的半導體裝置的一部分的透視圖。
[0027]圖28和圖29是示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的示意圖。
[0028]圖30是示例性地示出根據(jù)圖19中舉例說明的第十示例的制造半導體裝置的方法的示意圖。
[0029]圖31是示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的流程圖。
[0030]圖32是示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的示意圖。
[0031]圖33至圖37是示出根據(jù)本發(fā)明構思其他示例實施例的變型的制造半導體裝置的方法的示意圖。
[0032]圖38是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的流程圖。
[0033]圖39至圖43是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的剖視圖。[0034]圖44是示出圖43的半導體裝置的一部分的放大的剖視圖。
[0035]圖45和圖46是示出參照圖39至圖43描述的實施例的變型的示意性剖視圖。
[0036]圖47和圖48是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的其他變型的半導體裝置的示意性剖視圖。
[0037]圖49至圖51是示例性地示出根據(jù)本發(fā)明構思另外的示例實施例的制造半導體裝置的方法的剖視圖。
[0038]圖52是示出根據(jù)本發(fā)明構思另外的示例實施例的半導體裝置的一部分的透視圖。
[0039]圖53是提供用于與參照圖49至圖51描述的實施例對比的剖視圖。
[0040]圖54和圖55分別是示出根據(jù)本發(fā)明構思的示例實施例的和對比實施例的階梯式結構的示意性剖視圖。
[0041]圖56和圖57分別是提供解釋根據(jù)本發(fā)明構思的示例性實施例的半導體裝置和對比實施例的半導體裝置之間的技術差異的視圖。
[0042]圖58和圖59是提供解釋根據(jù)本發(fā)明構思一些示例實施例的半導體裝置的結構特征的視圖。
[0043]圖60和圖61是示例性地示出根據(jù)本發(fā)明構思的示例實施例的三維半導體存儲裝置的透視圖。
[0044]圖62和圖63是示例性地示出根據(jù)本發(fā)明構思示例實施例的三維半導體存儲裝置的電路圖。
[0045]圖64和圖65是示例性地示出其中設置有根據(jù)本發(fā)明構思的示例實施例的半導體裝置的電子器件的示意性框圖。
[0046]應該注意的是，這些附圖意圖解釋方法的總體特征、某些示例實施例中使用的材料和/或結構，并且意圖補充下面提供的書面描述。然而，這些附圖不是按比例繪制的，并且不會精確地反映任何給出的實施例的精確結構或性能特征，這些附圖不應被解釋為限定或限制示例實施例包括的值或性質的范圍。例如，為清晰起見，會縮減或夸大分子、層、區(qū)域和/或結構元件的相對厚度和位置。各個附圖中相似或相同的標號的使用意圖表示存在相似或相同的元件或特征。
【具體實施方式】
[0047]現(xiàn)在將參照附圖更充分地描述本發(fā)明構思的示例實施例，在附圖中示出了示例實施例。然而，本發(fā)明構思的示例實施例可以以多種不同的形式實施，并且不應被解釋為限于這里闡述的實施例，相反，提供這些實施例以使該公開將是徹底的且完全的，并且將向本領域的普通技術人員充分地傳達示例實施例的構思。在附圖中，為清晰起見，夸大了層和區(qū)域的厚度。在附圖中，同樣的標號表示同樣的元件，因此，將省略對其的描述。
[0048]將理解的是，當元件被稱為“連接”或“結合”到另一元件時，該元件可以直接連接到或結合到所述另一元件，或者可以存在中間元件。相反，當元件被稱為“直接連接”或“直接結合”到另一元件時，則不存在中間元件。同樣的標號始終表示同樣的元件。如這里使用的術語“和/或”包括一個或多個相關列出項的任意和所有組合。用來描述元件或層之間的關系的其他詞語應該以同樣的方式(例如，“在…之間”相對“直接在…之間”、“鄰近”相對“直接鄰近”、“在…上”相對“直接在…上”)來解釋。
[0049]將理解的是，盡管這里可以使用術語“第一”、“第二”等來描述各個元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應受這些術語的限制。這些術語僅用來將一個元件、組件、區(qū)域、層或部分與另一元件、組件、區(qū)域、層或部分區(qū)分開來。因此，在不脫離示例實施例的教導的情況下，可以將下面討論的第一元件、組件、區(qū)域、層或部分命名為第二元件、組件、區(qū)域、層或部分。
[0050]為了易于描述，在這里可以使用諸如“在…之下”、“在…下方”、“下面的”、“在…上方”、“上面的”等空間相對術語來描述如附圖中示出的一個元件或特征與其他元件或特征的關系。將理解的是，空間相對術語意在包含除了附圖中描述的方位之外的裝置在使用或操作中的不同方位。例如，如果將附圖中的裝置翻轉，則被描述為在其他元件或特征“在…下方”或“在…之下”的元件將隨后會位于其他元件或特征“上方”。因此，示例性術語“在…下方”可包含“在…上方”和“在…下方”兩種方位。該裝置可被另外定位(旋轉90度或在其他方位)并相應地解釋這里使用的空間相對描述符。
[0051]這里使用的術語僅出于描述具體實施例的目的，并不意圖限制本發(fā)明。除非上下文另外明確指出，否則如這里所使用的單數(shù)形式“一個”、“一種”也意圖包括復數(shù)形式。進一步將理解的是，如果這里使用術語“包括”時，說明存在陳述的特征、整體、步驟、操作、元件和/或組件，但不排除存在或添加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組。
[0052]這里參照作為示例實施例的理想化實施例(和中間結構)的示例性視圖來描述本發(fā)明構思的示例實施例。這樣，預計將出現(xiàn)例如由制造技術和/或公差引起的示出的形狀的變化。因此，本發(fā)明構思的示例實施例不應被理解為局限于這里示出的區(qū)域的特定形狀，而是將包括例如由制造所造成的形狀上的偏差。例如，示出為矩形的注入?yún)^(qū)域可以在其邊緣具有圓形或彎曲的特征和/或注入濃度的梯度，而不是從注入?yún)^(qū)域到非注入?yún)^(qū)域的二元變化。同樣，通過注入形成的埋置區(qū)域可導致在埋置區(qū)域和通過其發(fā)生注入的表面之間的區(qū)域中出現(xiàn)一定程度的注入。因而，附圖中示出的區(qū)域實質上是示意性的，它們的形狀并不意圖示出裝置的區(qū)域的實際的形狀，也不意圖限制示例實施例的范圍。
`[0053]除非另外定義，否則這里使用的所有術語(包括技術術語和科學術語)具有與本發(fā)明構思的示例實施例所屬的領域中的普通技術人員所通常理解的意思相同的意思。進一步將理解的是，除非這里明確這樣定義，否則術語(例如在通用的詞典中定義的術語)應被解釋為具有與相關領域的環(huán)境中它們的意思相一致的意思，而將不以理想的或過于正式的含義來解釋它們的意思。
[0054]圖1是示例性地示出根據(jù)本發(fā)明構思示例實施例的半導體裝置的透視圖。
[0055]參照圖1，電極結構可以設置在具有連接區(qū)域和陣列區(qū)域RA的基板10上。例如，連接區(qū)域可以包括位于陣列區(qū)域RA的兩側的第一區(qū)域Rl和第二區(qū)域R2，但是本發(fā)明構思的示例實施例可以不限于此。電極結構可以包括以連續(xù)的方式堆疊的多個電極EL。電極EL可以由導電材料(例如，摻雜的半導體層或金屬層)形成。在某些實施例中，電極EL可以由相同的材料形成。
[0056]電極EL的長度可以隨著到基板10的距離的增加而變短。此外，在俯視圖中，電極EL中的一個可以設置在由設置在其下的其他電極占據(jù)的區(qū)域中。例如，電極EL可以設置成形成具有階梯式部分的多層結構，電極EL中的一個可以包括沒有被設置在其上的其他電極覆蓋的至少一個端部(下文中，稱為“連接部CP”)。如果連接部CP具有足夠大的面積，則連接部CP可以起到使得相應的電極電連接到其他導線的電通路(下文中，稱為“接觸區(qū)域”)的作用。
[0057]根據(jù)本發(fā)明構思的一些方面，至少一個電極EL可以包括具有與設置在其上的其他電極的側表面對齊的側表面的端部(下文中，稱為“對齊部AP”)。例如，沿豎直方向彼此相鄰的一對電極EL可以具有與特定的豎直平面VS對齊的側壁，所述特定的豎直平面VS的法線方向基本平行于基板10的頂表面。
[0058]在示例實施例中，每個電極EL的兩個端部可以被構造成具有上面描述的連接部CP和對齊部AP的技術特征。例如，每個電極EL的一個端部(例如，連接部CP)可以從設置在其上的其他電極水平地突出，同時其相反的端部(例如，對齊部AP)可以具有與設置在其上的其他電極的側壁共面或對齊的側壁。
[0059]在一些示例實施例中，如圖1中所示，電極EL中的偶數(shù)編號的電極的連接部CP和對齊部AP可以分別形成在第一區(qū)域Rl和第二區(qū)域R2上，電極EL中的奇數(shù)編號的電極的連接部CP和對齊部AP分別形成在第二區(qū)域R2和第一區(qū)域Rl上。
[0060]圖2是示出根據(jù)本發(fā)明構思的示例實施例制造半導體裝置的方法的示意性流程圖。
[0061]根據(jù)本發(fā)明構思的示例實施例，半導體裝置的形成可以包括形成電極的堆疊件的工藝，電極堆疊件的形成可以包括形成階梯式連接結構(例如，圖1中所示)的工藝。在下文中，將參照圖2來描述形成根據(jù)本發(fā)明構思的示例實施例的階梯式連接結構的工藝。
[0062]參照圖2，水平層可以順序地堆疊在基板上以形成堆疊件(SI中)。在某些實施例中，圖1的電極EL可以是通過利用下面描述的圖案化方法蝕刻水平層得到的最終結構。例如，水平層可以用作電極EL。在其他示例實施例中，可以通過利用下面描述的方法蝕刻水平層來形成圖1的電極EL，所述方法為:選擇性地去除水平層以形成空余空間；然后，使用導電層填充空余空間。例如，水平層可以用作用于形成其中將設置電極EL的空余空間的犧牲層。
[0063]可以使堆疊件圖案化，以在基板的連接區(qū)域上形成階梯式連接結構(S2中)。在堆疊件的圖案化過程中，可以執(zhí)行選擇性蝕刻步驟SE和共同蝕刻步驟CE至少一次。這里，可以執(zhí)行選擇性蝕刻步驟SE，以局部蝕刻連接區(qū)域的特定部分。相反，可以執(zhí)行共同蝕刻步驟CE，以同時蝕刻連接區(qū)域的若干個部分。在某些實施例中，與選擇性蝕刻步驟SE相關的特定部分可以被包括在共同蝕刻步驟CE過程中將被蝕刻的若干個部分中。
[0064]在階梯式連接結構的形成過程中，可以執(zhí)行選擇性蝕刻步驟SE和共同蝕刻步驟CE至少一次，可以以單層蝕刻或多層蝕刻的方法執(zhí)行選擇性蝕刻步驟SE和共同蝕刻步驟CE中的各個步驟。在單層蝕刻方式的情況下，可以以這樣的方式執(zhí)行選擇性蝕刻步驟SE或共同蝕刻步驟CE，S卩，通過選擇性蝕刻步驟SE或共同蝕刻步驟CE蝕刻的部分具有等于每個水平層的豎直節(jié)距的深度，在多層蝕刻方式的情況下，可以以這樣的方式執(zhí)行選擇性蝕刻步驟SE或共同蝕刻步驟CE，即，可以連續(xù)不斷地蝕刻水平層中的至少兩個層?？梢酝ㄟ^選擇性蝕刻步驟SE和共同蝕刻步驟CE的各種組合來實現(xiàn)階梯式連接結構，將參照圖3至圖52更詳細地描述這些組合的一些示例。[0065]圖3是示出根據(jù)本發(fā)明構思的示例實施例制造半導體裝置的方法的表格。
[0066]根據(jù)本發(fā)明構思的示例實施例，連接結構的形成(S2中)可以包括在蝕刻深度和蝕刻區(qū)域兩方面彼此不同的第一圖案化工藝S21和第二圖案化工藝S22。例如，可以以其蝕刻深度為水平層的豎直節(jié)距的至少兩倍的這樣的方式執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22中的一個，可以以其蝕刻深度大約為水平層的豎直節(jié)距的這樣的方式來執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22中的另一個。這里，水平層的豎直節(jié)距可以指的是一個水平層的頂表面與位于其上或其下的另一個水平層的頂表面之間的高度差。換言之，可以在以多層蝕刻方式執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22中的一個的同時，可以以單層蝕刻方式執(zhí)行另一個。例如，對于圖3中枚舉的第一示例和第四示例，可以分別以多層和單層蝕刻方式執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22，對于第二示例和第三示例，可以分別以單層和多層蝕刻方式執(zhí)行第一圖案化工藝S21和第二圖案化工藝 S22。
[0067]關于蝕刻區(qū)域，可以在連接區(qū)域的每個部分上執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22中的一個，可以在連接區(qū)域的特定部分上執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22中的另一個。例如，可以執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22中的一個或者以共同蝕刻方式來蝕刻位于所有第一區(qū)域Rl和第二區(qū)域R2上的水平層的若干部分，可以執(zhí)行第一圖案化工藝S21和第二圖案化工藝S22中的另一個或者以選擇性蝕刻方式來蝕刻位于第二區(qū)域R2上的水平層的特定部分。返回參照圖3，在第一和第三示例中，可以以共同蝕刻方式執(zhí)行第一圖案化工藝，可以以選擇性蝕刻方式執(zhí)行第二圖案化工藝。此夕卜，在第二和第四示例中，可以以選擇性蝕刻方式執(zhí)行第一圖案化工藝，可以以共同蝕刻方式執(zhí)行第二圖案化工藝。
[0068]在某些實施例中，基于共同蝕刻方式的蝕刻工藝可以包括在第一區(qū)域Rl和第二區(qū)域R2兩者上蝕刻水平層的兩個步驟或更多的步驟，基于選擇性蝕刻方式的圖案化工藝可以包括單步蝕刻第二區(qū)域上的水平層。例如，在圖3中的第一示例和第三示例中，第一圖案化工藝S21可以包括以共同蝕刻方式蝕刻水平層的多個步驟，第二圖案化工藝S22可以包括以選擇性蝕刻方式蝕刻水平層的單個步驟。
[0069]在下文中，將參照圖4至圖18示例性地描述根據(jù)圖3的第一至第四示例制造半導體裝置的方法。
[0070]SSL說明:第一實施例蝕刻方法
[0071]圖4是示出根據(jù)圖3中舉例說明的第一示例的制造半導體裝置的方法的流程圖，圖5至圖8是示例性地示出根據(jù)圖3中舉例說明的第一示例的制造半導體裝置的方法的剖視圖。
[0072]參照圖3至圖5，水平層100和層間絕緣層200可以交替地堆疊在基板10上以形成堆疊件ST (SI中)。基板10可以包括第一區(qū)域R1、第二區(qū)域R2和位于第一區(qū)域Rl和第二區(qū)域R2之間的陣列區(qū)域RA。水平層100可以由關于層間絕緣層200具有蝕刻選擇性的材料形成。例如，層間絕緣層200可以由氧化硅層形成，同時水平層100可以包括氮化硅層、氮氧化硅層、多晶硅層或金屬層中的至少一種。在示例實施例中，水平層100可以由相同的材料形成。
[0073]參照圖3、圖4和圖6，可以在堆疊件ST上執(zhí)行第一圖案化工藝S21。在本示例中，第一圖案化工藝S21可以包括以共同多層蝕刻方式執(zhí)行的多個蝕刻步驟。
[0074]例如，第一圖案化工藝S21可以包括至少兩個蝕刻步驟，執(zhí)行每個蝕刻步驟以將堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的部分蝕刻成相同的蝕刻深度。為了以共同蝕刻方式實現(xiàn)蝕刻步驟，可以利用暴露第一區(qū)域Rl和第二區(qū)域R2兩者的它們各自的蝕刻掩模來執(zhí)行蝕刻步驟。如圖6中所示，在某些實施例中，每個蝕刻步驟中的蝕刻深度可以大約為水平層100的豎直節(jié)距的兩倍。
[0075]同時，在第一圖案化工藝S21包括以共同蝕刻方式執(zhí)行的多個蝕刻步驟的情況下，對于至少連續(xù)兩個的蝕刻步驟可以共用單個蝕刻掩模。例如，接下來的一個蝕刻步驟可以包括減小或收縮在多個蝕刻步驟中的前一個蝕刻步驟中已經(jīng)使用的第一蝕刻掩模201的水平尺寸或寬度的步驟。在接下來的蝕刻步驟中可以將已減小的第一蝕刻掩模201再用作蝕刻掩模。蝕刻掩模的再使用可能能夠解決后續(xù)工藝中因未對齊導致的技術困難，并且減少了昂貴的光刻工藝的次數(shù)。
[0076]在與本實施例相似的情況下，第一圖案化工藝S21包括使蝕刻掩模收縮的步驟，在堆疊件ST的外部實施蝕刻步驟的次數(shù)可以比在堆疊件ST的內部實施蝕刻步驟的次數(shù)多。因此，堆疊件ST中的在第一圖案化工藝S21期間將被蝕刻的部分(在下文中，被稱為第一蝕刻部El)的蝕刻深度可以隨著到陣列區(qū)域RA的距離的增大而增加。結果，如圖6中所示，堆疊件ST和第一蝕刻部El可以在第一區(qū)域Rl和第二區(qū)域R2上形成為具有階梯式結構。
[0077]如上所述，由于以共同蝕刻方式執(zhí)行第一圖案化工藝S21，因此堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的第一蝕刻部El或兩部分可以形成為相對于彼此具有鏡面對稱。
[0078]參照圖3、圖4和圖7，可以在堆疊件ST上執(zhí)行第二圖案化工藝S22。根據(jù)本示例，第二圖案化工藝S22可以包括以選擇性單層蝕刻方式執(zhí)行的蝕刻步驟。
[0079]例如，第二圖案化工藝S22可以包括將堆疊件ST的位于第二區(qū)域R2上的部分蝕刻掉達到水平層100的豎直節(jié)距P的厚度的步驟。可以利用第二蝕刻掩模202執(zhí)行第二圖案化工藝S22，第二蝕刻掩模202可以形成為覆蓋第一區(qū)域Rl并暴露第二區(qū)域R2。第二蝕刻掩模202可以形成為暴露第二區(qū)域R2上的第一蝕刻部El及其相鄰區(qū)域，如圖7中所示。
[0080]在下文中，為了簡潔起見，堆疊件ST的通過第二圖案化工藝S22最新蝕刻的部分將被稱為“第二蝕刻部E2”。根據(jù)本實施例，由于以選擇性蝕刻方式執(zhí)行第二圖案化工藝S22，因此第二蝕刻部E2可以局部地形成在例如僅形成在第二區(qū)域R2上。因此，堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的兩部分可以不再相對于彼此具有鏡面對稱。
[0081]此外，由于第二圖案化工藝S22以單層蝕刻方式執(zhí)行，因此堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的兩部分可以形成為具有與水平層100的豎直節(jié)距P相對應的高度差。因此，構成堆疊件ST的水平層100可以形成為具有參照圖1描述的階梯式連接結構。此外，根據(jù)前述的實施例，每個水平層100可以形成為具有連接部CP和對齊部AP。
[0082]參照圖3、圖4和圖8，互連結構300可以形成在已執(zhí)行第二圖案化工藝S22 (S3中)的結構上。在一些實施例中，如圖8中所示，互連結構300可以包括分別結合到水平層100的連接部CP的插塞301、以及可以分別電連接到插塞301的焊盤302、通塞(via plug)303和金屬線304，但是本發(fā)明構思的示例實施例可以不限于此。此外，在形成互連結構300之前，可以進一步形成蝕刻停止層99，以覆蓋已通過執(zhí)行第二圖案化工藝S22而產(chǎn)生的結構。在其他實施例中，還可以在水平層100的暴露的側壁上進一步形成絕緣間隔件(未示出)。因絕緣間隔件和/或蝕刻停止層99的存在，因此能夠防止不期望的電通路形成在水平層100和插塞301之間。
[0083]根據(jù)先前描述的示例，第一圖案化工藝S21的每個蝕刻步驟中的蝕刻深度可以是水平層100的豎直節(jié)距的兩倍(即，2P)，同時第二圖案化工藝S22中的蝕刻深度可以為水平層100的豎直節(jié)距(S卩，P)。在這種情況下，如圖8中所示，水平層100中的偶數(shù)編號的水平層可以連接到互連結構300在第一區(qū)域Rl上的一部分，同時水平層100中的奇數(shù)編號的水平層可以連接到互連結構300的在第二區(qū)域R2上的其他部分。
[0084]SSL說明:第二實施例
[0085]圖9是示出根據(jù)圖3中舉例說明的第二實施例的制造半導體裝置的方法的流程圖，圖10和圖11是示例性地示出根據(jù)圖3中舉例說明的第二示例的制造半導體裝置的方法的剖視圖。
[0086]參照圖3、圖9和圖10，可以在參照圖5描述的堆疊件ST上執(zhí)行第一圖案化工藝S21。在本實施例中，第一圖案化工藝S21可以包括以選擇性單層蝕刻方式執(zhí)行的蝕刻步驟。
[0087]例如，第一圖案化工藝S21可以包括將堆疊件ST的位于第二區(qū)域R2上的部分蝕刻掉達到水平層100的豎直節(jié)距P的厚度?？梢岳玫谝晃g刻掩模201執(zhí)行第一圖案化工藝S21，蝕刻掩模201可被形成為覆蓋第一區(qū)域Rl并暴露第二區(qū)域R2。
[0088]由于以選擇性蝕刻方式執(zhí)行第一圖案化工藝S21，因此第一蝕刻部El可以局部地形成在第二區(qū)域R2上。因此，堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的兩部分可以形成為具有與水平層100的豎直節(jié)距P相對應的高度差。
[0089]參照圖3、圖9和圖11，可以在堆疊件ST上執(zhí)行第二圖案化工藝S22。根據(jù)本示例，第二圖案化工藝S22可以包括多個蝕刻步驟，每個蝕刻步驟可以以先前參照圖6描述的共同多層蝕刻方式執(zhí)行。
[0090]結果，堆疊件ST和第一蝕刻部El可以在第一區(qū)域Rl和第二區(qū)域R2上形成為具有階梯式結構。然而，堆疊件ST的第一區(qū)域Rl可以具有通過第一圖案化工藝S21形成并由第一蝕刻部El劃定界限的階梯式結構，同時堆疊件ST的第二區(qū)域R2可以具有通過第一圖案化工藝S21和第二圖案化工藝S22形成并由第一蝕刻部El和第二蝕刻部E2劃定界限的其他階梯式結構。因此，水平層100中的偶數(shù)編號的水平層可以在第一區(qū)域Rl上形成為具有連接部CP，在第二區(qū)域R2上形成為具有對齊部AP，同時水平層100中的奇數(shù)編號的水平層可以在第二區(qū)域R2上形成為具有連接部CP，在第一區(qū)域Rl上形成為具有對齊部AP。
[0091]此后，可以在參照圖11描述的結構上形成互連結構300，并且產(chǎn)生的結構可以具有與圖8的結構特征相同的結構特征。
[0092]第三實施例
[0093]圖12是示出根據(jù)圖3中舉例說明的第三示例的制造半導體裝置的方法的流程圖，圖13至圖15是示例性地示出根據(jù)圖3中舉例說明的第三示例的制造半導體裝置的方法的首1J視圖。
[0094]參照圖3、圖12和圖13，可以在堆疊件ST上執(zhí)行第一圖案化工藝S21。根據(jù)本示例，第一圖案化工藝S21可以包括多個蝕刻步驟，其中，每個蝕刻步驟可以以共同單層蝕刻方式執(zhí)行。
[0095]例如，第一圖案化工藝S21可以包括至少兩個蝕刻步驟，執(zhí)行所述至少兩個蝕刻步驟中的每個，以將堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的部分蝕刻掉達到水平層100的豎直節(jié)距P的厚度。為了以共同蝕刻方式實現(xiàn)蝕刻步驟，可以利用暴露第一區(qū)域Rl和第二區(qū)域R2兩者的其各自的蝕刻掩模來執(zhí)行蝕刻步驟。
[0096]同時，在第一圖案化工藝S21包括以共同蝕刻方式執(zhí)行的多個蝕刻步驟的情況下，對于至少連續(xù)兩個的蝕刻步驟中可以共用單個蝕刻掩模。例如，接下來的一個蝕刻步驟可以包括使前一個蝕刻步驟中已經(jīng)使用的第一蝕刻掩模201的水平尺寸或寬度減小或收縮的步驟。在接下來的蝕刻步驟中可以將已減小的第一蝕刻掩模201再用作蝕刻掩模。蝕刻掩模的再使用可能能夠解決后續(xù)工藝中因未對齊導致的技術問題，并且減少了昂貴的光刻工藝的次數(shù)。
[0097]在與本實施例相似的情況下，第一圖案化工藝S21包括使蝕刻掩模收縮的步驟，在堆疊件ST的外部將要實施蝕刻步驟的次數(shù)可以比在堆疊件ST的內部實施蝕刻步驟的次數(shù)多。因此，堆疊件ST中的在第一圖案化工藝S21期間將被蝕刻的部分(在下文中，被稱為第一蝕刻部El)的蝕刻深度可以隨著到陣列區(qū)域RA的距離的增大而增加。結果，如圖13中所示，堆疊件ST和第一蝕刻部El可以在第一區(qū)域Rl和第二區(qū)域R2上形成為具有階梯式結構。
[0098]如上所述，由于以共同蝕刻方式執(zhí)行第一圖案化工藝S21，因此堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的第一蝕刻部El或兩部分可以被形成為相對于彼此具有鏡面對稱。
[0099]參照圖3、圖12和圖14，可以在堆疊件ST上執(zhí)行第二圖案化工藝S22。根據(jù)本示例，第二圖案化工藝S22可以包括以選擇性多層蝕刻方式執(zhí)行的蝕刻步驟。
[0100]例如，第二圖案化工藝S22可以包括將堆疊件ST的位于第二區(qū)域R2上的部分蝕刻掉達到與水平層100的豎直節(jié)距P的倍數(shù)相對應的蝕刻深度。在某些實施例中，蝕刻深度可以是堆疊件ST的一半高度，或者是水平層100的總堆疊高度的一半?？梢岳每梢孕纬蔀楦采w第一區(qū)域Rl并暴露第二區(qū)域R2的第二蝕刻掩模202執(zhí)行第二圖案化工藝S22。第二蝕刻掩模202可以形成為暴露第二區(qū)域R2上的第一蝕刻部El及其相鄰區(qū)域，如圖14中所示。
[0101]由于以選擇性蝕刻方式執(zhí)行第二圖案化工藝S22，因此第二蝕刻部E2可以局部地形成在(例如，僅形成在)第二區(qū)域R2上。因此，堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的兩部分可以不再相對于彼此具有鏡面對稱。
[0102]參照圖3、圖12和圖15，互連結構300可以形成在已執(zhí)行第二圖案化工藝(S3中)S22的結構上。除了與插塞301的長度有關的差異之外，互連結構300可以形成為具有與參照圖8描述的示例的互連結構相同的技術特征。
[0103]第四實施例
[0104]圖16是示出根據(jù)圖3中舉例說明的第四示例的制造半導體裝置的方法的流程圖，圖17和圖18是示例性地示出根據(jù)圖3中舉例說明的第四示例的制造半導體裝置的方法的剖視圖。[0105]參照圖3、圖16和圖17，可以在參照圖5描述的堆疊件ST上執(zhí)行第一圖案化工藝S21。在本示例中，第一圖案化工藝S21可以包括以選擇性多層蝕刻方式執(zhí)行的蝕刻步驟。
[0106]例如，第一圖案化工藝S21可以包括將堆疊件ST的位于第二區(qū)域R2上的部分蝕刻掉達到與水平層100的豎直節(jié)距P的倍數(shù)相對應的蝕刻深度的厚度。在某些實施例中，蝕刻深度可以是堆疊件ST的一半高度，或者可以是水平層100的總堆疊高度的一半。可以利用第一蝕刻掩模201執(zhí)行第一圖案化工藝S21，第一蝕刻掩模201可以被形成為覆蓋第一區(qū)域Rl并暴露第二區(qū)域R2，如圖17中所示。
[0107]由于以選擇性蝕刻方式執(zhí)行第一圖案化工藝S21，因此第一蝕刻部El可以局部地形成在第二區(qū)域R2上。因此，堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上兩部分可以形成為具有與水平層100的豎直節(jié)距P的倍數(shù)相對應的高度差，或者形成為具有與堆疊件ST的高度的一半相對應的高度差。
[0108]參照圖3、圖16和圖18，在堆疊件ST上可以執(zhí)行第二圖案化工藝S22。根據(jù)本示例，第二圖案化工藝S22可以包括多個蝕刻步驟，其中，每個蝕刻步驟可以以先前參照圖13描述的共同單層蝕刻方式執(zhí)行。
[0109]結果，堆疊件ST和第一蝕刻部El可以在第一區(qū)域Rl和第二區(qū)域R2上形成為具有階梯式結構。然而，堆疊件ST的第一區(qū)域可以具有通過第二圖案化工藝S22形成并由第二蝕刻部E2劃定界限的階梯式結構，同時堆疊件ST的第二區(qū)域R2可以具有通過第一圖案化工藝S21和第二圖案化工藝S22形成并由第一蝕刻部El和第二蝕刻部E2劃定界限的其他階梯式結構。因此，水平層100的上一半可以形成為在第一區(qū)域Rl上具有連接部CP，在第二區(qū)域R2上具有對齊部AP，同時水平層100的下一半可以形成為在第二區(qū)域R2上具有連接部CP，在第一區(qū)域Rl上具有對齊部AP0
[0110]然后，可以在參照圖18描述的結構上形成互連結構300，并且產(chǎn)生的結構可以具有與圖15的結構特征相同的結構特征。
[0111]圖19是示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的表格。
[0112]根據(jù)本發(fā)明構思的其他示例實施例，連接結構的形成(S2中)可以包括第一圖案化工藝S21、第二圖案化工藝S22和第三圖案化工藝S23。第一圖案化工藝S21、第二圖案化工藝S22和第三圖案化工藝S23中的一個可以包括以共同單層蝕刻方式執(zhí)行的至少一個蝕刻步驟(在下文中，稱為“共同單層蝕刻步驟”)，另一個可以包括以選擇性多層蝕刻方式執(zhí)行的至少一個蝕刻步驟(在下文中，稱為“選擇性多層蝕刻步驟”)，其他可以包括以共同多層蝕刻方式執(zhí)行的至少一個蝕刻步驟(在下文中，稱為“共同多層蝕刻步驟”)。可以不同地組合共同單層蝕刻步驟、選擇性多層蝕刻步驟和共同多層蝕刻步驟，以形成階梯式連接結構。例如，通過圖19中枚舉的第五至第十示例中的一個可以實現(xiàn)這樣的組合中的最簡單的示例。
[0113]為了減少描述的重疊和復雜性，將參照圖20至圖29示例性地描述圖19的第五示例。圖20是示出根據(jù)圖19中舉例說明的第五示例的制造半導體裝置的方法的流程圖，圖21至圖24是示例性地示出根據(jù)圖19中舉例說明的第五示例的制造半導體裝置的方法的剖視圖。
[0114]參照圖20和圖21，水平層100和層間絕緣層200可以交替地堆疊在基板10上，以形成堆疊件(SI中)，可以對堆疊件ST執(zhí)行共同單層蝕刻步驟S21。可以執(zhí)行共同單層蝕刻步驟S21，以形成彼此間隔開的第一蝕刻部E1。可以利用第一掩模211執(zhí)行共同單層蝕刻步驟S21，第一掩模211可以被形成為暴露第一區(qū)域Rl和第二區(qū)域R2兩者。因此，第一蝕刻部El可以共同形成在第一區(qū)域Rl和第二區(qū)域R2上，第一蝕刻部El的蝕刻深度可以等于水平層100的豎直節(jié)距。
[0115]參照圖20和圖22，可以在設置有第一蝕刻部El的堆疊件ST上執(zhí)行選擇性多層蝕刻步驟S22?？梢岳帽┞兜谝粎^(qū)域Rl的一部分并覆蓋第二區(qū)域R2和陣列區(qū)域RA的第二掩模212作為蝕刻掩模來執(zhí)行選擇性多層蝕刻步驟S22。例如，選擇性多層蝕刻步驟S22可以包括蝕刻水平層100的位于第一區(qū)域Rl上的一部分。因此，第二蝕刻部E2可以局部地形成在位于第一區(qū)域Rl上的堆疊件ST中。第二蝕刻部E2可以形成為具有與水平層100的豎直節(jié)距P的兩倍相對應的蝕刻深度。作為選擇性多層蝕刻步驟S22的結果，第一區(qū)域Rl和第二區(qū)域R2可以具有彼此不同的結構。例如，堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的兩部分可以不再相對于彼此具有鏡面對稱。
[0116]參照圖20、圖23和圖24，可以在設置有第二蝕刻部E2的堆疊件ST上執(zhí)行共同多層蝕刻步驟S23。共同多層蝕刻步驟可以分別包括第一共同多層蝕刻步驟和第二共同多層蝕刻步驟?？梢苑謩e利用第三掩模213和第四掩模214作為蝕刻掩模來執(zhí)行第一共同多層蝕刻步驟和第二共同多層蝕刻步驟。第三掩模213和第四掩模214可以被形成為暴露第一區(qū)域Rl的一部分和第二區(qū)域R2的一部分并覆蓋陣列區(qū)域RA。根據(jù)本示例，第四掩模214可以被形成為具有比第三掩模213的寬度大的寬度，或者被形成為完全覆蓋被第三掩模213覆蓋的區(qū)域。
[0117]作為第一共同多層蝕刻步驟和第二共同多層蝕刻步驟的結果，第三蝕刻部E3和第四蝕刻部E4可以形成在第一區(qū)域Rl上和第二區(qū)域R2中的每個上。第三蝕刻部E3和第四蝕刻部E4中的每個可以被形成為具有與水平層100的豎直節(jié)距P的四倍相對應的蝕刻深度。
[0118]總之，第一至第四蝕刻部E1、E2、E3和E4可以形成在第一區(qū)域Rl上，而第一、第三和第四蝕刻部E1、E3和E4可以形成在第二區(qū)域R2上。這里，第一、第三和第四蝕刻部E1、E3和E4在其水平位置或區(qū)域方面可以彼此不同。由于第一、第三和第四蝕刻部El、E3和E4的水平位置之間的不同，堆疊件ST可以形成為具有這樣的階梯式結構，在該階梯式結構中，每個階梯高度為水平層100的豎直節(jié)距P的倍數(shù)。在沒有第二蝕刻部E2的情況下，堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的兩部分可以相對于彼此具有鏡面對稱。然而，堆疊件ST的鏡面對稱輪廓可以因形成在第一區(qū)域Rl上的第二蝕刻部E2的不存在而被破壞。例如，水平層100中的一些可以暴露在第一區(qū)域Rl上，其他可以暴露在第二區(qū)域R2上。
[0119]圖25和圖26是示例性地示出根據(jù)圖19中舉例說明的第五示例的一種變型的制造半導體裝置的方法的剖視圖。
[0120]如圖25和圖26中所示，共同多層蝕刻步驟可以包括分別利用第三掩模223和第四掩模224作為蝕刻掩模執(zhí)行的第一共同多層蝕刻步驟和第二共同多層蝕刻步驟。根據(jù)本示例，第三掩模223可以被形成為具有比第四掩模224的寬度大的寬度，或者形成為完全覆蓋被第四掩模224覆蓋的區(qū)域。例如，第四掩模224可以是在第三掩模223上通過前述掩模收縮步驟得到的產(chǎn)生的結構。在這種情況下，第四蝕刻部E4可以包括插入在第三蝕刻部E3與堆疊件ST的側壁之間的蝕刻部。
[0121]換言之，在共同多層蝕刻步驟包括多個將以共同蝕刻方式執(zhí)行的蝕刻步驟的情況下，對于至少連續(xù)兩個的蝕刻步驟可以共同使用單個蝕刻掩模。例如，接下來的一個蝕刻步驟可以包括減小或收縮在上一個蝕刻步驟中已經(jīng)使用的第三掩模223的水平大小或寬度的步驟。已減小的第三掩模223可以在接下來的蝕刻步驟中再用作第四掩模224。蝕刻掩模的再使用可以能夠減小因在后續(xù)工藝中的未對齊而導致的技術困難，并且減少了昂貴的光刻工藝的次數(shù)。
[0122]圖27是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的半導體裝置的一部分的透視圖。
[0123]根據(jù)本發(fā)明構思的其他示例實施例和它們的變型，如圖27中所示，電極EL中的第4n+l個電極和第4n+2個電極中的每個可以被形成為分別在第一區(qū)域Rl上具有對齊部AP和在第二區(qū)域R2上具有連接部CP，電極EL中的第4n+3個電極和第4n+4個電極中的每個可以被形成為分別在第一區(qū)域Rl上具有連接部CP和在第二區(qū)域R2上具有對齊部AP，其中，η為零或者為能夠滿足4η+4應小于或等于水平層的總堆疊數(shù)的條件的自然數(shù)。
[0124]圖28和圖29是示出根據(jù)本發(fā)明構思的其他示例實施例的制造半導體裝置的方法的示意圖。
[0125]參照圖28和圖29，連接結構的形成可以包括執(zhí)行共同單層蝕刻步驟S21 —次以形成第一蝕刻部Ε1，執(zhí)行選擇性多層蝕刻步驟S22 —次以形成第二蝕刻部Ε2，然后執(zhí)行共同多層蝕刻步驟S23七次，以形成第三至第九蝕刻部Ε3、Ε4、Ε5、Ε6、Ε7、Ε8和Ε9。
[0126]可以利用彼此不同的蝕刻掩模執(zhí)行共同多層蝕刻步驟S23。例如，可以利用其寬度大于上一步驟中使用的蝕刻掩模的寬度的蝕刻掩模執(zhí)行每個共同多層蝕刻步驟S23。在這種情況下，如圖28中所示，第三至第九蝕刻部Ε3-Ε9中的每個可以形成在前一個蝕刻部下方，并且第三至第九蝕刻部Ε3-Ε9中的每個的水平位置可以隨著共同多層蝕刻步驟S23的進行而與堆疊件ST的中心距離越來越遠。在變型的實施例中，可以利用其寬度比上一步驟中使用的蝕刻掩模的寬度小的蝕刻掩模執(zhí)行至少一個共同多層蝕刻步驟S23。在這種情況下，如圖29中所示，與之前蝕刻的部分(例如，Ε3、Ε5和Ε7)相比，第三至第九蝕刻部Ε3-Ε9中的一些(例如，Ε4.Ε6和Ε8)可以被形成為更鄰近于堆疊件ST的中心。
[0127]圖30是示例性地示出根據(jù)圖19中舉例說明的第十示例的制造半導體裝置的方法的示意圖。在圖19的第十示例中，連接結構的形成可以包括:執(zhí)行共同多層蝕刻步驟S23七次，以形成第一至第七蝕刻部Ε1、Ε2、Ε3、Ε4、Ε5、Ε6和Ε7 ;執(zhí)行選擇性多層蝕刻步驟S22一次，以形成第八蝕刻部ES ;然后，執(zhí)行共同單層蝕刻步驟S21—次，以形成第九蝕刻部Ε9。換言之，在共同單層蝕刻步驟S21和選擇性多層蝕刻步驟S22之前可以執(zhí)行共同多層蝕刻步驟S23。
[0128]根據(jù)參照圖28至圖30描述的實施例，盡管執(zhí)行蝕刻步驟的順序不同，但是堆疊件ST可以被形成為具有相同的階梯式結構。這意味著可以根據(jù)研發(fā)者的需要多方面地調整執(zhí)行蝕刻步驟的順序。在這層意義上說，本發(fā)明構思的示例實施例可以不限于已經(jīng)被描述或下面將要描述的示例，并且可以基于前述實施例不同地修改。
[0129]圖31是示出根據(jù)本發(fā)明構思的其他示例實施例的制造半導體裝置的方法的流程圖，圖32是示出根據(jù)本發(fā)明構思的其他示例實施例的制造半導體裝置的方法的示意圖。[0130]參照圖31和圖32，在本實施例中的階梯連接結構的形成可以包括:堆疊水平層100，以形成堆疊件ST(S1中);順序地對堆疊件ST執(zhí)行第一共同單層蝕刻步驟(S21中)、第二共同單層蝕刻步驟(S22中)、選擇性多層蝕刻步驟(S23中)以及共同多層蝕刻步驟(S24中)；然后，在產(chǎn)生的結構上形成互連結構300 (S3中)。
[0131]可以執(zhí)行第一共同單層蝕刻步驟S21，以形成彼此分隔開的第一蝕刻部E1。第一蝕刻部El可以形成在第一區(qū)域Rl和第二區(qū)域R2兩者上，此外，第一蝕刻部El可以被形成為在第一區(qū)域Rl和第二區(qū)域R2中的每個上具有交替的布置。例如，第一蝕刻部El可以形成為具有3W的節(jié)距和2W的寬度。第一蝕刻部El可以具有與水平層100的豎直節(jié)距相對應的蝕刻深度。
[0132]可以執(zhí)行第二共同單層蝕刻步驟S22，以形成彼此分隔開的第二蝕刻部E2。第二蝕刻部E2可以形成在第一區(qū)域Rl和第二區(qū)域R2兩者上，此外，與第一蝕刻部El相似，第二蝕刻部E2可以被形成為在第一區(qū)域Rl和第二區(qū)域R2中的每個上具有交替的布置。第二蝕刻部E2可以形成為具有3W的節(jié)距和IW的寬度。第二蝕刻部E2可以具有與水平層100的豎直節(jié)距相對應的蝕刻深度。
[0133]可以執(zhí)行選擇性多層蝕刻步驟S23，以形成局部地位于第二區(qū)域R2上的第三蝕刻部E3。與參照圖22描述的實施例相似，第三蝕刻部E3可以被形成為具有與水平層100的豎直節(jié)距的兩倍相對應的蝕刻深度。作為選擇性多層蝕刻步驟S23的結果，第一區(qū)域Rl和第二區(qū)域R2可以具有彼此不同的結構。例如，堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的兩部分可以不再相對于彼此具有鏡面對稱。
[0134]可以執(zhí)行共同多層蝕刻步驟S24，以使堆疊件ST的位于第一區(qū)域Rl和第二區(qū)域R2上的部分圖案化。在示例實施例中，如圖32中所示，在連接結構的形成過程中，可以執(zhí)行共同多層蝕刻步驟S24若干次，并且可以利用具有彼此不同的寬度的蝕刻掩模執(zhí)行每個共同多層蝕刻步驟S24。因此，通過共同多層蝕刻步驟S24得到的蝕刻部E4、E5和E6可以形成在彼此不同的水平面，以限定堆疊件ST的階梯式結構。
[0135]可以以與參照圖8描述的實施例的方式基本相同的方式執(zhí)行互連結構300的形成(S3 中)。
[0136]堆疊件ST可以包括可以形成在第一區(qū)域Rl和第二區(qū)域R2上以允許堆疊件ST與互連結構300之間的電連接的多個階梯狀區(qū)域。根據(jù)參照圖31和圖32描述的上述實施例，每個階梯狀區(qū)域可以由以連續(xù)的方式堆疊的三個水平層100構成。在先前的實施例中，每個階梯狀區(qū)域可以由以連續(xù)的方式堆疊的一個或兩個水平層100構成。這意味著，每個階梯狀區(qū)域應具有特定的豎直厚度或應限制水平層的個數(shù)是沒有理由的。例如，如示例性地參照圖31和圖32進行描述，可以根據(jù)研發(fā)者的需要不同地調整每個階梯狀區(qū)域的具體厚度。例如，構成每個階梯狀區(qū)域的層的個數(shù)可以為2至16中的至少之一。
[0137]圖33至圖37是示出根據(jù)本發(fā)明構思的其他示例實施例改變的制造半導體裝置的方法的示意圖。例如，圖33至圖37示出了可以從先前參照圖31和圖32描述的實施例修改的一些示例。盡管，為了簡潔起見，將省略重疊的描述，但是這里將描述的方法特征和結構特征可以應用于本發(fā)明構思的已經(jīng)描述的或者下面將以相同或相似的方式描述的其他實施例。此外，為了簡潔起見，這個示例的與先前示出并描述的那些元件和特征相似的元件和特征將不再更進一步詳細地描述。[0138]可以將參照圖32描述的實施例修改為在共同多層蝕刻步驟之間執(zhí)行選擇性多層蝕刻步驟。例如，如圖33中所示，在第一和第二共同單層蝕刻步驟以及共同多層蝕刻步驟之后可以執(zhí)行選擇性多層蝕刻步驟，以形成具有與水平層100的豎直節(jié)距的兩倍相對應的蝕刻深度的第四蝕刻部E4。其后，可以以共同多層蝕刻方式使堆疊件ST進一步圖案化。在本實施例中，可以以與參照圖32描述的實施例的方式基本相同的方式執(zhí)行第一共同單層蝕刻步驟、第二共同單層蝕刻步驟、選擇性多層蝕刻步驟、共同多層蝕刻步驟。盡管如此，在參照圖32描述的實施例和圖33描述的實施例之間，堆疊件ST的最終結構可以沒有差異。這意味著，不管工藝順序的改變或執(zhí)行選擇性多層蝕刻步驟的順序的改變如何，都能夠形成相同的階梯式結構。
[0139]可以將參照圖32描述的實施例修改為在第一和第二共同單層蝕刻步驟之前執(zhí)行選擇性多層蝕刻步驟。例如，作為選擇性多層蝕刻步驟的結果，可以在堆疊件ST的最上面的區(qū)域將第一蝕刻部El形成為具有與水平層100的豎直節(jié)距的兩倍相對應的蝕刻深度，如圖34中所示。其后，可以對堆疊件ST執(zhí)行多次共同多層蝕刻步驟。在本實施例中，可以以與參照圖32描述的實施例的方式基本相同的方式執(zhí)行第一共同單層蝕刻步驟、第二共同單層蝕刻步驟、選擇性多層蝕刻步驟、共同多層蝕刻步驟。盡管如此，在參照圖32描述的實施例和圖34描述的實施例之間，堆疊件ST的最終結構可以沒有差異。這意味著，如參照圖33所述，不管工藝順序的改變或執(zhí)行選擇性多層蝕刻步驟的順序的改變如何，都能夠形成相同的階梯式結構。
[0140]可以將參照圖32描述的實施例修改為在第一和第二共同單層蝕刻步驟之前執(zhí)行一個共同多層蝕刻步驟。例如，作為共同多層蝕刻步驟的結果，可以在堆疊件ST的最上面區(qū)域將第一蝕刻部El形成為具有與水平層100的豎直節(jié)距的六倍相對應的蝕刻深度，如圖35中所示。其后，可以以與參照圖32描述的實施例的方式基本相同的方式對堆疊件ST順序地執(zhí)行第一共同單層蝕刻步驟、第二共同單層蝕刻步驟、選擇性多層蝕刻步驟、共同多層蝕刻步驟。盡管如此，在參照圖32描述的實施例和圖35描述的實施例之間，堆疊件ST的最終結構可以沒有差異。這意味著，如參照圖33和圖34所述，不管工藝順序的改變或執(zhí)行選擇性多層蝕刻步驟的順序的改變如何，都能夠形成相同的階梯式結構。
[0141]與參照圖35描述的實施例相比，可以修改至少一個共同多層蝕刻步驟，以對其蝕刻區(qū)域做出改變。例如，用于形成圖35中的第一蝕刻部El和第六蝕刻部E6的蝕刻掩?？梢员舜私粨Q，如圖36中所示。然而，即使在這種情況下，堆疊件ST可以具有與參照圖32至圖35描述的實施例的結構相同的結構，如圖36中所示。這意味著，不管執(zhí)行共同多層蝕刻步驟的順序的改變如何，都能夠形成相同的階梯式結構。
[0142]可以使參照圖32描述的實施例與前述其他實施例中的一個(例如，圖17的實施例)結合，以形成階梯式連接區(qū)域。例如，如圖37中示例性示出的，可以順序地執(zhí)行選擇性多層蝕刻步驟、第一共同單層蝕刻步驟、第二共同單層蝕刻步驟以及多個共同多層蝕刻步驟，以形成堆疊件ST的階梯式結構?？梢詧?zhí)行共同多層蝕刻步驟，以分別形成第四至第六蝕刻部E4、E5和E6，第四至第六蝕刻部E4、E5和E6中的每個具有與水平層100的豎直節(jié)距的三倍相對應的蝕刻深度?？梢砸耘c參照圖32描述的實施例的方式基本相同的方式執(zhí)行第一和第二共同單層蝕刻步驟。實施例的這樣的結合可以不限于以圖37中示例性示出的方法的結合，并且可以以相同或相似的方式應用于本發(fā)明構思的已經(jīng)描述的或者下面將要描述的其他實施例。
[0143]圖38是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的流程圖。圖39至圖43是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的制造半導體裝置的方法的剖視圖。為了簡潔起見，將不再更進一步詳細地描述這個示例的與先前示出并描述的那些元件和特征相似的元件和特征。此外，這里將要描述的方法特征和結構特征可以應用于本發(fā)明構思的已經(jīng)描述的或者下面將以相同或相似的方式描述的其他實施例。
[0144]參照圖38和圖39，在本實施例中，基板10可以包括彼此分隔開的第一區(qū)域D1、第二區(qū)域D2和第三區(qū)域D3。水平層100和層間絕緣層200可以交替地堆疊在基板10上，以形成堆疊件ST (SI中)，并且可以對堆疊件ST執(zhí)行第一多層蝕刻步驟S21。第一多層蝕刻步驟S21可以包括利用暴露第二區(qū)域D2和第三區(qū)域D3的第一蝕刻掩模241各向異性地蝕刻堆疊件ST。因此，第一蝕刻部El可以形成在堆疊件ST的位于包括第二區(qū)域D2和第三區(qū)域D3的區(qū)域上的部分中。
[0145]參照圖38和圖40，可以在堆疊件ST上執(zhí)行第二多層蝕刻步驟S22。第二多層蝕刻步驟S22可以包括利用暴露第三區(qū)域D3的第二蝕刻掩模242各向異性地蝕刻堆疊件ST。因此，第二蝕刻部E2可以形成在堆疊件ST的位于包括第三區(qū)域D3的區(qū)域上的部分中。在示例實施例中，第一蝕刻部El和第二蝕刻部E2可以具有與彼此相同的深度，但是本發(fā)明構思的示例實施例可以不限于此。
[0146]參照圖38和圖41，第三蝕刻掩模243可以形成在已經(jīng)對其執(zhí)行第二多層蝕刻步驟S22的堆疊件ST上。第三蝕刻掩模243可以被形成為具有開口 0P，每個開口 OP部分地暴露與第一至第三區(qū)域Dl、D2和D3中的對應的區(qū)域。
[0147]參照圖38和圖42，可以對堆疊件ST執(zhí)行共同單層蝕刻步驟S23若干次。在示例實施例中，對于共同單層蝕刻步驟S23可以共同使用第三蝕刻掩模243。在共同單層蝕刻步驟S23期間，可以對第三掩模243執(zhí)行前述掩模收縮步驟。因此，隨著共同單層蝕刻步驟S23的進行，堆疊件ST的蝕刻部可以變得越來越寬，從而分別形成設置在第一至第三區(qū)域D1、D2和D3上的第三蝕刻部E3，并且每個第三蝕刻部E3具有向下錐形的豎直截面。
[0148]參照圖38和圖43，可以將第一層間絕緣層251形成為填充第一至第三蝕刻部E3。第一層間絕緣層251可以具有通過平面化工藝(例如，化學機械拋光工藝)形成的基本平坦的頂表面。其后，可以形成第二層間絕緣層252，插塞301可以被形成為穿過第二層間絕緣層252和第一層間絕緣層251。在示例實施例中，如上所述，在形成插塞301之前，可以執(zhí)行取代工藝以用導電材料(例如，含金屬的材料)取代水平層100。
[0149]根據(jù)前述實施例，第一虛設區(qū)域DRl和第二虛設區(qū)域DR2可以位于第一區(qū)域Dl與第二區(qū)域D2之間以及第二區(qū)域D2與第三區(qū)域D3之間，虛設圖案DP可以分別形成在第一虛設區(qū)域DRl和第二虛設區(qū)域DR2中。虛設圖案DP處于電浮動狀態(tài)。如圖44中所示，每個虛設圖案DP可以包括通過共同單層蝕刻步驟S23限定的第一側表面SSl和通過第一多層蝕刻步驟S21和第二多層蝕刻步驟S22限定的第二側表面SS2。例如，第一側表面和階梯式連接結構可以是每個第三蝕刻部E3的彼此面對的側表面。因此，第一側表面SSl可以形成為具有關于第一至第三區(qū)域Dl、D2和D3中的每個的階梯式連接結構鏡面對稱的截面輪廓。
[0150]相比之下，由于通過第一多層蝕刻步驟S21或第二多層蝕刻步驟S22限定第二側表面SS2，因此第二側表面SS2可以具有與第一側表面SSl不同的截面輪廓。例如，第一側表面SSl可以形成為具有第一角Al，第二側表面SS2可以形成為具有與第一角Al不同的第二角A2。在示例實施例中，第二角A2的范圍可以從大約O度到大約45度。在一些實施例中，第二角A2小于第一角Al。
[0151]在示例實施例中，第一多層蝕刻步驟S21和第二多層蝕刻步驟S22中的一個可以包括利用掩模收縮步驟連續(xù)地執(zhí)行的多個多層蝕刻步驟。在這種情況下，如圖44中所示，第二側表面SS2可以形成為具有階梯式截面，第二角A2可以大于O度。在虛設圖案DP的第二側表面SS2具有傾斜側表面的情況下，能夠防止第二蝕刻掩模242或第三蝕刻掩模243變薄并且防止因變薄導致的工藝失敗。
[0152]因虛設圖案DP的存在，能夠防止堆疊件ST的高度在堆疊件ST的邊緣附近突然地改變。這能夠改善第一層間絕緣層251或第二層間絕緣層252的沉積輪廓。此外，虛設圖案DP可以能夠防止堆疊件ST的邊緣部分在對第一層間絕緣層251的平面化處理期間損壞。
[0153]圖45和圖46是示出參照圖39至圖43描述的實施例的變型的示意性剖視圖。
[0154]根據(jù)參照圖39至圖43描述的實施例，階梯式連接結構可以形成在陣列區(qū)域RA的一側。然而，可以以這樣的方式修改參照圖39至圖43描述的實施例，S卩，階梯式連接結構形成在陣列區(qū)域RA的兩側。
[0155]堆疊件ST可以包括構成將要被連接到插塞301的階梯式結構的第一至第四連接區(qū)域D1、D2、D3和D4。這里，第一至第四連接區(qū)域Dl、D2、D3和D4可以具有以列出的順序提高的豎直部分。在這種情況下，第一至第四連接區(qū)域D1、D2、D3和D4中的一些可以形成在陣列區(qū)域RA的一側(例如，第一區(qū)域R1)，其他可以形成在陣列區(qū)域RA的另一側(例如，第二區(qū)域R2)。
[0156]根據(jù)圖45中示出的實施例，第二連接區(qū)域D2和第四連接區(qū)域D4可以形成在第一區(qū)域Rl上，第一連接區(qū)域Dl和第三連接區(qū)域D3可以形成在第二區(qū)域R2上。在某些實施例中，第二連接區(qū)域D2和第四連接區(qū)域D4之間或第一連接區(qū)域Dl和第三連接區(qū)域D3之間的空間H可以基本等于在豎直位置方面位于其中間的連接區(qū)域中的一個連接區(qū)域(例如，第三連接區(qū)域D3或第二連接區(qū)域D2)的厚度。
[0157]根據(jù)圖46中示出的實施例，第一連接區(qū)域Dl和第二連接區(qū)域D2可以形成在第一區(qū)域Rl上，第三連接區(qū)域D3和第四連接區(qū)域D4可以形成在第二區(qū)域R2上。
[0158]圖47和圖48是示例性地示出根據(jù)本發(fā)明構思其他示例實施例的其他變型的半導體裝置的示意性剖視圖。為了簡潔起見，將不再更進一步詳細地描述這個示例的與先前示出并描述的那些元件和特征相似的元件和特征。此外，這里將要描述的方法特征和結構特征可以應用于本發(fā)明構思的已經(jīng)描述的或者下面將以相同或相似的方式描述的其他實施例。
[0159]本發(fā)明構思的已經(jīng)描述的或者下面將描述的每個實施例可以被構造成包括參照圖44描述的技術特征的一部分。例如，在參照圖17描述的步驟中，第一蝕刻部El的側壁可以形成為具有圖44的第二側表面SS2的技術特征。換言之，如圖47中所示，第一蝕刻部El的側壁可以形成為具有與相對于基板10的頂表面的法線成角度的截面輪廓。此外，第一蝕刻部El的側壁可以通過以掩模收縮方式執(zhí)行的多個多層蝕刻步驟形成，在這種情況下，第一蝕刻部El的側壁可以具有階梯式截面分布，如圖47中所示。[0160]在其他示例實施例中，在參照圖48描述的實施例中，第一蝕刻部El的側壁可以形成為具有與相對于基板10的頂表面的法線成角度的截面輪廓。此外，第一蝕刻部El的側壁可以通過以掩模收縮方式執(zhí)行的多個多層蝕刻步驟形成，在這種情況下，第一蝕刻部El的側壁也可以具有階梯式截面輪廓，如圖48中所示。
[0161]圖49至圖51是示例性地示出根據(jù)本發(fā)明構思另外的示例實施例的制造半導體裝置的方法的剖視圖，圖52是示出根據(jù)本發(fā)明構思另外的示例實施例的半導體裝置的一部分的透視圖。為了簡潔起見，將不再更進一步詳細地描述這個示例的與先前示出并描述的那些元件和特征相似的元件和特征。此外，這里描述的方法特征和結構特征可以應用于本發(fā)明構思的已經(jīng)描述的或者下面將以相同或相似的方式描述的其他實施例。
[0162]參照圖49，作為共同單層蝕刻步驟S21的結果，每個第一蝕刻部El可以形成為具有比堆疊件ST的位于其中間的部分STR的寬度窄的寬度。例如，如圖49中所示，每個第一蝕刻部分El可以具有第一寬度b，堆疊件ST的每個部分STR可以具有比第一寬度b寬的第二覽度a。
[0163]參照圖50和圖51，可以執(zhí)行共同多層蝕刻步驟S23，以形成與堆疊件ST的中心部分水平地分隔開的剩余部分RP。例如，剩余部分RP可以通過由共同多層蝕刻步驟S23形成的第二至第四蝕刻部分E2-E4而與堆疊件ST的主體水平地分開。在這種情況下，如圖52中所示，剩余部分RP可以分別設置在插塞301的周圍。在不存在未對齊的情況下，每個剩余部分RP可以具有可以由堆疊件ST的部分STR的寬度與第一蝕刻部El的寬度之差(即，a —b)給出的寬度。在示例實施例中，圖52的剩余部分RP可以由與設置在相同的水平面的電極EL相同的材料形成,并且可以與其他電浮動(electrically f1ate)的導電元件(例如，電極EL或插塞301)電分離。
[0164]圖53是提供用于與參照圖49至圖51描述的實施例對比的剖視圖。
[0165]在參照圖23描述的共同多層蝕刻步驟S23中存在未對齊M的情況下，連接部CP可以形成為與堆疊件ST的中心部分通過第三蝕刻部E3分隔開，如圖53中所示。連接部CP的這種分離會導致半導體裝置的故障(例如，電斷開)。相比之下，如參照圖49至圖51所描述的，在堆疊件ST的部分STR形成為具有比第一蝕刻部El的寬度寬的寬度的情況下，能夠得到充足的對齊余量，因此，可以減少與未對齊M相關的技術問題(例如，電斷開)。
[0166]圖54和圖55分別是示出根據(jù)本發(fā)明構思示例實施例的和對比實施例的階梯式結構的示意性剖視圖?？梢酝ㄟ^不采用選擇性蝕刻方式和/或多層蝕刻方式的圖案化工藝形成根據(jù)對比實施例的半導體裝置。例如，在對比實施例中，可以通過以共同單層蝕刻執(zhí)行的多個蝕刻步驟來制造半導體裝置。在這種情況下，根據(jù)本發(fā)明構思示例實施例的半導體裝置可以形成為具有圖54中示出的第一階梯式結構ST1，同時根據(jù)對比實施例的半導體裝置可以形成為具有圖55中示出的第二階梯式結構ST2。
[0167]參照圖54和圖55，就本發(fā)明構思的示例實施例而言，作為基于前述多層蝕刻方式使用圖案化工藝的結果，在第一階梯式結構STl中至少一個階梯可以具有等于或大于水平層100的豎直節(jié)距P的兩倍的厚度。相比之下，在對比實施例的情況下，由于僅以單層蝕刻方式執(zhí)行圖案化工藝，因此第二階梯式結構ST2中的所有階梯可以具有等于水平層100的豎直節(jié)距P的厚度。換言之，與第二階梯式結構ST2相比，第一階梯式結構STl可以具有增加的階梯高度，這能夠減少階梯式區(qū)域的總寬度。例如，如果第一階梯式結構STl的階梯式區(qū)域具有如圖54中示例性地示出的3W的寬度，則第二階梯式結構ST2的階梯式區(qū)域具有如圖55中示例性地示出的7W的寬度。換言之，根據(jù)本發(fā)明構思的示例實施例，能夠減少階梯式結構占據(jù)的面積的一半或更多。
[0168]此外，根據(jù)本發(fā)明構思的示例實施例，可以通過執(zhí)行三次多層蝕刻步驟ES1、ES2和ES3以及一次單層蝕刻步驟ES4來形成圖54中示出的第一階梯式結構STl。相比之下，根據(jù)對比實施例，由于可以以單層蝕刻方式使所有水平層100圖案化，因此可以通過七個蝕刻步驟CES1-CES7形成第二階梯式結構ST2。換言之，與對比實施例的形成相比，根據(jù)本發(fā)明構思的示例實施例，能夠簡化半導體裝置的形成。制造工藝的簡化可以能夠減少半導體裝置的成本并且使半導體裝置的故障減少。
[0169]圖56和圖57分別是被提供用來解釋根據(jù)本發(fā)明構思的示例性實施例的半導體裝置和根據(jù)對比實施例的半導體裝置之間的技術差異的示圖。
[0170]參照圖56和圖57，半導體裝置可以包括第一塊BLOCKl和第二塊BL0CK2以及設置在第一塊BLOCKl和第二塊BL0CK2周圍的多個X解碼器，其中，第一塊BLOCKl和第二塊BL0CK2中的每個設置有三維布置的存儲單元。
[0171]根據(jù)本發(fā)明構思的示例實施例，如圖56中所示，第一塊BLOCKl和第二塊BL0CK2中的每個可以包括陣列區(qū)域RA與分別設置在陣列區(qū)域RA兩側的第一區(qū)域Rl和第二區(qū)域R2，X解碼器可以包括第一 X解碼器XDCRl、第二 X解碼器XDCR2、第三X解碼器XDCR3和第四X解碼器XDCR4，其中，第一 X解碼器XDCRl和第二 X解碼器XDCR2分別被設置成鄰近于第一塊BLOCKl的第一區(qū)域Rl和第二區(qū)域R2，第三X解碼器XDCR3和第四X解碼器XDCR4分別被設置成鄰近于第二塊BL0CK2的第一區(qū)域Rl和第二區(qū)域R2。
[0172]根據(jù)對比實施例，如圖57中所示，第一塊BLOCKl和第二塊BL0CK2中的每個可以包括陣列區(qū)域RA和分別設置在陣列區(qū)域RA的兩側的連接區(qū)域CR和浪費區(qū)域WR，X解碼器可以包括可以被設置成分別鄰近于第一塊BLOCKl的連接區(qū)域CR和第二塊BL0CK2的連接區(qū)域CR的第一 X解碼器XDCRl和第二 X解碼器XDCR2。
[0173]就對比實施例而言，X解碼器可以通過連接區(qū)域CR連接到設置在陣列區(qū)域RA上的存儲單元。然而，作為基于共同蝕刻方式的蝕刻步驟的結果，浪費區(qū)域WR僅僅是不必要得到的附屬結構，因此，浪費區(qū)域WR不能用于使第一 X解碼器XDCRl和第二 X解碼器XDCR2與水平層100或電極EL電連接。相比之下，根據(jù)本發(fā)明構思的示例實施例，第一區(qū)域Rl和第二區(qū)域R2中的每個或所有可以用于使第一至第四X解碼器XDCR1-XDCR4與水平層100或電極EL電連接。
[0174]根據(jù)本發(fā)明構思的示例實施例，如參照圖54和圖55所述，階梯式結構可以形成為具有減少的占據(jù)面積，結果，第一區(qū)域Rl和第二區(qū)域R2中的每個的寬度可以小于對比實施例中的連接區(qū)域CR和浪費區(qū)域WR的寬度。例如，如圖56和圖57中所示，第一區(qū)域Rl和第二區(qū)域R2中的每個可以具有3W的寬度，每個連接區(qū)域CR和每個浪費區(qū)域WR可以具有7W的寬度。換言之，就對比實施例而言，浪費區(qū)域WR不可以用于實現(xiàn)電連接并且具有比第一區(qū)域Rl和第二區(qū)域R2中的每個的占據(jù)面積大的占據(jù)面積。由于具有大占據(jù)面積的浪費區(qū)域WR的存在，因此與對比實施例的集成密度或存儲容量相比，根據(jù)本發(fā)明構思的示例實施例的半導體裝置可以具有增加的集成密度或增加的存儲容量。
[0175]圖58和圖59是被提供用于解釋根據(jù)本發(fā)明構思一些示例實施例的半導體裝置的結構特征的視圖。
[0176]第一區(qū)域Rl和第二區(qū)域R2不需要形成在陣列區(qū)域RA的相對兩側，并且可以對其布置做不同地修改。例如，如圖58中所示，構成連接區(qū)域的第一區(qū)域Dl和第二區(qū)域D2可以形成在陣列區(qū)域RA (或其中心CRA)和X解碼器XDCR之間。此外，就參照圖39至圖43所述的實施例而言，第一至第三區(qū)域Dl、D2和D3可以形成在陣列區(qū)域RA (或其中心CRA)和X解碼器XDCR之間，如圖59中所示。
[0177]圖60和圖61是示例性地示出根據(jù)本發(fā)明構思示例實施例的三維半導體存儲裝置的透視圖。例如，可以通過先前描述的方法中的一種方法制造圖60和圖61中示出的半導體存儲裝置。在這種情況下，為了簡潔起見，將不再進一步詳細地描述這個示例的與先前示出并描述的元件和特征相似的元件和特征。
[0178]參照圖60和圖61，電極EL可以被構造成具有與先前參照圖1或圖27描述的實施例的結構特征相同的結構特征。豎直圖案VP可以被設置成豎直穿透電極EL或豎直地穿過電極EL之間。在示例實施例中，豎直圖案VP可以利用至少一個晶體管的溝道區(qū)域。例如，豎直圖案VP可以使用豎直的NAND型閃存裝置的將參照圖62示例性地描述的單元串CSTR的有源圖案(active pattern)。在其他實施例中，豎直圖案VP可以用作能夠使兩端子存儲元件彼此電連接的電極或導電線。例如，豎直圖案VP可以用作三維可變電阻存儲裝置的將參照圖63示例性地描述的豎直電極VE。
[0179]存儲層ML或存儲元件可以插入在豎直圖案VP和電極EL之間。在示例實施例中，存儲層ML可以包括可選擇性地儲存電荷的材料或層結構。在其他實施例中，存儲層ML可以包括呈現(xiàn)可變電阻性質的材料或層結構。
[0180]圖62和圖63是示例性地示出根據(jù)本發(fā)明構思示例實施例的三維半導體存儲裝置的電路圖。
[0181]參照圖62，三維半導體存儲裝置可以包括共源線CSL、多條位線BL0、BL1和BL2以及設置在共源線CSL和位線BL0-BL2之間的多個單元串CSTR。
[0182]共源線CSL可以是設置在基板10上的導電圖案或設置在基板10中的摻雜區(qū)域。位線BL0-BL2可以是設置在基板10之上的導電圖案(例如，金屬線)?？梢远S地布置位線BL0-BL2，多個單元串(cell string) CSTR可以并聯(lián)到位線BL0-BL2中的每條。因此，單元串CSTR也可以二維地設置在共源線CSL或基板10上。
[0183]每個單元串CSTR可以包括結合到共源線CSL的接地選擇晶體管GST、結合到位線BL0-BL2中的一條位線的串選擇晶體管(string selection transistor)SST以及設置在接地選擇晶體管GST和串選擇晶體管SST之間的多個存儲單元晶體管MCT。接地選擇晶體管GST、串選擇晶體管SST和存儲單元晶體管MCT可以彼此串聯(lián)連接。此外，接地選擇線GSL、多條字線WL0-WL3和多條串選擇線SSL0-SSL2可以設置在共源線CSL和位線BL0-BL2之間，以分別用作接地選擇晶體管GST、存儲單元晶體管MCT和串選擇晶體管SST的柵電極。
[0184]接地選擇晶體管GST可以設置在基本相同的水平面(例如，相對于基板10)，接地選擇晶體管GST的柵電極可以共同連接到接地選擇線GSL，從而處于等電位狀態(tài)。相似地，存儲單元晶體管MCT的位于相同水平面的柵電極可以共同連接到字線WL0-WL3中的一個，從而處于等電位狀態(tài)。由于每個單元串CSTR包括多個設置在彼此不同的水平面上的存儲單元晶體管MCT，因此字線WL0-WL3在共源線CSL和位線BL0-BL2之間可以具有多層結構。多層結構的字線WL0-WL3可以被構造成具有根據(jù)本發(fā)明構思的示例實施例的半導體裝置的前述技術特征。
[0185]每個單元串CSTR可以包括從將要被連接到位線BL0-BL2中一條位線的共源線CSL豎直地延伸的有源圖案(例如，圖60和圖61的豎直圖案VP)。存儲層(例如，圖60和圖61的ML)可以設置在字線WL0-WL3與有源圖案之間。在示例實施例中，存儲層可以包括可以選擇性地儲存電荷的材料或層結構。例如，存儲層可以包括具有許多捕獲位(trap site)的絕緣層(例如，氮化硅層)、浮動柵電極或設置有導電納米點的絕緣層中的一個。
[0186]參照圖63，多個選擇晶體管SST可以通過多個位線插塞BLP并聯(lián)到位線BL。每個位線插塞BLP可以共同連接到設置成鄰近于其的一對選擇晶體管SST。
[0187]多條字線WL和多個豎直電極VE可以設置在位線BL和選擇晶體管SST之間。根據(jù)本發(fā)明構思的示例實施例，字線WL可以被構造成具有前述的技術特征。豎直電極VE可以被設置在位線插塞BLP之間。例如，豎直電極VE和位線插塞BLP可以沿著平行于位線BL的方向交替地布置。此外，每個豎直電極VE可以共同連接到設置成鄰近于其的一對選擇晶體管SST。
[0188]多個存儲元件ME可以并聯(lián)到每個豎直電極VE。每個存儲元件ME可以連接到相應的一條字線WL。換言之，每條字線WL可以通過相應的一個存儲元件ME連接到相應的一個豎直電極VE。
[0189]每個選擇晶體管SST可以包括用作選擇晶體管SST的柵電極的選擇線SL。在示例實施例中，選擇線SL可以平行于字線WL。
[0190]已經(jīng)參照圖62和圖63描述了根據(jù)本發(fā)明構思的示例實施例的三維半導體存儲裝置。提供這些僅是作為本發(fā)明構思可以應用的示例，但是本發(fā)明構思的示例實施例可以不限于此。
[0191]圖64和圖65是示例性地示出其中設置有根據(jù)本發(fā)明構思示例實施例的半導體裝置的電子裝置的示意性框圖。
[0192]參照圖64，包括根據(jù)本發(fā)明構思示例實施例的半導體裝置的電子裝置1300可以用在個人數(shù)字助理(PDA)、膝上型計算機、移動型計算機、網(wǎng)絡本、無線電話、移動電話、數(shù)字音樂播放器、有線或無線電子裝置或者包括其中的至少兩個的復雜的電子裝置中的一個。電子裝置1300可以包括通過總線1350彼此結合的控制器1310、諸如按鍵、鍵盤、顯示器的輸入/輸出裝置1320、存儲器1330以及無線接口 1340?？刂破?310可以包括，例如，至少一個微處理器、數(shù)字信號處理器或微控制器等。存儲器1330可以被構造成儲存控制器1310使用的命令代碼或用戶數(shù)據(jù)。存儲器1330可以包括根據(jù)本發(fā)明構思的示例實施例的半導體裝置。電子裝置1300可以使用被構造成利用RF信號發(fā)送或接收來自無線通信網(wǎng)絡的數(shù)據(jù)的無線接口 1340。無線接口 1340可以包括，例如，天線和無線收發(fā)器等。電子系統(tǒng)1300 可以用在通信系統(tǒng)的諸如 CDMA、GSM、E-TDMA、WCDMA、CDMA2000、W1-F1、市政 W1-F1、藍牙、DECT、無線 USB、閃速 OFDM、IEEE802.20、GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced,UMTS-TDD, HSPA, EVDO, LTE-Advanced 和 MMDS 等的通信接口協(xié)議中。
[0193]參照圖65，將描述包括根據(jù)本發(fā)明構思示例實施例的半導體裝置的存儲系統(tǒng)。存儲系統(tǒng)1400可以包括用于儲存大量數(shù)據(jù)的存儲裝置1410和存儲控制器1420。存儲控制器1420控制存儲裝置1410，以響應于主機1430的讀取/寫入請求而讀取儲存在存儲裝置1410中的數(shù)據(jù)或者將數(shù)據(jù)寫入存儲裝置1410中。存儲控制器1420可以包括用于映射從主機1430 (例如，移動裝置或計算機系統(tǒng))提供到存儲裝置1410的物理地址的地址的地址映射表。存儲裝置1410可以是根據(jù)本發(fā)明示例實施例的半導體裝置。
[0194]可以利用各種且不同的封裝技術來封裝上面公開的半導體裝置。例如，可以利用下面封裝技術中的任意一種來封裝根據(jù)前面提及的實施例的半導體裝置，即，元件堆疊封裝(POP )技術、球柵陣列(BGA)技術、芯片級封裝(CSP )技術、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝件(PDIP)、華夫芯片封裝技術(die in waffle pack technique)、晶片形式的芯片技術(die in wafer form technique)、板上芯片(COB)技術、陶瓷雙列直插式封裝(CERDIP)技術、塑料方塊扁平封裝(MQFP)技術、薄型四方扁平封裝(TQFP)技術、小夕卜形封裝(SOIC)技術、收縮型小外形封裝(SSOP)技術、薄型小外形封裝(TSOP)技術、系統(tǒng)級封裝(SIP)技術、多芯片封裝(MCP)技術、晶片級制造封裝(WFP)技術和晶片級處理堆疊封裝(WSP)技術。
[0195]安裝有根據(jù)以上實施例中的一個的半導體裝置的封裝件可以進一步包括控制半導體裝置的至少一個半導體裝置(例如，控制器和/或邏輯器件)。
[0196]根據(jù)本發(fā)明構思的示例實施例，可以通過在蝕刻深度和蝕刻區(qū)域兩者方面彼此不同的第一圖案化工藝或第二圖案化工藝形成具有階梯式連接結構的電極。因此，與僅通過利用共同單層蝕刻方法實現(xiàn)的傳統(tǒng)結構相比，根據(jù)本發(fā)明構思示例實施例的階梯式連接結構可以被形成為具有減少的占據(jù)面積，此外，可以簡化制造其的工藝。
[0197]盡管已經(jīng)具體示出并描述了本發(fā)明構思的示例實施例，但是本領域普通技術人員將理解的是，在不脫離權利要求的精神和范圍的情況下，可以在此做出形式和細節(jié)上的改變。
【權利要求】
1.一種三維半導體裝置，所述三維半導體裝置包括具有順序地堆疊在基板上的多個電極的電極結構， 其中，每個電極包括: 連接部，相對于設置有這樣的側壁的平面向外水平地突出，其中，所述側壁為所述多個電極中的位于該連接部上方的一個電極的側壁；以及 對齊部，具有與所述多個電極中的位于該對齊部上的一個電極的側壁或者所述多個電極中的位于該對齊部下面的另一電極的側壁共面的側壁， 其中，所述多個電極中的豎直相鄰的至少兩個電極具有共面的側壁。
2.如權利要求1所述的裝置，其中，電極結構包括至少一個第一組和至少一個第二組，所述至少一個第一組和所述至少一個第二組中的每個組包括所述多個電極中的沿垂直于基板的頂表面的方向連續(xù)地堆疊在基板上的多個電極， 其中，所述至少一個第一組的電極的連接部位于電極結構的左側，所述至少一個第一組的對齊部位于電極結構的右側，并且 所述至少一個第二組的電極的連接部位于電極結構的右側，所述至少一個第二組的對齊部位于電極結構的左側。
3.如權利要求2所述的裝置，其中，所述至少一個第一組和所述至少一個第二組中的每個組的電極的個數(shù)的范圍為從2至16。
4.如權利要求1所述的裝置，其中，所述多個電極中的偶數(shù)編號的電極的連接部位于電極結構的左側，所述多個電極中的偶數(shù)編號的電極的對齊部位于電極結構的右側，并且 所述多個電極中的奇數(shù)編號的電極的連接部位于電極結構的右側，所述多個電極中的奇數(shù)編號的電極的對齊部位于電極結構的左側。
5.如權利要求1所述的裝置，其中，電極結構包括第一組和第二組，第一組和第二組中的每個包括連續(xù)地堆疊的多個電極，第二組設置在第一組上方或下方， 第一組的電極的連接部位于電極結構的左側，第一組的對齊部位于電極結構的右側， 第二組的電極的連接部位于電極結構的右側，第二組的對齊部位于電極結構的左側。
6.如權利要求1所述的裝置，其中，所述多個電極中的第4n+l個電極和第4n+2個電極的連接部位于電極結構的左側，所述多個電極中的第4n+l個電極和第4n+2個電極的對齊部位于電極結構的右側，并且 所述多個電極中的第4n+3個電極和第4n+4個電極的連接部位于電極結構的右側，所述多個電極中的第4n+3個電極和第4n+4個電極的對齊部位于電極結構的左側， 其中，η為從零或者使得4η+4小于或等于電極的總堆疊數(shù)的這樣的自然數(shù)中選擇的至少一個。
7.如權利要求1所述的裝置，其中，每個電極的連接部和對齊部位于相應的電極的兩個相對端部。
8.如權利要求1所述的裝置，其中，電極結構包括第一區(qū)域、第二區(qū)域和插入在第一區(qū)域和第二區(qū)域之間的陣列區(qū)域，連接部和對齊部中的每一個位于第一區(qū)域和第二區(qū)域中的一個上。
9.如權利要求8所述的裝置，所述裝置還包括: 豎直圖案，豎直穿透電極結構的陣列區(qū)域；以及存儲元件，插入在豎直圖案和電極之間。
10.如權利要求9所述的裝置，其中，存儲元件包括被構造為能夠存儲電荷或呈現(xiàn)可變電阻性質的材料或層結構。
11.如權利要求1所述的裝置，所述裝置還包括水平分隔開且由與電極中的一個電極的材料相同的材料形成的至少一個虛設圖案。
12.如權利要求11所述的裝置，其中，所述至少一個虛設圖案處于電浮動狀態(tài)。
13.如權利要求1所述的裝置，所述裝置還包括設置在電極結構上的插塞， 其中，電極結構包括: 主體部，包括所述多個電極中的電連接到插塞的電極；以及 虛設部，包括所述多個電極中的與插塞電分離的電極， 其中，虛擬部與主體部水平地分隔開。
14.如權利要求13所述的裝置，其中，主體部包括至少一個主體側壁部，虛設部包括與主體側壁部面對的第一虛設側壁部， 其中，主體側壁部和第一虛設側壁部被設置為相對彼此鏡面對稱，主體側壁部和第一虛設側壁部中的每個具有階梯式部分。
15.如權利要求14所述的裝置，其中，虛設部還包括與第一虛設側壁部面對的第二虛設側壁部， 第二虛設側壁部在相對與基板的`頂表面垂直的線的角度方面比第一虛設側壁部小。
16.如權利要求15所述的裝置，其中，第二虛設側壁部具有階梯式部分。
17.如權利要求13所述的裝置，其中，虛設部包括所述多個電極中的連續(xù)地堆疊在基板上的多個電極。
【文檔編號】H01L23/48GK103633043SQ201310370209
【公開日】2014年3月12日 申請日期:2013年8月22日 優(yōu)先權日:2012年8月22日
【發(fā)明者】殷東錫, 李寧浩, 李俊熙, 李錫元, 申有哲 申請人:三星電子株式會社