一種反熔絲結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明涉及一種反熔絲結(jié)構(gòu)，包括：NMOS晶體管，所述NMOS晶體管中邊緣處的溝道長度大于中心處的溝道長度；編程晶體管，所述NMOS晶體管中的源區(qū)與所述編程晶體管相連，所述NMOS晶體管中的漏區(qū)與編程電源相連。本發(fā)明所述反熔絲結(jié)構(gòu)包括一MOS晶體管，所述MOS晶體管中邊緣部分的溝道長度大于中心部分的溝道的長度，相應(yīng)的，所述柵極結(jié)構(gòu)中兩端的關(guān)鍵尺寸大于中間部位的關(guān)鍵尺寸，所述反熔絲結(jié)構(gòu)編程時在所述漏區(qū)和編程晶體管上施加編程電壓后，引發(fā)源區(qū)和漏區(qū)的擊穿，形成通路，起到反熔絲的作用。
【專利說明】一種反熔絲結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種反熔絲結(jié)構(gòu)。

【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，反熔絲(Ant1-fuse)技術(shù)已經(jīng)吸引了很多
【發(fā)明者】、集成電路(integrated circuits, IC)設(shè)計者和制造商的顯著關(guān)注。反熔絲是可改變到導(dǎo)電狀態(tài)的結(jié)構(gòu)，或者換句話說，反熔絲是從不導(dǎo)電狀態(tài)改變?yōu)閷?dǎo)電狀態(tài)的電子器件。等同地，二元狀態(tài)可以是響應(yīng)于電應(yīng)力(如編程電壓或編程電流)的高電阻和低電阻中的任一種。反熔絲器件可以被布置在存儲陣列中，由此形成普遍公知的一次性可編程(OTP)存儲器。
[0003]反熔絲(Ant1-fuse)的可編程芯片技術(shù)提供了穩(wěn)定的以及晶體管之間的導(dǎo)電路徑，相對于常規(guī)的保險絲(blowing fuses)的熔鏈接方法來說，反熔絲技術(shù)是一類新型的電學(xué)器件，反熔絲最開始具有很高電阻，處于斷開狀態(tài)，但是當(dāng)在所述反熔絲結(jié)構(gòu)上施加電壓，當(dāng)電壓超過一定程度所述反熔絲結(jié)構(gòu)形成永久的通路。
[0004]反熔絲結(jié)構(gòu)廣泛的應(yīng)用于永久性編程(permanently program)的集成電路(integrated circuits, IC)中，例如某種編程漏極器件(Certain programmable logicdevices)、專門目的而設(shè)計的集成電路(Applicat1n Specific Integrated Circuit,ASIC)，利用反熔絲結(jié)構(gòu)來配置的邏輯電路和從一個標準的IC設(shè)計創(chuàng)建一個定制的設(shè)計，反熔絲結(jié)構(gòu)可以用于編程只讀存儲器(programmable read-only memory, PR0M)中。
[0005]現(xiàn)有技術(shù)中反熔絲(Ant1-fuse)的結(jié)構(gòu)如圖1a和Ib所示，其中，在所述襯底101上形成金屬層102-介電層103-金屬層104的夾心結(jié)構(gòu)，其中所述介電層為非結(jié)晶硅(amorphous silicon),利用所述反熔絲進行柵極數(shù)組的程序化,其中如圖1a所示，當(dāng)在所述反熔絲結(jié)構(gòu)上不施加電壓時，所述中間介質(zhì)層處于“關(guān)”的狀態(tài)，此時所述介電層不導(dǎo)電，當(dāng)在所述熔絲結(jié)構(gòu)上施加電壓時，所述介電層非結(jié)晶娃(amorphous silicon)變?yōu)槎嗑?polysilicon)，處于導(dǎo)電狀態(tài)，所述反熔絲處于“開”的狀態(tài)，如圖1b所示，以此進行反熔絲的程序化。另外一種反熔絲結(jié)構(gòu)，中間層選用金屬合金，例如鎢合金、鈦合金以及含硅的
I=1-Wl O
[0006]反熔絲結(jié)構(gòu)在集成電路中得到廣泛應(yīng)用，但是反熔絲結(jié)構(gòu)的長期穩(wěn)定性成為反熔絲結(jié)構(gòu)的一個重要問題，因為隨著時間的延長，所述反熔絲結(jié)構(gòu)有性能退化的趨勢。
[0007]因此，雖然反熔絲技術(shù)在半導(dǎo)體技術(shù)中得到廣泛的發(fā)展和應(yīng)用，但是隨著半導(dǎo)體技術(shù)的不斷發(fā)展以及器件尺寸的不斷縮小，如何保證在長時間內(nèi)所述反熔絲結(jié)構(gòu)具有良好的穩(wěn)定性成為需要解決的問題，現(xiàn)有技術(shù)中的各種反熔絲結(jié)構(gòu)都存在所述問題，目前沒有得到很好的解決，需要對反熔絲的結(jié)構(gòu)作進一步的改進，以便消除上述問題。


【發(fā)明內(nèi)容】

[0008]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0009]本發(fā)明為了克服目前存在問題，提供了一種反熔絲結(jié)構(gòu)，包括:
[0010]NMOS晶體管，所述NMOS晶體管中邊緣處的溝道長度大于中心處的溝道長度；
[0011]編程晶體管，所述NMOS晶體管中的源區(qū)與所述編程晶體管相連，所述NMOS晶體管中的漏區(qū)與編程電源相連。
[0012]作為優(yōu)選，所述NMOS晶體管的柵極和體區(qū)浮置。
[0013]作為優(yōu)選，所述NMOS晶體管的柵極和源區(qū)連接到所述編程晶體管，所述NMOS晶體管的體區(qū)浮置。
[0014]作為優(yōu)選，所述NMOS晶體管的柵極、源區(qū)和體區(qū)連接到所述編程晶體管。
[0015]作為優(yōu)選,所述NMOS晶體管包括:
[0016]半導(dǎo)體襯底；
[0017]柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上，所述柵極結(jié)構(gòu)兩端下方的溝道的長度大于中間的溝道的長度；
[0018]源區(qū)和漏區(qū)位于所述柵極結(jié)構(gòu)的兩側(cè)，所述源區(qū)與編程晶體管相連，所述漏區(qū)與編程電源相連。
[0019]作為優(yōu)選，所述柵極結(jié)構(gòu)的兩端的關(guān)鍵尺寸大于中間的關(guān)鍵尺寸。
[0020]作為優(yōu)選，所述反熔絲結(jié)構(gòu)還包括僅位于所述漏區(qū)內(nèi)側(cè)的LDD摻雜區(qū)。
[0021]作為優(yōu)選，所述反熔絲結(jié)構(gòu)還包括位于所述源區(qū)內(nèi)側(cè)的LDD摻雜區(qū)以及位于所述漏區(qū)內(nèi)側(cè)的LDD摻雜區(qū)。
[0022]作為優(yōu)選，所述半導(dǎo)體襯底為P型半導(dǎo)體襯底。
[0023]作為優(yōu)選，所述P型半導(dǎo)體襯底中形成有P阱，所述反熔絲結(jié)構(gòu)設(shè)置于所述P阱上。
[0024]作為優(yōu)選，所述源區(qū)和所述漏區(qū)均為N型摻雜。
[0025]作為優(yōu)選，所述反熔絲結(jié)構(gòu)還包括P型摻雜區(qū)，所述P型摻雜區(qū)位于所述P阱中。
[0026]作為優(yōu)選，所述P型摻雜區(qū)與所述編程晶體管相連。
[0027]本發(fā)明所述反熔絲結(jié)構(gòu)包括一 MOS晶體管，所述MOS晶體管中邊緣部分的溝道長度大于中心部分的溝道的長度，相應(yīng)的，所述柵極結(jié)構(gòu)中兩端的關(guān)鍵尺寸大于中間部位的關(guān)鍵尺寸，所述反熔絲結(jié)構(gòu)編程時在所述漏區(qū)和編程晶體管上施加編程電壓后，引發(fā)源區(qū)和漏區(qū)的擊穿，形成通路，起到反熔絲的作用。
[0028]所述反熔絲結(jié)構(gòu)中所述NMOS晶體管邊緣關(guān)鍵尺寸較大的溝道能夠保證所述邊緣溝道和中間部位的溝道能夠同時被擊穿，實現(xiàn)同時的編程，有助于所述反熔絲結(jié)構(gòu)得到一致的(uniform)熔斷狀態(tài)，實現(xiàn)了現(xiàn)有技術(shù)中在PPM級別上不能夠?qū)崿F(xiàn)的熔斷速率。通過所述設(shè)置所述反熔絲結(jié)構(gòu)能夠解決現(xiàn)有技術(shù)中由于非結(jié)晶娃(amorphous silicon)和金屬合金引起的反熔絲結(jié)構(gòu)很難保持長期穩(wěn)定的問題，改進后的反熔絲結(jié)構(gòu)能夠保持長時間的穩(wěn)定性，具有良好的性能和良率。

【專利附圖】

【附圖說明】
[0029]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0030]圖1a-1b為現(xiàn)有技術(shù)中反熔絲結(jié)構(gòu)處于關(guān)和開狀態(tài)時的結(jié)構(gòu)示意圖；
[0031]圖2a_2c為本發(fā)明一【具體實施方式】中反熔絲結(jié)構(gòu)的結(jié)構(gòu)示意圖及電路圖；
[0032]圖3為本發(fā)明一【具體實施方式】中所述NMOS晶體管的結(jié)構(gòu)示意圖；
[0033]圖4為本發(fā)明一【具體實施方式】中溝道寬度對反熔絲結(jié)構(gòu)穩(wěn)定性影響的示意圖。

【具體實施方式】
[0034]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0035]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明所述反熔絲結(jié)構(gòu)。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0036]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0037]現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實施例。應(yīng)當(dāng)理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0038]本發(fā)明為了解決現(xiàn)有技術(shù)中存在的各種問題，提供了一種反熔絲結(jié)構(gòu)，包括:
[0039]半導(dǎo)體襯底；
[0040]柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上，所述柵極結(jié)構(gòu)兩端的溝道的長度大于中間溝道的長度；
[0041]源區(qū)和漏區(qū)位于所述柵極結(jié)構(gòu)的兩側(cè)，所述源區(qū)與編程晶體管相連，所述漏區(qū)與編程電源相連。
[0042]本發(fā)明所述反熔絲結(jié)構(gòu)包括一 MOS晶體管,優(yōu)選為NMOS晶體管,所述NMOS中溝道的設(shè)置于常規(guī)NMOS晶體管不同，所述NMOS晶體管中邊緣部分的溝道長度大于中心部分的溝道的長度，相應(yīng)的，所述柵極結(jié)構(gòu)中兩端的關(guān)鍵尺寸大于中間部位的關(guān)鍵尺寸。
[0043]其中，所述源區(qū)與所述編程晶體管的漏極相連，所述編程晶體管的源極接地，所述編程晶體管的柵極連接編程電源。
[0044]所述反熔絲結(jié)構(gòu)編程時在所述漏區(qū)和編程晶體管上施加編程電壓后，引發(fā)源區(qū)和漏區(qū)的擊穿，形成通路，此時，所述柵極結(jié)構(gòu)成為浮柵，所述NMOS晶體管被擊穿后一直處于通路ON的狀態(tài)，起到反熔絲的作用。
[0045]所述反熔絲結(jié)構(gòu)中所述NMOS晶體管邊緣關(guān)鍵尺寸較大的溝道能夠保證所述邊緣溝道和中間部位的溝道能夠同時被擊穿，實現(xiàn)同時的編程，有助于所述反熔絲結(jié)構(gòu)得到一致的(uniform)熔斷狀態(tài)，實現(xiàn)了現(xiàn)有技術(shù)中在PPM級別上不能夠?qū)崿F(xiàn)的熔斷速率。通過所述設(shè)置所述反熔絲結(jié)構(gòu)能夠解決現(xiàn)有技術(shù)中由于非結(jié)晶娃(amorphous silicon)和金屬合金引起的反熔絲結(jié)構(gòu)很難保持長期穩(wěn)定的問題，改進后的反熔絲結(jié)構(gòu)能夠保持長時間的穩(wěn)定性，具有良好的性能和良率。
[0046]其中，所述MOS晶體管可以是對稱的，例如所述源區(qū)和漏區(qū)的內(nèi)側(cè)同時形成有LDD摻雜區(qū)或者所述源區(qū)和漏區(qū)的內(nèi)側(cè)都不形成LDD摻雜區(qū)；此外，所述MOS晶體管還可以是不對稱的，例如僅僅在所述源區(qū)摻雜區(qū)的內(nèi)側(cè)形成LDD摻雜區(qū)，在所述漏區(qū)中不形成LDD摻雜區(qū)。
[0047]下面結(jié)合附圖對本發(fā)明所述反熔絲結(jié)構(gòu)作進一步詳細的說明。
[0048]實施例1
[0049]首先參照圖2a，圖2a為本發(fā)明一具體地實施方式的所述反熔絲結(jié)構(gòu)，其中左面的試圖為所述反熔絲結(jié)構(gòu)的示意圖，右面的試圖為所述反熔絲結(jié)構(gòu)的電路圖。
[0050]如圖2a所示,所述反熔絲結(jié)構(gòu)包括一 NMOS晶體管,所述NMOS晶體管包括半導(dǎo)體襯底201，柵極結(jié)構(gòu)205，位于所述半導(dǎo)體襯底上，源區(qū)204和漏區(qū)203位于所述柵極結(jié)構(gòu)的兩側(cè)，所述源區(qū)與編程晶體管相連，所述漏區(qū)與編程電源Vd相連。進一步，所述源區(qū)204與所述編程晶體管的漏極相連，所述編程晶體管的源極接地，所述編程晶體管的柵極連接編程電源VcL
[0051]其中，所述半導(dǎo)體襯底201可以選自硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGe0I)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。半導(dǎo)體襯底201上為P型襯底。
[0052]作為優(yōu)選，在所述半導(dǎo)體襯底201中形成P阱202，所述柵極結(jié)構(gòu)205、源區(qū)204和漏區(qū)203均設(shè)置于所述P阱202之上，所述P阱202的形成方法為在所述半導(dǎo)體襯底201中摻雜有P型摻質(zhì)，例如硼，例如可以通過離子注入工藝將硼注入與所述半導(dǎo)體襯底201中，然后利用熱處理工藝驅(qū)入摻質(zhì)，以形成P型摻質(zhì)。
[0053]所述柵極結(jié)構(gòu)205位于所述P阱202之上，所述柵極結(jié)構(gòu)205可以為常規(guī)的多晶硅柵極還可以為金屬柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)205中包含位于所述半導(dǎo)體襯底201上的柵極介電層，還可以包含偏移側(cè)墻以及間隙壁等其他常規(guī)的設(shè)置，在此不再贅述，本領(lǐng)域技術(shù)人員可以根據(jù)實際需要進行設(shè)計，并不局限于某一結(jié)構(gòu)。
[0054]所述柵極結(jié)構(gòu)205跟常規(guī)柵極結(jié)構(gòu)不同之處在所述柵極結(jié)構(gòu)形狀的設(shè)置，該實施例中所述柵極結(jié)構(gòu)205的俯視圖如圖3所示，所述柵極結(jié)構(gòu)205整體呈“啞鈴狀”，所述柵極結(jié)構(gòu)205呈的兩端粗中間細的形狀，所述柵極結(jié)構(gòu)205的兩端邊緣的關(guān)鍵尺寸為Lw，所述柵極結(jié)構(gòu)205中間部分的關(guān)鍵尺寸為Ln，所述柵極結(jié)構(gòu)205的兩端邊緣部分和所述源區(qū)204的重疊部分的關(guān)鍵尺寸為We，其中Lw大于Ln。
[0055]通過所述柵極形狀的設(shè)置，相應(yīng)的在所述NMOS晶體管中可以得到邊緣處溝道的長度較大，而中間部分溝道的長度較小，所述反熔絲結(jié)構(gòu)中所述NMOS晶體管邊緣關(guān)鍵尺寸較大的溝道能夠保證所述邊緣溝道和中間部位的溝道能夠同時被擊穿，實現(xiàn)同時的編程，有助于所述反熔絲結(jié)構(gòu)得到一致的(uniform)熔斷狀態(tài)，實現(xiàn)了現(xiàn)有技術(shù)中在PPM級別上不能夠?qū)崿F(xiàn)的熔斷速率，能夠保持長時間的穩(wěn)定性，具有良好的性能和良率。此外，還可以通過進一步優(yōu)選所述Lw、Ln以及We的長度，以得到最佳的編程效果和穩(wěn)定性。
[0056]如圖4為該實施例中溝道寬度對反熔絲結(jié)構(gòu)穩(wěn)定性影響的示意圖，通過該圖可以看出隨著溝道寬度的減小所述反熔絲結(jié)構(gòu)的性能退化不斷增加，而在邊緣位置處設(shè)置較寬的溝道寬度是因為由于在邊緣位置處和淺溝道隔離交界處形成界面缺陷(interfacetraps)，導(dǎo)致電場的移調(diào)(modulat1n)，因此將邊緣處溝道長度加寬后能夠確保其和中心處溝道具有一致的擊穿性能。
[0057]在所述柵極結(jié)構(gòu)的兩側(cè)還形成有源區(qū)204和漏區(qū)203，作為優(yōu)選，所述源區(qū)204和漏區(qū)203在形成柵極偏移側(cè)壁和間隙壁之后通過離子注入的方式形成，所述N型摻雜劑包括P、As、Sb，所述注入的離子能量為Ikev-lOkev，注入的離子劑量為5 X 1014_5 X 116原子/cm2。在本發(fā)明中優(yōu)選為400°C以下，而且通過所述方法可以較為獨立的控制雜質(zhì)分布(離子能量)以及雜質(zhì)濃度(離子流密度和注入時間)，該方法更容易獲得高濃度的摻雜，并且為各向異性摻雜，能獨立的控制深度和濃度。
[0058]該實施例中所述反熔絲結(jié)構(gòu)的晶體管為NMOS晶體管，但是需要說明的是為了更好地說明該晶體管的結(jié)構(gòu)將晶體管限定為NM0S，但是所述晶體管還可以為PMOS晶體管或其他晶體管，并不局限于某一種，只要能夠具有上述結(jié)構(gòu)，實現(xiàn)晶體管的作用即可。
[0059]作為進一步的優(yōu)選，所述反熔絲結(jié)構(gòu)還可以進一步包含LDD摻雜區(qū)206，所述LDD摻雜區(qū)206可以僅僅在源區(qū)204的內(nèi)側(cè)形成，此時所述NMOS晶體管為非對稱晶體管，所述LDD摻雜區(qū)206還可以同時設(shè)置于所述源區(qū)204以及漏區(qū)203的內(nèi)側(cè)，此時，所述NMOS晶體管為對稱晶體管。
[0060]為了簡化所述反熔絲的制備工藝，還可以不形成所述LDD摻雜區(qū)206，相對于形成LDD摻雜區(qū)206，當(dāng)在所述源區(qū)204以及漏區(qū)203的內(nèi)側(cè)不形成LDD摻雜區(qū)206時，其在漏區(qū)具有更高的電場，同時源區(qū)-漏區(qū)的擊穿電壓也更低。
[0061]所述LDD摻雜區(qū)206為N型輕摻雜，所述LDD摻雜區(qū)206可以通過離子注入工藝或擴散工藝形成。所述LDD注入的離子類型根據(jù)將要形成的半導(dǎo)體器件的電性決定，即形成的器件為NMOS器件，則LDD注入工藝中摻入的雜質(zhì)離子為磷、砷、銻、鉍中的一種或組合。
[0062]該實施例中的反熔絲結(jié)構(gòu)的編程原理為:所述漏區(qū)204與編程電源連接，所述源區(qū)204與所述編程晶體管的漏極相連，所述編程晶體管的源極接地，所述編程晶體管的柵極連接編程電源，所述反熔絲結(jié)構(gòu)編程時在所述漏區(qū)204和編程晶體管的柵極上施加編程電壓后，引發(fā)源區(qū)和漏區(qū)的擊穿，形成通路，此時，所述柵極結(jié)構(gòu)和所述半導(dǎo)體襯底浮置，所述NMOS晶體管被擊穿后一直處于通路ON的狀態(tài)，起到反熔絲的作用。其中所述浮置就是不把電源回路接地，無論正負極、中點或交流的任何一相、中性點等，在該實施例中，所述柵極結(jié)構(gòu)和所述半導(dǎo)體襯底均未接地形成電流回路。在沒有特殊說明的情況下，在本申請中所述浮置均參照該解釋。
[0063]實施例2
[0064]首先參照圖2b，圖2b為本發(fā)明一具體地實施方式的所述反熔絲結(jié)構(gòu)，其中左面的試圖為所述反熔絲結(jié)構(gòu)的示意圖，右面的試圖為所述反熔絲結(jié)構(gòu)的電路圖。
[0065]如圖2b所示,所述反熔絲結(jié)構(gòu)包括一 NMOS晶體管,所述MOS晶體管包括半導(dǎo)體襯底201，柵極結(jié)構(gòu)205，位于所述半導(dǎo)體襯底上，源區(qū)204和漏區(qū)203位于所述柵極結(jié)構(gòu)的兩側(cè)，所述源區(qū)以及所述柵極結(jié)構(gòu)205與編程晶體管相連，所述漏區(qū)與編程電源Vd相連。
[0066]其中，所述半導(dǎo)體襯底201為P型襯底，作為優(yōu)選，在所述半導(dǎo)體襯底201中形成P阱202，所述柵極結(jié)構(gòu)205、源區(qū)204和漏區(qū)203均設(shè)置于所述P阱202之上。
[0067]所述半導(dǎo)體襯底201可以選用本領(lǐng)域常用的襯底，所述P阱的形成方法可以選用常規(guī)的摻雜方法，所述摻雜的離子種類以及濃度等均可以根據(jù)器件進行設(shè)計，并不局限于某一種或者某一范圍，在此不再贅述。
[0068]所述柵極結(jié)構(gòu)205位于所述P阱202之上，所述柵極結(jié)構(gòu)205可以為常規(guī)的多晶硅柵極還可以為金屬柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)205中包含位于所述半導(dǎo)體襯底201上的柵極介電層，還可以包含偏移側(cè)墻以及間隙壁等其他常規(guī)的設(shè)置，在此不再贅述，本領(lǐng)域技術(shù)人員可以根據(jù)實際需要進行設(shè)計，并不局限于某一結(jié)構(gòu)。
[0069]所述柵極結(jié)構(gòu)205跟常規(guī)柵極結(jié)構(gòu)不同之處在所述柵極結(jié)構(gòu)形狀的設(shè)置，該實施例中所述柵極結(jié)構(gòu)205的俯視圖如圖3所示，所述柵極結(jié)構(gòu)205整體呈“啞鈴狀”，所述柵極結(jié)構(gòu)205呈的兩端粗中間細的形狀，所述柵極結(jié)構(gòu)205的兩端邊緣的關(guān)鍵尺寸為Lw，所述柵極結(jié)構(gòu)205中間部分的關(guān)鍵尺寸為Ln，所述柵極結(jié)構(gòu)205的兩端邊緣部分和所述源區(qū)204的重疊部分的關(guān)鍵尺寸為We，其中Lw大于Ln。
[0070]通過所述柵極形狀的設(shè)置，相應(yīng)的在所述NMOS晶體管中可以得到邊緣處溝道的長度較大，而中間部分溝道的長度較小，所述反熔絲結(jié)構(gòu)中所述NMOS晶體管邊緣關(guān)鍵尺寸較大的溝道能夠保證所述邊緣溝道和中間部位的溝道能夠同時被擊穿，實現(xiàn)同時的編程，有助于所述反熔絲結(jié)構(gòu)得到一致的(uniform)熔斷狀態(tài)，實現(xiàn)了現(xiàn)有技術(shù)中在PPM級別上不能夠?qū)崿F(xiàn)的熔斷速率，能夠保持長時間的穩(wěn)定性，具有良好的性能和良率。此外，還可以通過進一步優(yōu)選所述Lw、Ln以及We的長度，以得到最佳的編程效果和穩(wěn)定性。
[0071]在所述柵極結(jié)構(gòu)的兩側(cè)還形成有源區(qū)204和漏區(qū)203，作為優(yōu)選，所述源區(qū)204和漏區(qū)203在形成柵極偏移側(cè)壁和間隙壁之后通過離子注入的方式形成，所述N型摻雜劑包括P、As、Sb，所述注入的離子能量為Ikev-lOkev，注入的離子劑量為5 X 1014-5 X 116原子/cm2。在本發(fā)明中優(yōu)選為400°C以下，而且通過所述方法可以較為獨立的控制雜質(zhì)分布(離子能量)以及雜質(zhì)濃度(離子流密度和注入時間)，該方法更容易獲得高濃度的摻雜，并且為各向異性摻雜，能獨立的控制深度和濃度。
[0072]該實施例中所述反熔絲結(jié)構(gòu)的晶體管為NMOS晶體管，但是需要說明的是為了更好地說明該晶體管的結(jié)構(gòu)將晶體管限定為NM0S，但是所述晶體管還可以為PMOS晶體管或其他晶體管，并不局限于某一種，只要能夠具有上述結(jié)構(gòu)，實現(xiàn)晶體管的作用即可。
[0073]作為進一步的優(yōu)選，所述反熔絲結(jié)構(gòu)還可以進一步包含LDD摻雜區(qū)206，所述LDD摻雜區(qū)206可以僅僅在源區(qū)204的內(nèi)側(cè)形成，此時所述NMOS晶體管為非對稱晶體管，所述LDD摻雜區(qū)206還可以同時設(shè)置于所述源區(qū)204以及漏區(qū)203的內(nèi)側(cè)，此時，所述NMOS晶體管為對稱晶體管。
[0074]為了簡化所述反熔絲的制備工藝，還可以不形成所述LDD摻雜區(qū)206，相對于形成LDD摻雜區(qū)206，當(dāng)在所述源區(qū)204以及漏區(qū)203的內(nèi)側(cè)不形成LDD摻雜區(qū)206時，其在漏區(qū)具有更高的電場，同時源區(qū)-漏區(qū)的擊穿電壓也更低。
[0075]所述LDD摻雜區(qū)206為N型輕摻雜，所述LDD摻雜區(qū)206可以通過離子注入工藝或擴散工藝形成。所述LDD注入的離子類型根據(jù)將要形成的半導(dǎo)體器件的電性決定，即形成的器件為NMOS器件，則LDD注入工藝中摻入的雜質(zhì)離子為磷、砷、銻、鉍中的一種或組合。
[0076]該實施例中的反熔絲結(jié)構(gòu)的編程原理為:所述漏區(qū)204與編程電源連接，所述源區(qū)204與所述編程晶體管的漏極相連，所述編程晶體管的源極接地，所述編程晶體管的柵極連接編程電源，所述反熔絲結(jié)構(gòu)編程時在所述漏區(qū)204和編程晶體管的柵極上施加編程電壓后，引發(fā)源區(qū)和漏區(qū)的擊穿，形成通路，此時，所述半導(dǎo)體襯底205浮置，所述NMOS晶體管被擊穿后一直處于通路ON的狀態(tài)，起到反熔絲的作用。
[0077]實施例3
[0078]在該實施例中，所述反熔絲結(jié)構(gòu)還進一步包含位于所述源區(qū)204外側(cè)的P型摻雜區(qū)207，如圖2c所示，所述P型摻雜區(qū)207設(shè)置與所述P阱202中，所述P型摻雜區(qū)207與所述編程晶體管相連接。
[0079]所述反熔絲結(jié)構(gòu)的其他構(gòu)成均和實施例2相同，可以參照實施例2，在此不再贅述。
[0080]該實施例中的反熔絲結(jié)構(gòu)的編程原理為:所述漏區(qū)204與編程電源連接，所述源區(qū)204與所述編程晶體管的漏極相連，所述編程晶體管的源極接地，所述編程晶體管的柵極連接編程電源，所述反熔絲結(jié)構(gòu)編程時在所述漏區(qū)204和編程晶體管的柵極上施加編程電壓后，引發(fā)源區(qū)和漏區(qū)的擊穿，形成通路，此時，所述柵極結(jié)構(gòu)205、半導(dǎo)體襯底201、漏區(qū)205以及源區(qū)204均連通，所述NMOS晶體管被擊穿后一直處于通路ON的狀態(tài)，起到反熔絲的作用。
[0081]本發(fā)明所述反熔絲結(jié)構(gòu)包括一 MOS晶體管，所述MOS晶體管中邊緣部分的溝道長度大于中心部分的溝道的長度，相應(yīng)的，所述柵極結(jié)構(gòu)中兩端的關(guān)鍵尺寸大于中間部位的關(guān)鍵尺寸，所述反熔絲結(jié)構(gòu)編程時在所述漏區(qū)和編程晶體管上施加編程電壓后，引發(fā)源區(qū)和漏區(qū)的擊穿，形成通路，起到反熔絲的作用。
[0082]所述反熔絲結(jié)構(gòu)中所述NMOS晶體管邊緣關(guān)鍵尺寸較大的溝道能夠保證所述邊緣溝道和中間部位的溝道能夠同時被擊穿，實現(xiàn)同時的編程，有助于所述反熔絲結(jié)構(gòu)得到一致的(uniform)熔斷狀態(tài)，實現(xiàn)了現(xiàn)有技術(shù)中在PPM級別上不能夠?qū)崿F(xiàn)的熔斷速率。通過所述設(shè)置所述反熔絲結(jié)構(gòu)能夠解決現(xiàn)有技術(shù)中由于非結(jié)晶娃(amorphous silicon)和金屬合金引起的反熔絲結(jié)構(gòu)很難保持長期穩(wěn)定的問題，改進后的反熔絲結(jié)構(gòu)能夠保持長時間的穩(wěn)定性，具有良好的性能和良率。
[0083]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種反熔絲結(jié)構(gòu)，包括: NMOS晶體管，所述NMOS晶體管中邊緣處的溝道長度大于中心處的溝道長度； 編程晶體管，所述NMOS晶體管中的源區(qū)與所述編程晶體管相連，所述NMOS晶體管中的漏區(qū)與編程電源相連。
2.根據(jù)權(quán)利要求1所述的反熔絲結(jié)構(gòu)，其特征在于，所述NMOS晶體管的柵極和體區(qū)浮置。
3.根據(jù)權(quán)利要求1所述的反熔絲結(jié)構(gòu)，其特征在于，所述NMOS晶體管的柵極和源區(qū)連接到所述編程晶體管，所述NMOS晶體管的體區(qū)浮置。
4.根據(jù)權(quán)利要求1所述的反熔絲結(jié)構(gòu)，其特征在于，所述NMOS晶體管的柵極、源區(qū)和體區(qū)連接到所述編程晶體管。
5.根據(jù)權(quán)利要求1所述的反熔絲結(jié)構(gòu)，其特征在于，所述NMOS晶體管包括: 半導(dǎo)體襯底； 柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上，所述柵極結(jié)構(gòu)兩端下方的溝道的長度大于中間的溝道的長度； 源區(qū)和漏區(qū)位于所述柵極結(jié)構(gòu)的兩側(cè)，所述源區(qū)與編程晶體管相連，所述漏區(qū)與編程電源相連。
6.根據(jù)權(quán)利要求5所述的反熔絲結(jié)構(gòu)，其特征在于，所述柵極結(jié)構(gòu)的兩端的關(guān)鍵尺寸大于中間的關(guān)鍵尺寸。
7.根據(jù)權(quán)利要求5所述的反熔絲結(jié)構(gòu)，其特征在于，所述反熔絲結(jié)構(gòu)還包括僅位于所述漏區(qū)內(nèi)側(cè)的LDD摻雜區(qū)。
8.根據(jù)權(quán)利要求5所述的反熔絲結(jié)構(gòu)，其特征在于，所述反熔絲結(jié)構(gòu)還包括位于所述源區(qū)內(nèi)側(cè)的LDD摻雜區(qū)以及位于所述漏區(qū)內(nèi)側(cè)的LDD摻雜區(qū)。
9.根據(jù)權(quán)利要求5所述的反熔絲結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底為P型半導(dǎo)體襯
。
10.根據(jù)權(quán)利要求9所述的反熔絲結(jié)構(gòu)，其特征在于，所述P型半導(dǎo)體襯底中形成有P阱，所述反熔絲結(jié)構(gòu)設(shè)置于所述P阱上。
11.根據(jù)權(quán)利要求9所述的反熔絲結(jié)構(gòu)，其特征在于，所述源區(qū)和所述漏區(qū)均為N型摻雜。
12.根據(jù)權(quán)利要求10所述的反熔絲結(jié)構(gòu)，其特征在于，所述反熔絲結(jié)構(gòu)還包括P型摻雜區(qū)，所述P型摻雜區(qū)位于所述P阱中。
13.根據(jù)權(quán)利要求12所述的反熔絲結(jié)構(gòu)，其特征在于，所述P型摻雜區(qū)與所述編程晶體管相連。
【文檔編號】H01L23/525GK104425448SQ201310410836
【公開日】2015年3月18日 申請日期:2013年9月10日 優(yōu)先權(quán)日:2013年9月10日
【發(fā)明者】甘正浩, 馮軍宏 申請人:中芯國際集成電路制造(上海)有限公司