用于cmos集成電路的替代金屬柵極工藝的制作方法
【專利摘要】本申請涉及用于CMOS集成電路的替代金屬柵極工藝。本發(fā)明公開一種根據(jù)替代金屬柵極工藝的互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）集成電路結(jié)構(gòu)及其制造方法。利用在成分或厚度上彼此不同的高k柵極電介質(zhì)材料并且利用在成分或厚度上不同的界面電介質(zhì)材料形成p溝道MOS晶體管和n溝道MOS晶體管。所描述的替代柵極工藝能夠進(jìn)行構(gòu)造以使得p溝道或n溝道晶體管柵極結(jié)構(gòu)均不包括來自其他晶體管的金屬柵極材料，因而有利于可靠地用填充金屬來填充柵極結(jié)構(gòu)。
【專利說明】用于CMOS集成電路的替代金屬柵極工藝
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及集成電路制造領(lǐng)域。本發(fā)明的實(shí)施例更具體地涉及具有包含高介電常數(shù)柵極電介質(zhì)的金屬柵極晶體管的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路。
【背景技術(shù)】
[0002]很多現(xiàn)代電子器件和系統(tǒng)現(xiàn)在包括用于控制和管理寬范圍的功能和有用應(yīng)用的實(shí)際計(jì)算能力。作為本領(lǐng)域的基本原則，減小實(shí)現(xiàn)晶體管和其它固態(tài)器件的結(jié)構(gòu)的物理特征尺寸的大小使得能夠在每個單位“芯片”面積上集成更多的電路功能，或者相反地，對于給定電路功能，消耗更小的芯片面積。作為這種微型化趨勢的結(jié)果，給定成本的集成電路的能力已經(jīng)極大地增加。
[0003]近年來半導(dǎo)體技術(shù)的進(jìn)展已經(jīng)使得最小器件特征尺寸(例如，金屬氧化物半導(dǎo)體(MOS)晶體管的柵電極的寬度，其定義晶體管溝道長度)能夠縮小到超亞微米范圍?，F(xiàn)有技術(shù)的半導(dǎo)體溝道長度現(xiàn)在接近亞20納米范圍。對于MOS晶體管，將晶體管特征尺寸縮放到深亞微米范圍使得必須減薄MOS柵極電介質(zhì)層。常規(guī)柵極電介質(zhì)層(例如二氧化硅)已經(jīng)因此變得非常薄，這從柵極電流泄漏、制造良品率和可靠性的角度來看可能是有問題的。響應(yīng)于常規(guī)柵極電介質(zhì)材料的這種限制，諸如氧化鉿(HfO2)這樣的所謂“高k”柵極電介質(zhì)已經(jīng)變得受歡迎。這些電介質(zhì)比二氧化硅和氮化硅具有更高的介電常數(shù)，因此允許那些膜比相應(yīng)的二氧化硅膜在物理上更厚，同時仍然適于在高性能MOS晶體管中使用。因?yàn)槟壳斑@些高k膜(從缺陷密度角度來看)比常規(guī)電介質(zhì)材料具有更低的質(zhì)量，所以典型的常規(guī)高k柵極電介質(zhì)包括二氧化硅等的高質(zhì)量界面層和高k材料兩者；二氧化硅提供良好的介電完整性和質(zhì)量，而高k材料具有充分高的介電常數(shù)以彌補(bǔ)由于界面層導(dǎo)致的電氣性能的任何劣化。
[0004]如本領(lǐng)域也已知的，金屬和金屬化合物(諸如氮化鈦、鉭硅氮化物、碳化鉭等)制成的柵電極在現(xiàn)代MOS技術(shù)中也受歡迎，特別是與高k柵極電介質(zhì)相結(jié)合。這些金屬柵電極消除了不期望的多晶硅耗盡效應(yīng)，這種效應(yīng)在這些技術(shù)要求的極小特征尺寸下尤其顯著。
[0005]作為本領(lǐng)域的基本原則，獲得期望的MOS晶體管性能(特別是其閾值電壓)要求隨著硅溝道區(qū)和源區(qū)/漏區(qū)的摻雜濃度和其它物理參數(shù)來調(diào)諧柵極材料的特性。該調(diào)諧中的重要參數(shù)是柵電極的功函數(shù)。CMOS集成電路將這一工程復(fù)雜化，因?yàn)棣菧系繫OS晶體管的期望柵極材料功函數(shù)必然不同于P溝道MOS晶體管的期望柵極材料功函數(shù)。對于多晶硅柵極材料，這種不同的功函數(shù)相對容易通過離子注入的方式來獲得，例如通過將各柵電極暴露于其晶體管的源/漏注入；精細(xì)調(diào)諧通過在柵極形成之前對溝道區(qū)的閾值調(diào)整注入來完成。
[0006]盡管金屬柵電極的后形成摻雜已經(jīng)被用于調(diào)整金屬柵極功函數(shù)，但是常規(guī)高k金屬柵極CMOS制造工藝經(jīng)常針對η溝道和P溝道晶體管使用不同的柵極材料。如以下將結(jié)合圖1a至圖1h所描述，提供這些不同的柵極材料已經(jīng)在常規(guī)CMOS集成電路中導(dǎo)致結(jié)構(gòu)問題。[0007]圖1a以截面圖示出部分根據(jù)常規(guī)工藝制造的高k金屬柵極CMOS集成電路的一部分。圖1a的結(jié)構(gòu)包括與常規(guī)多晶硅柵極CMOS集成電路共同的很多特征，包括形成在單晶硅襯底的表面處的P阱4p和η阱4n。在阱4p、4n之間的邊界處，在襯底的表面上例如以淺溝槽隔離(STI)結(jié)構(gòu)的形式形成隔離電介質(zhì)結(jié)構(gòu)5 ;如本領(lǐng)域已知的，隔離電介質(zhì)結(jié)構(gòu)5的其它實(shí)例將存在于集成電路中，以將單獨(dú)的晶體管相互隔離，包括在阱4p、4n之內(nèi)。在圖1a的示例中，多晶硅柵極結(jié)構(gòu)8設(shè)置在阱4p、4n的選定位置上方，即在將要形成最終晶體管柵極的位置處，并且上覆在柵極電介質(zhì)層7上。η+源區(qū)/漏區(qū)6η是形成在柵極結(jié)構(gòu)8的相對側(cè)上的P阱4ρ中的重?fù)诫s區(qū)域，并且ρ+源區(qū)/漏區(qū)6ρ是形成在柵極結(jié)構(gòu)8的相對側(cè)上的η阱4η中的重?fù)诫s區(qū)域。源區(qū)/漏區(qū)6η、6ρ相對于柵極結(jié)構(gòu)8和沿著柵極結(jié)構(gòu)8的側(cè)面在適當(dāng)位置處的側(cè)壁電介質(zhì)間隔件9以自對準(zhǔn)方式通過常規(guī)離子注入來形成。在該常規(guī)工藝中，間隔件9形成在柵極結(jié)構(gòu)8的相對側(cè)以限定金屬柵極晶體管的最終柵極寬度。如本領(lǐng)域已知的，這些間隔件9自身或者與額外的側(cè)壁間隔件組合可以用于限定輕摻雜源/漏延伸部。
[0008]在該常規(guī)高k金屬柵極技術(shù)中，柵極結(jié)構(gòu)8和柵極電介質(zhì)7是“虛設(shè)”結(jié)構(gòu)，因?yàn)檫@些元件不變?yōu)橥瓿傻募呻娐返囊徊糠?。相反，虛設(shè)柵極結(jié)構(gòu)8和虛設(shè)柵極電介質(zhì)7用作占位件以便限定源區(qū)/漏區(qū)6n、6p的布置，并且將被去除。在圖1b中，已經(jīng)通過化學(xué)氣相沉積(CVD)全面地形成了間隔填充電介質(zhì)材料11，隨后通過化學(xué)機(jī)械拋光(CMP)來使該結(jié)構(gòu)平坦化。間隔填充電介質(zhì)11填充虛設(shè)柵極結(jié)構(gòu)8之間的空間，并且將在高k金屬柵極晶體管的整個形成過程中總體上保留。隨后的蝕刻去除虛設(shè)柵極結(jié)構(gòu)8和虛設(shè)柵極電介質(zhì)7，得到圖1c的結(jié)構(gòu)。
[0009]參照圖ld，在去除虛設(shè)柵極結(jié)構(gòu)8和虛設(shè)柵極電介質(zhì)7之后，該常規(guī)工藝沉積高k電介質(zhì)14 (通常上覆在圖1d中未示出的薄界面層上)。高k電介質(zhì)14通過與二氧化硅或氮化硅相比具有相對高介電常數(shù)的材料的化學(xué)氣相沉積(CVD)或原子層沉積(ALD)來形成；典型的常規(guī)高k電介質(zhì)材料是HfO2，而高k電介質(zhì)14的其它選項(xiàng)在本領(lǐng)域中也是已知的。金屬柵極層15p是一層金屬或?qū)щ娊饘倩衔?，其通過其成分或通過摻雜具有適于用作ρ溝道MOS晶體管的柵極的功函數(shù)，所述ρ溝道MOS晶體管具有針對該集成電路的目的的期望閾值電壓。金屬柵極層15p的示例包括鈀、鎳、銥、釕、鎢、鑰、氮化鎢、包括碳氮化鈦和碳氮化鉭在內(nèi)的碳氮化物、氮氧化物、氧化釕、TiAlN, TaCNO等中的一個或更多個。典型地，勢壘金屬層(未示出)下襯于最終的金屬柵極層15p以防止材料之間的相互擴(kuò)散。在該常規(guī)工藝中，金屬柵極層15p接著被全面地沉積，包括沉積在將形成ρ溝道晶體管的η阱4n上和將形成η溝道晶體管的ρ阱4ρ上。
[0010]接著在該常規(guī)工藝中施加和光刻圖案化光刻膠17 (如圖1e所示)以保護(hù)將形成P溝道晶體管的集成電路位置(即η阱4η)并露出將形成η溝道晶體管的那些位置，由此執(zhí)行η溝道晶體管的形成。從那些露出的位置蝕刻金屬柵極層15ρ得到圖1e的結(jié)構(gòu)，其中高k柵極層14和任何下襯界面層保留在適當(dāng)位置。然后保留在η阱4n上方的光刻膠17被去除。
[0011]然后在將形成η溝道晶體管的位置處的P阱4ρ上方以及保留在η阱4η上方適當(dāng)位置處的金屬柵極層14ρ上方沉積金屬柵極層15η,該金屬柵極層15η包括金屬或?qū)щ娊饘倩衔?，其通過其成分或通過摻雜具有適于用作具有期望閾值電壓的η溝道MOS晶體管的柵極的功函數(shù)。金屬柵極層15η的材料可以由一種或更多種元素金屬、三元金屬、金屬合金和導(dǎo)電性金屬化合物組成。金屬柵極層15η的示例包括:鉭、鈦、鉿及其氮化物和碳化物；氮化硅、氮化鋁和鋁硅氮化物；以及它們的組合。典型地，勢壘金屬層(未示出)下襯于最終金屬柵極層15η以防止材料之間的相互擴(kuò)散。
[0012]在沉積金屬柵極層15η之后，通常形成另一個勢壘層(未示出)，隨后全面沉積填充金屬18。填充金屬18旨在填充兩個晶體管的最終柵電極內(nèi)的剩余內(nèi)部間隙。填充金屬18的常規(guī)成分的示例包括鎢、鋁等。在圖1g中以理想化表象顯示了所得到的結(jié)構(gòu)。然后該結(jié)構(gòu)經(jīng)受CMP以去除過量金屬，這種CMP通常繼續(xù)進(jìn)行直至間隙填充電介質(zhì)材料11的表面被清除為止。
[0013]根據(jù)本發(fā)明，已經(jīng)觀察到該常規(guī)工藝必須涉及利用填充金屬18來填充ρ溝道晶體管柵極結(jié)構(gòu)內(nèi)的非常窄的間隙。圖1h作為在沉積填充金屬18之前的圖1g的插圖更詳細(xì)地示出了這種困難。圖1h示出根據(jù)常規(guī)工藝對去除虛設(shè)柵電極8和虛設(shè)柵極電介質(zhì)7之后剩余的空間進(jìn)行填充的數(shù)量巨大的層。界面層12設(shè)置在柵極開口的底部，然后在該層上形成高k柵極電介質(zhì)14。勢魚金屬16p與高k柵極電介質(zhì)14接觸,在勢魚金屬16p上接著形成(該P(yáng)溝道MOS晶體管的)金屬柵極層15p。第二勢壘金屬16η沉積在金屬柵極層15ρ上方，隨后是金屬柵極層15η。第三勢壘金屬17b接著在金屬柵極層15η上方形成，之后沉積填充金屬18。作為這種構(gòu)造的結(jié)果，P溝道柵極結(jié)構(gòu)內(nèi)的間隙19可能相當(dāng)窄，因而難以用填充金屬18來填充。已經(jīng)觀察到該間隙19充分窄以至于導(dǎo)致填充金屬18的臺階覆蓋(即在勢壘金屬層17b的拐角處變薄或斷開)以及柵極結(jié)構(gòu)自身內(nèi)的空洞的問題。這些空洞可能導(dǎo)致沿著柵電極的電阻增加，因而導(dǎo)致沿著各個晶體管的柵極的非均勻電勢以及龐大數(shù)量的晶體管之間操作的不一致性。
[0014]另外，在同一柵極結(jié)構(gòu)中彼此相鄰地形成金屬柵極層15n、15p提高了兩種金屬之間的材料相互擴(kuò)散的風(fēng)險，特別是從上覆金屬柵極層15η到下襯金屬柵極層15ρ中。這種相互擴(kuò)散可能改變預(yù)期柵極金屬(圖1h的示例中的金屬柵極層15ρ)的功函數(shù)，因而使預(yù)期晶體管性能退化。因此，在這兩個金屬柵極層之間必須有勢壘金屬層16η，這樣就在變窄的間隙中插入另一金屬層并且使整體制造工藝復(fù)雜化。
[0015]作為進(jìn)一步的背景，2011年11月22日授權(quán)的名為“Method for Integration ofReplacement Gate in CMOS Flow”的共同所有的美國專利8，062，966 (通過引用合并于此)描述了高k金屬柵極結(jié)構(gòu)和工藝，根據(jù)該文獻(xiàn)使用替代柵極工藝構(gòu)造了 CMOS集成電路。

【發(fā)明內(nèi)容】

[0016]本發(fā)明的實(shí)施例提供一種高k金屬柵極互補(bǔ)金屬半導(dǎo)體(CMOS)結(jié)構(gòu)及其制造方法，其中針對兩種晶體管形成了具有良好的臺階覆蓋和良好的填充特性的替代金屬柵極結(jié)構(gòu)。
[0017]本發(fā)明的實(shí)施例提供了這樣的結(jié)構(gòu)和方法，其中不同功函數(shù)的金屬柵極層之間的相互擴(kuò)散的風(fēng)險被避免。
[0018]本發(fā)明的實(shí)施例提供了這樣的結(jié)構(gòu)和方法，其中針對同一 CMOS集成電路中的P溝道MOS晶體管和η溝道MOS晶體管兩者可以優(yōu)化高k柵極電介質(zhì)材料。
[0019]參照以下說明書及其附圖，本發(fā)明的實(shí)施例的其它目的和優(yōu)點(diǎn)對于本領(lǐng)域技術(shù)人員將是顯而易見的。
[0020]本發(fā)明的實(shí)施例可以在用于高k金屬柵極CMOS集成電路的替代柵極制造工藝流程以及通過這種工藝形成的結(jié)構(gòu)中實(shí)現(xiàn)，其中針對η溝道MOS晶體管和ρ溝道MOS晶體管相對于彼此單獨(dú)地去除了虛設(shè)多晶硅柵極和虛設(shè)柵極電介質(zhì)結(jié)構(gòu)。η溝道MOS晶體管和ρ溝道MOS晶體管的高k柵極電介質(zhì)材料(包括下襯硅和高k材料之間的任何需要的界面層)的厚度和成分可以被獨(dú)立地控制，以便針對每種導(dǎo)電類型的晶體管單獨(dú)優(yōu)化可靠性和性能。
【專利附圖】

【附圖說明】
[0021]圖1a到圖1h是根據(jù)常規(guī)制造工藝流程處于各個制造階段的集成電路的截面圖。
[0022]圖2a是根據(jù)本發(fā)明的實(shí)施例構(gòu)造的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路結(jié)構(gòu)的平面圖，并且圖2b是其截面圖。
[0023]圖3a到圖31是圖2a和圖2b的集成電路在根據(jù)本發(fā)明的實(shí)施例的各個制造階段的截面圖。
具體實(shí)施例
[0024]將結(jié)合其實(shí)施例描述本發(fā)明，即實(shí)現(xiàn)在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中，因?yàn)轭A(yù)期本發(fā)明將在這種應(yīng)用中特別有用。然而，進(jìn)一步預(yù)期本發(fā)明可以有益地應(yīng)用于其它集成電路結(jié)構(gòu)和工藝中。因此，應(yīng)理解的是以下的描述僅是通過示例方式提供的，并且不旨在限制要求保護(hù)的本發(fā)明的真實(shí)范圍。
[0025]圖2a和圖2b分別以平面圖和截面圖示出了 P溝道MOS晶體管20p和η溝道MOS晶體管20η的構(gòu)造，兩者均構(gòu)造在根據(jù)本發(fā)明的實(shí)施例的CMOS集成電路中。盡管附圖示出了晶體管20n、20p定位成彼此相鄰，當(dāng)然容易想到這些晶體管20n、20p可以彼此以更大距離定位，并且彼此不必具有電氣關(guān)系。另外，作為本領(lǐng)域的基本原則，類似于本文描述的晶體管20n、20p構(gòu)造的很多η溝道晶體管和ρ溝道晶體管通常將構(gòu)造在同一集成電路內(nèi)，并且根據(jù)布局和期望的電氣特性來改變那些晶體管的尺寸(溝道寬度、溝道長度等)和形狀。
[0026]在該示例中，晶體管20η被構(gòu)造在ρ型阱24ρ的實(shí)例內(nèi)，并且晶體管20ρ被構(gòu)造在η型阱24η的實(shí)例內(nèi)。根據(jù)雙阱工藝，阱24ρ、24η都是通過離子注入單晶硅襯底中而形成的阱區(qū)域。阱24ρ、24η以及同一阱內(nèi)的各個晶體管通常在表面通過隔離電介質(zhì)結(jié)構(gòu)25的實(shí)例(圖2b)彼此隔離和分開。在該示例中，隔離電介質(zhì)結(jié)構(gòu)25被構(gòu)造成淺溝槽隔離(STI)結(jié)構(gòu)，該結(jié)構(gòu)由在表面的選定位置蝕刻的溝槽中設(shè)置的沉積電介質(zhì)材料(例如氮化硅或二氧化硅)組成?？商鎿Q地，隔離電介質(zhì)結(jié)構(gòu)25可以由根據(jù)眾所周知的硅局部氧化(LOCOS)工藝構(gòu)造的一種類型的熱二氧化硅形成。
[0027]可替換地，在CMOS集成電路根據(jù)單阱工藝制造的情況下，將僅形成阱24p、24n中的一個。對于其中襯底是P型硅的示例，晶體管20η將被構(gòu)造在襯底自身的表面部分中而不是在單獨(dú)形成的P型阱的實(shí)例中。進(jìn)一步可替換地，根據(jù)眾所周知的絕緣體上的硅(SOI)技術(shù)，晶體管20η、20ρ可以構(gòu)造在上覆于絕緣層上的表面硅層內(nèi)。在該情況下，阱24η、24ρ將由該硅層的摻雜區(qū)形成，其中摻雜通常在該層的整個厚度內(nèi)延伸。
[0028]如圖2a和圖2b所示，晶體管20n、20p均包括分別上覆在阱24p、24n的選定部分上的各自金屬柵極結(jié)構(gòu)30n、30p。以下將更詳細(xì)描述金屬柵極結(jié)構(gòu)30n、30p的構(gòu)造。在η溝道晶體管20η中，重?fù)诫sη型源區(qū)/漏區(qū)26η設(shè)置在金屬柵極結(jié)構(gòu)30η的相對側(cè)上的ρ阱24ρ的表面中，并且構(gòu)成晶體管20η的源區(qū)和漏區(qū)。類似地，ρ溝道晶體管20ρ包括在η阱24η的表面處設(shè)置在金屬柵極結(jié)構(gòu)30ρ任一側(cè)上的重?fù)诫sρ型源區(qū)/漏區(qū)26ρ。
[0029]如以下詳細(xì)描述，根據(jù)“替代柵極”工藝形成金屬柵極結(jié)構(gòu)30η、30ρ。因此，間隙填充電介質(zhì)材料31以與金屬柵極結(jié)構(gòu)30η、30ρ (圖2b)的厚度相對應(yīng)的厚度設(shè)置在源區(qū)/漏區(qū)26n、26p和隔離電介質(zhì)結(jié)構(gòu)25的表面上方。從圖2a的平面圖明顯看出，在源區(qū)/漏區(qū)26n、26p的選定位置處貫穿間隙填充電介質(zhì)材料31形成接觸開口 29，以允許隨后沉積和圖案化的導(dǎo)體與晶體管20n、20p進(jìn)行電接觸。
[0030]具體參照圖2b，金屬柵極結(jié)構(gòu)30η是若干不同物理層的疊層結(jié)構(gòu)。金屬柵極結(jié)構(gòu)30η包括(或者根據(jù)可能的情況上覆于)位于金屬柵極結(jié)構(gòu)30η的底部并且在電介質(zhì)間隔件29之間的界面電介質(zhì)層32η，該界面電介質(zhì)層32η與ρ阱24ρ的表面接觸。界面層32η可以由熱二氧化硅構(gòu)造，在此情況下其位置局限于P阱24ρ的表面?？商鎿Q地，界面層32η可以是沉積的電介質(zhì)膜(例如，沉積的氮化硅、沉積的二氧化硅或其組合)，在此情況下界面層32η將總體上沿著間隔件29的側(cè)面存在。
[0031]沉積的高k柵極電介質(zhì)34η上覆在界面層32η上，并且在本發(fā)明的該實(shí)施例中也存在于間隔件29的側(cè)面上。高k柵極電介質(zhì)34η由與二氧化硅或氮化硅相比具有相對高介電常數(shù)的電介質(zhì)材料構(gòu)造；適于用作高k柵極電介質(zhì)34η的典型的高k電介質(zhì)材料包括氧化鉿(HfO2)、氧化鉿鋯(HfZrOx)和高k材料的組合如氧化鉿與氧化鋯的組合(例如HfO2/ZrO2以及Zr02/Hf02)。在本發(fā)明的實(shí)施例中可以可替換地使用本領(lǐng)域已知的其它高k電介質(zhì)材料。
[0032]在高k金屬柵極晶體管的構(gòu)造中使用界面層32η與高k柵極電介質(zhì)34η的組合在本領(lǐng)域是眾所周知的。使用目前技術(shù)，高k柵極電介質(zhì)材料與高質(zhì)量二氧化硅膜和氮化硅膜相比通常具有相對高的缺陷密度。因此，僅使用高k材料作為MOS晶體管的柵極電介質(zhì)將導(dǎo)致不期望的柵極泄漏以及退化的晶體管可靠性。如本領(lǐng)域所知，通過將晶體管柵極電介質(zhì)構(gòu)造為高k電介質(zhì)材料和二氧化硅或氮化硅的高質(zhì)量界面層的組合，可以最小化高k柵極電介質(zhì)材料中的這些缺陷的影響。預(yù)期高k材料的介電常數(shù)充分高以使得由界面層呈現(xiàn)的附加串聯(lián)電容將不會使該組合的有效電容過分減少到不能夠滿足期望的晶體管和電路性能目標(biāo)的程度。
[0033]金屬柵極結(jié)構(gòu)30η內(nèi)的上覆高k柵極電介質(zhì)24η是勢壘金屬36η的相對薄層，在該層上方設(shè)置金屬柵極層35η。如本領(lǐng)域所知，提供勢壘金屬36η以限制金屬柵極層35η和高k柵極電介質(zhì)24η之間的相互擴(kuò)散。勢魚金屬36η的成分依賴于在任一側(cè)上的層的特定材料，但是通常是來自鑭系元素的金屬(例如鑭、鈰、鐠、釹、钷，釤、銪、釓、鐿)或者其導(dǎo)電金屬化合物(例如氧化鑭)。金屬柵極層35η由兀素金屬、三兀金屬、金屬合金或者被選擇或被摻雜以具有適用于η溝道晶體管20η的期望電學(xué)參數(shù)(即閾值電壓)的功函數(shù)的導(dǎo)電金屬化合物組成。用于金屬柵極層35η的適當(dāng)材料的示例包括:鉭、鈦、鉿、鋯、鎢、鑰及其氮化物和碳化物；氮化硅、氮化鋁和鋁硅氮化物；以及它們的組合。
[0034]勢壘金屬37η上覆在金屬柵極層35η上，并且被提供以限制金屬柵極層35η和上覆填充金屬38之間的相互擴(kuò)散。勢壘金屬37η的材料的示例包括氮化鈦和氮化鉭；可以可替換地使用本領(lǐng)域已知的其它材料作為根據(jù)本發(fā)明的實(shí)施例的勢壘金屬37η。填充金屬38η完成根據(jù)本發(fā)明的該實(shí)施例的金屬柵極結(jié)構(gòu)30η，并且被提供作為填充間隙填充電介質(zhì)31的相鄰實(shí)例之間的間隙內(nèi)部的導(dǎo)體。適用于填充金屬38η的材料的示例包括鎢、鋁、其合金和在現(xiàn)代集成電路中用作導(dǎo)體的其它常規(guī)金屬和材料。
[0035]金屬柵極結(jié)構(gòu)30ρ與金屬柵極結(jié)構(gòu)30η稍微類似地構(gòu)造，一些差異在于以下將要描述的成分。如同在金屬柵極結(jié)構(gòu)30η的情況中，金屬柵極結(jié)構(gòu)包括或上覆于在電介質(zhì)間隔件29之間的η阱34η的表面處的界面電介質(zhì)層32ρ。界面層32ρ可以由與界面層32η相同的材料構(gòu)造，或者可以可替換地由不同材料構(gòu)造；如果由不同材料構(gòu)造，則預(yù)期界面層32ρ的材料將選自以上為界面層32η列出的材料中的一種。進(jìn)一步在可替換示例中，如果界面層32ρ是沉積膜而不是熱膜，則界面層32ρ可以沿著間隔件29的側(cè)面存在。高k柵極電介質(zhì)34p上覆在界面層32p上，并且沿著間隔件29的側(cè)面(以及界面層32p，如果存在)延伸。高k柵極電介質(zhì)34p可以由與高k柵極電介質(zhì)34η相同的材料構(gòu)造，或者根據(jù)需要可以可替換地由不同材料構(gòu)成；如果由不同材料構(gòu)成，則預(yù)期高k柵極電介質(zhì)34ρ的材料將選自以上為高k柵極電介質(zhì)34η列出的材料中的一種。
[0036]根據(jù)本發(fā)明的實(shí)施例，界面層32ρ和高k柵極電介質(zhì)34ρ的厚度和成分可以與它們相對應(yīng)的界面層32η和高k柵極電介質(zhì)34η的膜不同。例如，可能優(yōu)選的是η溝道晶體管20η和ρ溝道晶體管20ρ中的一個比另一個具有更薄的有效柵極電介質(zhì)，以匹配或優(yōu)化器件性能。可替換地或附加地，在金屬柵極結(jié)構(gòu)30η、30ρ中使用的特定材料的差異可以激勵為晶體管20η、20ρ的各自柵極電介質(zhì)選擇不同的厚度或材料。對于圖2b所示的示例，在本發(fā)明的一個實(shí)施例中，晶體管20η的界面層32η明顯比晶體管20ρ的界面層32ρ更厚，而晶體管20η的高k電介質(zhì)34η明顯比晶體管20ρ的高k電介質(zhì)34p更薄。在對應(yīng)于圖2b的截面圖的一個示例中，其中晶體管20p、20n具有15-40nm的標(biāo)稱溝道長度和l_2nm之間
的有效柵極電介質(zhì)厚度(即等效二氧化硅)，這些材料的成分和厚度是:`[0037]
MSI
界面層 32nSiO2 或 SiON10-20 A 高灸柵極電介質(zhì) 34ηHfZrOx、HfO2ZZrO2 或10-30 A
ZrCVHfO2
界面層 32pSiO2 成 SiON5- 15 A 高介柵極電介質(zhì)34PHfO；15-35 A
[0038]在該示例中，可預(yù)期較薄的高k電介質(zhì)34η (例如由HfZrOx制成)降低晶體管20η隨著時間的正偏置溫度不穩(wěn)定性(ΡΒΤΙ)，而可預(yù)期較厚的高k電介質(zhì)34p降低ρ溝道晶體管20p隨著時間的負(fù)偏置溫度不穩(wěn)定性(NBTI)?？深A(yù)期的是，在很多實(shí)施方式中，η溝道晶體管20η的界面層32η將比ρ溝道晶體管20ρ的界面層32ρ更厚，而η溝道晶體管20η的高k電介質(zhì)層34η將比ρ溝道晶體管20ρ的高k電介質(zhì)層34ρ更薄。在以上的表中反映了這種趨勢。還可預(yù)期這些膜的成分和厚度的其它組合。
[0039]類似于在金屬柵極結(jié)構(gòu)30η中，勢魚金屬36ρ的相對薄層上覆在高k電介質(zhì)層34η上，并且金屬柵極層35ρ設(shè)置在該勢壘金屬36ρ上方。勢壘金屬36ρ的成分和厚度可以與勢壘金屬36η相同，但是根據(jù)由金屬柵極層35η和35ρ之間的成分和厚度的差異導(dǎo)致的要求也可以不同。適于用作根據(jù)本發(fā)明的實(shí)施例的金屬柵極層35的材料的示例包括鈀、鎳、銥、釕、鎢、鑰、氮化鎢、包括碳氮化鈦和碳氮化鉭在內(nèi)的碳氮化物、氮氧化物、氧化釕、TiAlN, TaCNO等中的一個或更多個。如以上所討論，基于ρ溝道MOS晶體管20ρ和η溝道MOS晶體管20η的期望閾值電壓，將針對這些器件單獨(dú)選擇金屬柵極層35η、35ρ的材料或雜質(zhì)或者兩者，以便具有期望的功函數(shù)。金屬柵極層35η、35ρ彼此之間的這些成分差異可能使得相關(guān)聯(lián)的勢壘金屬層36η、36ρ的成分和厚度必須存在差異，以便針對由各個金屬柵極層35η、35ρ呈現(xiàn)的特定移動離子優(yōu)化它們的勢壘屬性。根據(jù)沉積和其它制造因素，金屬柵極層35η、35ρ (和勢魚金屬層36n、36p)的厚度也可以彼此不同。
[0040]如同在金屬柵極結(jié)構(gòu)30η的情況中，勢壘金屬37ρ上覆在金屬柵極層35ρ上，并且被提供以限制金屬柵極層35ρ和上覆填充金屬38ρ之間的相互擴(kuò)散。勢壘金屬37ρ的成分和厚度可以與勢壘金屬37η相同或者可以不同，如適用于金屬柵極層35ρ的特定成分。通常與填充金屬38η具有相同成分的填充金屬38ρ完成金屬柵極結(jié)構(gòu)30ρ并且在所得到的集成電路中用作導(dǎo)體。
[0041]根據(jù)本發(fā)明的實(shí)施例，如尤其從圖2b中明顯看出，包括晶體管20η、20p的CMOS集成電路結(jié)構(gòu)使得能夠使用替代柵極工藝形成優(yōu)化性能的η溝道高k金屬柵極MOS晶體管和P溝道高k金屬柵極MOS晶體管，并且仍有利于兩者金屬柵極結(jié)構(gòu)的金屬填充。更具體地，該結(jié)構(gòu)是在不要求晶體管溝道導(dǎo)電類型之一的金屬柵極結(jié)構(gòu)容納兩者金屬柵極層的情況下制造的。結(jié)果，能夠以最小特定尺寸維度形成η溝道晶體管和ρ溝道晶體管兩者。此外，根據(jù)本發(fā)明的實(shí)施例，可以為兩種溝道導(dǎo)電類型的晶體管選擇并優(yōu)化金屬柵極材料和高k柵極電介質(zhì)層兩者的成分和厚度，這獨(dú)立于為另一種溝道導(dǎo)電類型晶體管所選擇的那些膜的成分和厚度。在替代柵極工藝中不過分地縮窄間隙填充空間的情況下，也可以獨(dú)立地選擇并優(yōu)化適用于每種晶體管構(gòu)造的材料的勢壘金屬層。
[0042]現(xiàn)在參照圖3a到圖31，將詳細(xì)描述根據(jù)本發(fā)明的實(shí)施例構(gòu)造圖2b中包括η溝道MOS晶體管20η和ρ溝道MOS晶體管20ρ的CMOS集成電路結(jié)構(gòu)的方法。該描述開始于圖3a所示的形式的集成電路結(jié)構(gòu)，其中該結(jié)構(gòu)包括與常規(guī)多晶硅柵極CMOS集成電路共同的特征。在該示例中，P阱24p和η阱24η形成在單晶硅襯底的表面處。因此，根據(jù)本發(fā)明的該實(shí)施例的制造工藝流程是雙阱工藝，其中通過常規(guī)離子注入工藝形成兩種導(dǎo)電類型的阱24。可替換地，可以根據(jù)單阱工藝流程制造該CMOS結(jié)構(gòu)，在此情況下僅ρ阱24p或η阱24η中的任一個形成在相反導(dǎo)電類型的襯底中，并且其中在該襯底的選定位置處形成適當(dāng)溝道導(dǎo)電類型的MOS晶體管。進(jìn)一步在可替換示例中，可以預(yù)期的是本發(fā)明可以在其它類型的半導(dǎo)體基體中實(shí)現(xiàn)，例如根據(jù)眾所周知的絕緣體上的硅(SOI)技術(shù)在上覆于絕緣體層的單晶半導(dǎo)體層中實(shí)現(xiàn)。在此情況下這些和其它實(shí)現(xiàn)環(huán)境被視為在權(quán)利要求的范圍內(nèi)。
[0043]在ρ阱24ρ和η阱24η之間的邊界處，隔離電介質(zhì)結(jié)構(gòu)25從襯底表面延伸到襯底中。在該示例中，如上面關(guān)于圖1a到圖1h所描述，隔離電介質(zhì)結(jié)構(gòu)25包括根據(jù)眾所周知的淺溝槽隔離(STI)技術(shù)沉積到所蝕刻的溝槽中的二氧化硅。在期望表面元件的電氣隔離的那些位置處，當(dāng)然將存在隔離電介質(zhì)結(jié)構(gòu)25的其它實(shí)例。如同圖1所示，柵極電介質(zhì)層37被設(shè)置在每個η阱24ρ、24η的多個位置處，其中多晶硅柵極結(jié)構(gòu)40的實(shí)例設(shè)置在每個柵極電介質(zhì)層37上方。柵極電介質(zhì)37可以是二氧化硅或氮化硅或者兩者的組合，或者可以由一些其它材料組成，只要其功能基本上作為占位件。柵極電介質(zhì)層37可以在襯底的完整表面上方延伸，或者可以在形成如圖3a的示例所示的柵極結(jié)構(gòu)的蝕刻過程中已經(jīng)被去除。在將形成最終的金屬晶體管柵極結(jié)構(gòu)的位置處，多晶硅柵極結(jié)構(gòu)40上覆在柵極電介質(zhì)37上。側(cè)壁電介質(zhì)間隔件29設(shè)置在柵極結(jié)構(gòu)40的側(cè)面上。電介質(zhì)間隔件29可以由任何適當(dāng)?shù)碾娊橘|(zhì)材料如二氧化硅或氮化硅形成，并且通過化學(xué)氣相沉積和各向異性蝕刻以常規(guī)方式形成。在該替代柵極工藝中，間隔件29用于限定柵極結(jié)構(gòu)的寬度和位置，這通過本說明書將變得顯而易見。
[0044]在圖3a所示的制造階段，在期望位置形成晶體管20n、20p的源區(qū)和漏區(qū)。η+源區(qū)/漏區(qū)26η是按照眾所周知的自對準(zhǔn)方式形成在柵極結(jié)構(gòu)40的相對側(cè)上的ρ阱24ρ中的注入摻雜區(qū)；類似地，P+源區(qū)/漏區(qū)26ρ是形成在η阱24η中的注入摻雜區(qū)，其與該位置中的柵極結(jié)構(gòu)40自對準(zhǔn)。間隔件29自身或與附加的側(cè)壁間隔件組合在一起可以用于按照眾所周知的方式限定源區(qū)/漏區(qū)的輕摻雜漏源/漏區(qū)延伸部。
[0045]圖3a的結(jié)構(gòu)是根據(jù)多晶硅柵極CMOS集成電路的常規(guī)制造工藝加工的，其中可能的例外在于，在那些不形成輕摻雜漏區(qū)延伸部或者獨(dú)立于那些間隔件29形成輕摻雜漏區(qū)延伸部的工藝中，間隔件29可以是添加的結(jié)構(gòu)。柵極結(jié)構(gòu)40和柵極電介質(zhì)42將在形成高k金屬柵極晶體管20n、20p時被去除，因此是用作占位件的“虛設(shè)”結(jié)構(gòu)，并且用于源區(qū)/漏區(qū)26n、26p的布局和限定。
[0046]在構(gòu)造虛設(shè)柵極結(jié)構(gòu)40和側(cè)壁電介質(zhì)間隔件29之后，通過化學(xué)氣相沉積(CVD)在該結(jié)構(gòu)上方沉積間隙填充電介質(zhì)材料31 ;然后執(zhí)行間隙填充電介質(zhì)31的化學(xué)機(jī)械拋光(CMP)以使該結(jié)構(gòu)平坦化，如圖3b所示。間隙填充電介質(zhì)31由二氧化硅、氮化硅或足以承受后續(xù)工藝并使各個導(dǎo)電層彼此隔離的一些其它適當(dāng)電介質(zhì)材料組成。在間隙填充電介質(zhì)31的平坦化之后，光刻膠44 (圖3c)被施加、圖案化并顯影以保護(hù)將形成η溝道晶體管20η的位置(當(dāng)然還有其它η溝道高k金屬柵極晶體管的位置)處的虛設(shè)柵極結(jié)構(gòu)40，露出在晶體管20p的位置處的虛設(shè)柵極結(jié)構(gòu)40。然后執(zhí)行多晶硅蝕刻以去除露出的虛設(shè)柵極結(jié)構(gòu)40，隨后蝕刻在被光刻膠44露出的位置處的虛設(shè)柵極電介質(zhì)42。所得到的結(jié)構(gòu)在圖3c中示出。然后在后續(xù)工藝之前，可以從該結(jié)構(gòu)上去除光刻膠44。
[0047]在清潔了從其上去除虛設(shè)柵極結(jié)構(gòu)40和虛設(shè)柵極電介質(zhì)42的ρ阱24η的表面后，可以形成晶體管20ρ的高k柵極材料，其結(jié)果在圖3d中示出。根據(jù)本發(fā)明的實(shí)施例，首先通過硅的熱氧化以形成二氧化硅或者通過二氧化硅、氮化硅或其它適當(dāng)電介質(zhì)材料的化學(xué)氣相沉積來形成界面層32p。圖3d的示例將界面層32p例示為熱二氧化硅，因此界面層32p不形成在間隔件29的側(cè)面上；可替換地，沉積的材料將形成在間隔件29的側(cè)面以及間隙填充電介質(zhì)31和其它結(jié)構(gòu)的頂表面上。在形成界面層32p之后，全面沉積高k柵極電介質(zhì)34p。高k柵極電介質(zhì)34p的特定材料可以是氧化鉿或者以上結(jié)合圖2b指出的其它材料中的一種。
[0048]同樣如相對于圖2b所討論，可以選擇界面層32p和高k柵極電介質(zhì)34p的成分和厚度以便獨(dú)立于η溝道晶體管20η優(yōu)化ρ溝道晶體管20ρ的性能、可靠性和其它特性。例如，熱二氧化硅的界面層32ρ可以是相對薄的，而高k柵極電介質(zhì)34p可以做的相對厚。
[0049]在形成高k柵極電介質(zhì)34p之后，接著可以通過濺射或其它適當(dāng)方法形成勢壘金屬36p和金屬柵極層35p，得到圖3e所示的結(jié)構(gòu)。如以上結(jié)合圖2b所討論，勢壘金屬36p和金屬柵極層35p的成分和厚度被選擇以具有針對ρ溝道晶體管20p的期望功函數(shù)，并且具有對高k柵極層34p和金屬柵極層35p之間的相互擴(kuò)散的適當(dāng)勢壘。
[0050]現(xiàn)在參照圖3f，接著通常通過濺射沉積全面形成勢壘金屬37p和填充金屬38p。如以上所討論，勢壘金屬37p限制了填充金屬38p和下襯層之間的相互擴(kuò)散，因此通常是相對薄的層。填充金屬38p旨在填充晶體管20p的柵極結(jié)構(gòu)內(nèi)的剩余間隙，因此通常是以實(shí)質(zhì)余量過填充，如圖3f所示。然而，可以預(yù)期到填充金屬38p濺射到其中的金屬柵極結(jié)構(gòu)30p內(nèi)的間隙將充分寬，其中僅存在單層級的金屬柵極層35p，以使臺階覆蓋困難和空洞最小化。在沉積填充金屬38p之后，執(zhí)行CMP以將結(jié)構(gòu)平坦化到足以露出在最終晶體管20η的位置處的虛設(shè)多晶硅柵極40的程度，如圖3g所示。該CMP工藝可以將晶體管20p的填充電介質(zhì)31和金屬柵極結(jié)構(gòu)30p稍微減薄，但是可以預(yù)期的是使用常規(guī)控制機(jī)構(gòu)進(jìn)行的任何此類減薄都是微小的。
[0051]在填充金屬38p的CMP之后，通過各自的蝕刻工藝從晶體管20η的位置去除虛設(shè)柵極結(jié)構(gòu)40和虛設(shè)柵極電介質(zhì)42，得到圖3h所示的結(jié)構(gòu)。一旦間隔件29之間的ρ阱24p的表面被清理，通過在該表面處進(jìn)行硅的熱氧化或者通過期望電介質(zhì)材料的沉積形成界面層32η，得到圖3i的結(jié)構(gòu)。因?yàn)樗仟?dú)立形成的，所以界面層32η不需要與界面層32ρ具有相同材料或厚度。相反，可以獨(dú)立地選擇界面層32η的成分和厚度以優(yōu)化晶體管20η的性能和可靠性。在圖3i的示例中，界面層32η是熱氧化物，形成到比界面層32ρ的厚度更大的厚度。然后全面沉積高k柵極電介質(zhì)34η，如圖3j所示。如以上所討論，高k柵極電介質(zhì)34η可以與高k柵極電介質(zhì)34p具有不同的成分和厚度，具有為了獨(dú)立于晶體管20p的性能和可靠性優(yōu)化晶體管20η的性能和可靠性而選擇的屬性。在任何情況下，高k柵極電介質(zhì)34η有高介電常數(shù)絕緣材料如氧化鉿組成。在圖3j所示的示例中，高k柵極電介質(zhì)34p比高k柵極電介質(zhì)34η更薄。
[0052]如圖3k所示，然后在高k柵極電介質(zhì)34η上方通過濺射或其它適當(dāng)方法形成勢壘金屬36η和金屬柵極層35η。金屬柵極層35η的成分和厚度被選擇為具有用于η溝道晶體管20ρ的期望功函數(shù)，因此將通常具有與金屬柵極層35ρ不同的材料或者至少具有不同的雜質(zhì)。勢魚金屬36η的成分和厚度被選擇為對高k柵極層34η和金屬柵極層35η之間的相互擴(kuò)散提供勢壘，并且可以不同于勢壘金屬36ρ的成分和厚度，特別是如果金屬柵極層35η與金屬柵極層35ρ具有不同的成分。
[0053]然后再次通過濺射沉積的方式全面形成勢壘金屬37η和填充金屬38η。圖31示出了所得到的結(jié)構(gòu)。勢壘金屬37ρ的成分被選擇為防止填充金屬38η和下襯層之間的相互擴(kuò)散，并且將通常是相對薄的。填充金屬38η將通常與填充金屬38ρ具有相同材料，但是根據(jù)需要則可以可替換地具有不同的金屬或金屬化合物。填充金屬38η的濺射過度填充晶體管20η的柵極結(jié)構(gòu)內(nèi)的間隙，如圖31所暗示。如同在以上討論的晶體管20ρ的情況下，金屬柵極結(jié)構(gòu)30η內(nèi)的該間隙相對較寬，尤其是與其中將形成的第二替代金屬柵極結(jié)構(gòu)包括兩者金屬柵極層的常規(guī)工藝相比。利用這種寬的間隙，可以在拐角處以良好的臺階覆蓋率濺射填充金屬38η，并且沒有在柵極結(jié)構(gòu)30η的內(nèi)部形成空洞的明顯風(fēng)險。在沉積填充金屬38η之后，執(zhí)行CMP以將該結(jié)構(gòu)平坦化，由此完成晶體管20η、20ρ的構(gòu)造，并且得到圖2b所示且在以上描述的結(jié)構(gòu)。
[0054]根據(jù)本發(fā)明的實(shí)施例，提供了包括高k金屬柵極MOS晶體管的CMOS集成電路結(jié)構(gòu)和根據(jù)替代柵極方案來加工該結(jié)構(gòu)的工藝，其避免了由于將填充金屬沉積到包括多個金屬柵極層的金屬柵極結(jié)構(gòu)的內(nèi)部的縮窄間隙中而導(dǎo)致的脆弱性。因此該結(jié)構(gòu)和方法產(chǎn)生具有改進(jìn)性能和可靠性的CMOS集成電路，并且還使得能夠?qū)煞N導(dǎo)電類型的晶體管構(gòu)造到可用于給定技術(shù)節(jié)點(diǎn)的最小尺度。另外，通過避免在同一柵極結(jié)構(gòu)中包括兩種金屬柵極層，充足的空間被保留以在適當(dāng)情況下包括勢壘金屬層，這進(jìn)一步增強(qiáng)了結(jié)構(gòu)的可靠性。本發(fā)明的實(shí)施例還使得能夠?yàn)閮煞N溝道導(dǎo)電類型的晶體管選擇金屬柵極材料和高k柵極電介質(zhì)層的成分和厚度，以允許在不要求晶體管類型之間的折中的情況下，獨(dú)立地優(yōu)化CMOS結(jié)構(gòu)中的全部晶體管的性能和可靠性。
[0055]盡管已經(jīng)根據(jù)其實(shí)施例描述了本發(fā)明，當(dāng)然預(yù)期對這些實(shí)施例的修改和替換將對于參照本說明書和附圖的本領(lǐng)域技術(shù)人員是顯而易見的，這些修改和替換獲得本發(fā)明的優(yōu)點(diǎn)和益處?？梢灶A(yù)期這些修改和替代是在本文要求保護(hù)的本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種在基體的半導(dǎo)電表面處形成集成電路結(jié)構(gòu)的方法，所述集成電路結(jié)構(gòu)包括相反溝道導(dǎo)電類型的第一晶體管和第二晶體管，所述方法包括: 在所述表面的選定位置處形成上覆在虛設(shè)柵極電介質(zhì)材料上的第一虛設(shè)柵電極和第二虛設(shè)柵電極，所述第二虛設(shè)柵電極上覆在第一導(dǎo)電類型的區(qū)域上，并且所述第一虛設(shè)柵電極上覆在第二導(dǎo)電類型的區(qū)域上，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型相反； 在所述第一虛設(shè)柵電極的相對側(cè)面上的多個位置處，將所述第一導(dǎo)電類型的源區(qū)/漏區(qū)形成到所述第二導(dǎo)電類型的區(qū)域內(nèi)； 在所述第二虛設(shè)柵電極的相對側(cè)面上的多個位置處，將所述第二導(dǎo)電類型的源區(qū)/漏區(qū)形成到所述第一導(dǎo)電類型的區(qū)域內(nèi)； 在所述第一虛設(shè)柵電極和所述第二虛設(shè)柵電極之間沉積填充體電介質(zhì)； 將包括所述第二虛設(shè)柵電極的一部分結(jié)構(gòu)上方的掩模層圖案化，所述掩模層露出包括所述第一虛設(shè)柵電極的一部分結(jié)構(gòu)； 去除所述第一虛設(shè)柵電極及其下襯的虛設(shè)柵極電介質(zhì)材料以限定在填充體電介質(zhì)結(jié)構(gòu)之間的間隙并且露出所述第二導(dǎo)電類型的區(qū)域的一部分； 在所述第二導(dǎo)電類型的區(qū)域的露出部分處形成第一電介質(zhì)界面層； 全面沉積第一高k電介質(zhì)層； 然后沉積第一金屬柵 極層，所述第一金屬柵極層包括金屬或金屬化合物； 然后沉積第一填充金屬以填充在去除了所述第二虛設(shè)柵電極的位置處的間隙； 然后將所述結(jié)構(gòu)平坦化以露出所述第二虛設(shè)柵電極的頂表面； 去除所述第二虛設(shè)柵電極及其下襯的虛設(shè)柵極電介質(zhì)材料以限定在填充體電介質(zhì)結(jié)構(gòu)之間的間隙并且露出所述第一導(dǎo)電類型的區(qū)域的一部分； 在所述第一導(dǎo)電類型的區(qū)域的露出部分處形成第二電介質(zhì)界面層； 全面沉積第二高k電介質(zhì)層； 然后沉積第二金屬柵極層，所述第二金屬柵極層包括金屬或金屬化合物； 然后沉積第二填充金屬以填充在去除了所述第二虛設(shè)柵電極的位置處的間隙； 然后將所述結(jié)構(gòu)平坦化以露出所述第一填充金屬和第二填充金屬以及所述填充體電介質(zhì)的頂表面。
2.根據(jù)權(quán)利要求1所述的方法，其中所述第一金屬柵極層與所述第二金屬柵極層具有不同的材料。
3.根據(jù)權(quán)利要求1所述的方法，其中所述第一高k電介質(zhì)層與所述第二高k電介質(zhì)層具有不同的電介質(zhì)材料。
4.根據(jù)權(quán)利要求3所述的方法，其中所述第一高k電介質(zhì)層具有與所述第二高k電介質(zhì)層的厚度不同的厚度。
5.根據(jù)權(quán)利要求1所述的方法，其中所述第一高k電介質(zhì)層具有與所述第二高k電介質(zhì)層的厚度不同的厚度。
6.根據(jù)權(quán)利要求5所述的方法，其中所述第一電介質(zhì)界面層具有與所述第二電介質(zhì)界面層的厚度不同的厚度。
7.根據(jù)權(quán)利要求6所述的方法，其中所述第一導(dǎo)電類型是η型； 其中所述第二導(dǎo)電類型是P型；其中所述第一電介質(zhì)界面層比所述第二電介質(zhì)界面層厚；以及 其中所述第一高k電介質(zhì)層比所述第二高k電介質(zhì)層薄。
8.根據(jù)權(quán)利要求1所述的方法，其中所述第一電介質(zhì)界面層具有與所述第二電介質(zhì)界面層的厚度不同的厚度。
9.根據(jù)權(quán)利要求1所述的方法，其還包括: 在去除所述第一虛設(shè)柵電極及其下襯的虛設(shè)柵極電介質(zhì)材料的步驟之后并且在形成所述第一電介質(zhì)界面層的步驟之前，去除所述掩模層。
10.根據(jù)權(quán)利要求1所述的方法，其還包括: 在沉積所述第一高k電介質(zhì)層的步驟之后并且在沉積所述第一金屬柵極層的步驟之前，沉積第一勢壘層；以及 在沉積所述第二高k電介質(zhì)層的步驟之后并且在沉積所述第二金屬柵極層的步驟之前，沉積第二勢壘層。
11.根據(jù)權(quán)利要求1所述的方法，其還包括: 在沉積所述第一金屬柵極層的步驟之后并且在沉積所述第一填充金屬的步驟之前，沉積第三勢壘層；以及 在沉積所述第二金屬柵極層的步驟之后并且在沉積所述第二填充金屬的步驟之前，沉積第四勢壘層。
12.—種在基體的半導(dǎo)電表面處形成的集成電路結(jié)構(gòu)，其包括: 設(shè)置在所述表面處的填充體電介質(zhì)結(jié)構(gòu)； 第一溝道導(dǎo)電類型的第一晶體管，其包括: 第一導(dǎo)電類型的第一對源區(qū)/漏區(qū)，其形成在所述表面的第二導(dǎo)電類型的區(qū)域中，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型相反，所述第一對源區(qū)/漏區(qū)彼此隔開以在其間的表面處限定第一溝道區(qū)； 第一界面電介質(zhì)層，其上覆在填充體電介質(zhì)結(jié)構(gòu)之間的第一間隙內(nèi)的所述第一溝道區(qū)的至少一部分表面上； 第一高k電介質(zhì)材料，其上覆在所述第一間隙內(nèi)的所述第一界面電介質(zhì)層上； 第一金屬柵極材料，其包括金屬或金屬化合物并且設(shè)置在所述第一間隙內(nèi)的所述第一高k電介質(zhì)材料上方；以及 第一填充金屬，其設(shè)置在所述第一間隙內(nèi)的所述第一金屬柵極材料上方并且基本填充所述第一間隙的內(nèi)部； 所述第二溝道導(dǎo)電類型的第二晶體管，其包括: 所述第二導(dǎo)電類型的第二對源區(qū)/漏區(qū)，其形成在所述表面的所述第一導(dǎo)電類型的區(qū)域中，所述第二對源區(qū)/漏區(qū)彼此隔開以在其間的表面處限定第二溝道區(qū)； 第二界面電介質(zhì)層，其上覆在填充體電介質(zhì)結(jié)構(gòu)之間的第二間隙內(nèi)的所述第二溝道區(qū)的至少一部分表面上； 第二高k電介質(zhì)材料，其上覆在所述第二間隙內(nèi)的所述第二界面電介質(zhì)層上； 第二金屬柵極材料，其包括金屬或金屬化合物并且設(shè)置在所述第二間隙內(nèi)的所述第二高k電介質(zhì)材料上方；以及 第二填充金屬，其設(shè)置在所述第二間隙內(nèi)的所述第二金屬柵極材料上方并且基本填充所述第二間隙的內(nèi)部； 其中所述第一高k電介質(zhì)材料和所述第二高k電介質(zhì)材料在從由厚度和成分構(gòu)成的群組中選擇的屬性上彼此不同。
13.根據(jù)權(quán)利要求12所述的結(jié)構(gòu)，其中所述第一界面電介質(zhì)層和所述第二界面電介質(zhì)層在從由厚度和成分構(gòu)成的群組中選擇的屬性上彼此不同。
14.根據(jù)權(quán)利要求12所述的結(jié)構(gòu)，其中所述第一金屬柵極材料和所述第二金屬柵極材料在成分上彼此不同。
15.根據(jù)權(quán)利要求12所述的結(jié)構(gòu)，其還包括: 第一勢壘層，其設(shè)置在所述第一間隙內(nèi)的所述第一高k材料和所述第一金屬柵極材料之間； 第二勢壘層，其設(shè)置在所述第二間隙內(nèi)的所述第二高k材料和所述第二金屬柵極材料之間的。
16.根據(jù)權(quán)利要求12所述的結(jié)構(gòu)，其還包括: 電介質(zhì)間隔件，其設(shè)置在所述第一間隙和所述第二間隙的側(cè)壁上。
17.根據(jù)權(quán)利要求16所述的結(jié)構(gòu)，其中所述第一高k電介質(zhì)材料還沿著所述電介質(zhì)間隔件之間的所述第一間隙的側(cè)面延伸。
18.根據(jù)權(quán)利要求17所述的結(jié)構(gòu)，其中所述第一界面電介質(zhì)層還沿著所述第一高k電介質(zhì)材料和所述電介質(zhì)間隔件之間的所述第一間隙的側(cè)面延伸。·
19.根據(jù)權(quán)利要求17所述的結(jié)構(gòu)，其中所述第一金屬柵極層還沿著所述第一高k電介質(zhì)材料的多個部分內(nèi)的所述第一間隙的側(cè)面延伸。
20.根據(jù)權(quán)利要去12所述的結(jié)構(gòu)，其中所述第一溝道導(dǎo)電類型是η溝道； 其中所述第二溝道導(dǎo)電類型是P溝道； 其中所述第一界面電介質(zhì)層比所述第二界面電介質(zhì)層厚；以及 其中所述第一高k電介質(zhì)層比所述第二高k電介質(zhì)層薄。
【文檔編號】H01L21/8238GK103824811SQ201310412257
【公開日】2014年5月28日 申請日期:2013年9月11日 優(yōu)先權(quán)日:2012年9月11日
【發(fā)明者】H·新見, S-C·宋 申請人:德克薩斯儀器股份有限公司