包括不對稱硅化物結(jié)構(gòu)的場效應(yīng)晶體管及相關(guān)器件的制作方法
【專利摘要】本發(fā)明涉及一種鰭式場效應(yīng)晶體管及其相關(guān)器件。該鰭式場效應(yīng)晶體管可以包括鰭式場效應(yīng)晶體管的源極區(qū)和漏極區(qū)。鰭式場效應(yīng)晶體管的柵極可以橫跨源極區(qū)與漏極區(qū)之間的鰭式場效應(yīng)晶體管的鰭。第一硅化物層和第二硅化物層可以分別在源極區(qū)和漏極區(qū)上。第一硅化物層和第二硅化物層可以分別包括面對橫跨鰭的柵極的第一表面和第二表面，其中，第一表面和第二表面的尺寸是不同的。
【專利說明】包括不對稱硅化物結(jié)構(gòu)的場效應(yīng)晶體管及相關(guān)器件
[0001]相關(guān)申請的交叉引用
[0002]本申請要求于2012年9月26日提交的韓國專利申請N0.10-2012-0107381的優(yōu)先權(quán)，該專利申請的全部公開通過引用結(jié)合到本文中。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明構(gòu)思的實施例涉及存儲器件，并且更具體地涉及鰭式場效應(yīng)晶體管(FET)?！颈尘凹夹g(shù)】
[0004]隨著FET變得更小并且其制造過程被更多地分段，相關(guān)晶體管接觸件的復(fù)雜性會變成問題。隨著此類接觸件變得更加復(fù)雜，與那些接觸件相關(guān)聯(lián)的寄生電容會是個問題。

【發(fā)明內(nèi)容】

[0005]根據(jù)本發(fā)明構(gòu)思的實施例可以提供包括不對稱硅化物結(jié)構(gòu)的FET和相關(guān)器件。按照這些實施例，在本發(fā)明構(gòu)思的一些實施例中，場效應(yīng)晶體管可以包括在FET的源極上的第一硅化物層，其中，第一硅化物層可以與FET的柵極分離。第二硅化物層可以在FET的漏極上并且第二硅化物層可以與柵極分離，并且至少一個接觸層可以在第一硅化物層和第二硅化物層中的每一個上。可以調(diào)節(jié)第一硅化物層和第二硅化物層中的至少一個的長寬比，使得第一硅化物層和第二硅化物層彼此不對稱。
[0006]在根據(jù)本發(fā)明構(gòu)思的一些實施例中，一種存儲器件可以包括具有多個存儲器單元的存儲器單元陣列。外圍電路可以配置成訪問存儲器單元，其中，每個存儲器單元可以包括多個場效應(yīng)晶體管。場效應(yīng)晶體管可以包括在FET的源極上的第一硅化物層，其中，第一硅化物層可以與FET的柵極分離。第二硅化物層可以在FET的漏極上，其中，第二硅化物層可以與柵極分離，并且第二硅化物層相對于柵極的面積與第一硅化物層相對于柵極的面積具有非對稱關(guān)系。至少一個接觸件可以定位在第一硅化物層和第二硅化物層中的每一個上。
[0007]在根據(jù)本發(fā)明構(gòu)思的一些實施例中，一種存儲器控制器可以包括存儲器件和可以配置成控制存儲器件的操作的微處理器。該存儲器件可以包括具有多個存儲器單元的存儲器單元陣列，所述多個存儲器單元中的每一個可以包括多個場效應(yīng)晶體管、可以配置成訪問存儲器單元陣列以執(zhí)行讀操作或?qū)懖僮鞯脑L問控制電路以及可以配置成生成控制信號以用于控制訪問控制電路的操作的控制信號生成電路。
[0008]在根據(jù)本發(fā)明構(gòu)思的一些實施例中，一種系統(tǒng)芯片(SoC)可以包括中央處理單元(CPU)、可以配置成訪問外部存儲器以根據(jù)CPU的控制來讀數(shù)據(jù)或?qū)憯?shù)據(jù)的存儲器控制器以及可以配置成存儲將根據(jù)CPU的控制來讀或?qū)懙臄?shù)據(jù)的存儲器件。該存儲器件可以包括具有多個存儲器單元的存儲器單元陣列和可以配置成訪問存儲器單元的外圍電路。
[0009]每個存儲器單元可以包括多個場效應(yīng)晶體管。每個場效應(yīng)晶體管可以包括位于源極上并與柵極分離的第一硅化物層。第二硅化物層可以定位在漏極上并與柵極分離，第二硅化物層相對于柵極的面積與第一硅化物層相對于柵極的面積可以具有非對稱關(guān)系。至少一個接觸件可以位于第一硅化物層和第二硅化物層中的每一個上。
[0010]在一些實施例中，一種鰭式場效應(yīng)晶體管(finFET)可以包括finFET的源極區(qū)和漏極區(qū)。finFET的柵極可以橫跨(cross over)源極區(qū)與漏極區(qū)之間的finFET的鰭。第一硅化物層和第二硅化物層可以分別在源極區(qū)和漏極區(qū)上。第一硅化物層和第二硅化物層可以分別包括面對橫跨鰭的柵極的第一表面和第二表面，其中，第一表面和第二表面的尺寸是不同的。
【專利附圖】

【附圖說明】
[0011]通過參考附圖來詳細地描述本發(fā)明構(gòu)思的示例性實施例，本發(fā)明構(gòu)思的上述及其他特征和優(yōu)點將變得更加顯而易見，在所述附圖中:
[0012]圖1是場效應(yīng)晶體管(FET)的透視圖；
[0013]圖2是根據(jù)本發(fā)明構(gòu)思的一些實施例的FET的詳細透視圖；
[0014]圖3是圖2中所示的FET中的柵極的第一端處的硅化物的透視圖；
[0015]圖4是圖2中所示的FET中的柵極的第二端處的硅化物的透視圖；
[0016]圖5是從圖2中所示的FET中的柵極的第一端看到的硅化物和接觸層的截面圖；
[0017]圖6是從圖2中所示的FET中的柵極的第二端看到的硅化物和接觸層的截面圖；
[0018]圖7是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的相對于單元晶體管中的硅化物長度的柵極-硅化物電容和源極/漏極表面電阻的示圖；
[0019]圖8是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括單元晶體管的位單元陣列中的寄生電容和電阻的電路圖；
[0020]圖9是示出相對于圖8中所示的位單元陣列的單元晶體管中的硅化物長度的柵極-硅化物電容、源極/漏極表面電阻以及電阻-電容(RC)延遲的示圖；
[0021]圖10是根據(jù)本發(fā)明構(gòu)思的一些實施例的單元晶體管的電路圖；
[0022]圖11是圖10中所示的傳輸晶體管的電壓-電流示圖；
[0023]圖12是比較示例中的根據(jù)使用平面工藝制造的靜態(tài)隨機存取存儲器(SRAM)位單元中的傳輸晶體管和驅(qū)動晶體管的電流對比電流的示圖；
[0024]圖13是比較示例中的根據(jù)包括FET的SRAM位單元中的傳輸晶體管和驅(qū)動晶體管的電流對比電流的示圖；
[0025]圖14是根據(jù)本發(fā)明構(gòu)思的一些實施例的根據(jù)包括FET的SRAM位單元中的傳輸晶體管和驅(qū)動晶體管的電流對比電流的示圖；
[0026]圖15是6晶體管(6T)存儲器單元的電路圖；
[0027]圖16是8晶體管(8T)存儲器單元的電路圖；
[0028]圖17是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括晶體管的存儲器件的框圖；
[0029]圖18是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的存儲器系統(tǒng)的框圖；
[0030]圖19是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的存儲器系統(tǒng)的框圖；
[0031]圖20是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的移動設(shè)備的框圖；[0032]圖21是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的電子系統(tǒng)的框圖；
[0033]圖22是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的存儲卡的框圖；
[0034]圖23是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的成像系統(tǒng)的框圖；
[0035]圖24是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的存儲器系統(tǒng)的框圖；以及
[0036]圖25是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括圖17中所示的存儲器件的系統(tǒng)芯片(SoC)的框圖。
【具體實施方式】
[0037]在本文中參考截面示圖來描述本發(fā)明構(gòu)思的示例性實施例，所述截面示圖是理想化實施例和示例性實施例的中間結(jié)構(gòu)的示意性示圖。因而，作為例如制造技術(shù)和/或公差的結(jié)果的與圖示形狀的變化是可預(yù)期的。因此，不應(yīng)將本發(fā)明構(gòu)思的示例性實施例理解為局限于本文所示的特定形狀，而是應(yīng)當(dāng)包括例如由制造引起的形狀方面的偏差。
[0038]除非另外定義，否則本文所使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明所屬領(lǐng)域的技術(shù)人員一般理解的相同的含義。還將理解的是，應(yīng)將諸如在常用詞典中所定義的那些術(shù)語解釋為具有與其在相關(guān)技術(shù)的上下文中一致的意義，并且不應(yīng)當(dāng)以理想化或過度形式化的意義來解釋，除非在本文中明確地進行了這樣的定義。
[0039]本文中所使用的術(shù)語是僅僅是出于描述特定示例性實施例的目的，并且并不意圖限制實施例。本文所使用的單數(shù)形式“一”、“一個”和“該”意圖也包括復(fù)數(shù)形式，除非上下文另外明確地指出。還將理解的是，當(dāng)在本說明書中使用時，術(shù)語“包括”、“包含”和/或“含有”指定所述特征、整體、步驟、操作、元件和/或部件的存在，但是不排除存在或添加一個或多個其他特征、整體、步驟、操作、元件、部件和/或它們的組。
[0040]應(yīng)當(dāng)理解的是，當(dāng)一個元件被稱為“耦合到”、“連接到”或“可響應(yīng)于”另一元件或“在另一元件上面”時，所述一個元件可以直接耦合到、連接到或可響應(yīng)于所述另一元件或直接在所述另一元件上，或者也可以存在中間元件。相反，當(dāng)一個元件被稱為“直接耦合至IJ”、“直接連接到”或“直接響應(yīng)于”另一元件或“直接在另一元件上面”時，不存在中間元件。本文所使用的術(shù)語“和/或”包括相關(guān)所列項目中的一個或多個的任何和所有組合。
[0041]應(yīng)當(dāng)理解的是，雖然在本文中可以使用術(shù)語第一、第二等來描述各種元件，但這些元件不應(yīng)受這些術(shù)語的限制。這些術(shù)語僅用來將元件彼此區(qū)別開。因此，在不脫離各實施例的指教的情況下，可以將第一元件稱為第二元件。
[0042]在本文中可以為了便于描述而使用空間相對術(shù)語，諸如“下面”、“之下”、“下”、“之上”、“上”等，以描述如圖中所示的一個元件或特征與另一個(一些)元件或特征的關(guān)系。應(yīng)當(dāng)理解的是，除了圖中所描繪的取向之外，這些空間相對術(shù)語還意圖涵蓋在使用或操作中的設(shè)備的不同取向。例如，如果圖中的一個器件被翻轉(zhuǎn)，則被描述為在其他元件的“之下”或“下面”的元件或特征將取向為在其他元件或特征“之上”。因此，示例性性術(shù)語“下面”可以涵蓋之上和之下兩種取向?？梢粤硗獾貙ζ骷M行取向(旋轉(zhuǎn)90度或以其他取向)，并且可以相應(yīng)地解釋在本文中所使用的空間相對描述詞。
[0043]圖1是場效應(yīng)晶體管(FET) 10的透視圖。FETlO包括襯底5、絕緣層4、源極2、漏極3以及柵極I。絕緣層4形成在襯底5 (例如，Si襯底)上并且FETlO形成在絕緣層4 (例如，SiO2層)上。FETlO通常包括由硅或其他半導(dǎo)體材料形成的鰭(在源極2與漏極3之間)和由多晶硅或其他半導(dǎo)體材料形成以覆蓋鰭的柵極I。在源極區(qū)與漏極區(qū)之間的柵極I下面延伸的鰭的一部分處形成溝道。FETlO具有圍繞溝道的雙柵極結(jié)構(gòu)。
[0044]圖2是根據(jù)本發(fā)明構(gòu)思的一些實施例的FETlO的詳細透視圖。參考圖2，F(xiàn)ET10包括柵極1、源極2、漏極3、硅化物層6a和6b、一個或多個接觸層7a、7b、8a和8b以及一個和多個金屬線9a和％。
[0045]可以在鰭結(jié)構(gòu)中實現(xiàn)FET10，通過蝕刻半導(dǎo)體襯底以形成硅鰭、用絕緣材料來填充相鄰硅鰭之間的空間(或溝槽)以將相鄰硅鰭彼此電隔離并使硅鰭的側(cè)壁暴露來形成所述鰭結(jié)構(gòu)。換言之，柵極I在源極2和漏極3之間，并且娃化物層6a和6b、接觸層7a、7b、8a和8b以及金屬線9a和9b被與柵極I分離。
[0046]接觸層7a、7b、8a和8b被堆疊以分別將源極2和漏極3連接到金屬線9a和％。換言之，接觸層7a、7b、8a和8b分別將源極2和漏極3與金屬線9a和9b電連接。
[0047]硅化物層6a和6b分別在接觸層7a和7b與源極2和漏極3的上表面之間，以減小源極2和漏極3相對的表面電阻，并且將源極2和漏極3的高度調(diào)節(jié)至柵極I的高度。
[0048]具有鰭結(jié)構(gòu)的FETlO可以在每個層(即，硅化物層和接觸層)與柵極I之間具有寄生電容。當(dāng)在源極2和/或漏極3中生成的信號被傳送到金屬線9a和9b時，F(xiàn)ETlO的交流電(AC)性能可能由于寄生電容而退化。如本發(fā)明人所認識到的，與各層相關(guān)聯(lián)的寄生電容越少，F(xiàn)ETlO的性能可以越高 。每個層與柵極I之間的寄生電容由等式I給定:
[0049]C = i；,(I)
[0050]其中，C是各個寄生電容，Al是面對柵極I的層的面積，Dl是該層與柵極I之間的距離，ε是介電常數(shù)。換言之，為了減小寄生電容C，可以減小面對柵極I的層(例如，接觸層或硅化物層)的面積Al，或者可以增加各層與柵極I之間的距離。替換地，可以調(diào)節(jié)所述面積和距離兩者。在一些實施例中，該距離是從層的面至柵極的平均距離。
[0051]根據(jù)本發(fā)明構(gòu)思的實施例，通過調(diào)節(jié)FETlO中的柵極I的兩個側(cè)面處的硅化物層6a和6b的長寬比來減少由于寄生電容而引起的退化。在一些實施例中，可以調(diào)節(jié)源極2側(cè)處的第一硅化物層6a的長寬比，使得第一硅化物層6a和漏極3側(cè)處的第二硅化物層6b在FETlO中是不對稱的。在一些實施例中，可以調(diào)節(jié)漏極3側(cè)處的第二硅化物層6b的長寬比，使得源極2側(cè)處的第一硅化物層6a和第二硅化物層6b在FETlO中是不對稱的。在一些實施例中，調(diào)節(jié)第一娃化物層6a和第二娃化物層6b兩者的長寬比,使得第一娃化物層6a和第二硅化物層6b是不對稱的。
[0052]圖3是圖2中所示的FETlO中的柵極I的第一端處的硅化物層6a和柵極I的透視圖。圖4是圖2中所示的FETlO中的柵極I的第二端處的硅化物層6b和柵極I的透視圖。圖5是從圖2中所示的FETlO中的柵極I的第一端看到的硅化物層6a和接觸層7a和8a的截面圖。圖6是從圖2中所示的FETlO中的柵極I的第二端看到的硅化物層6b和接觸層7b和Sb的截面圖。假設(shè)調(diào)節(jié)漏極3側(cè)處的第二硅化物層6b的長寬比，使得第一硅化物層6a和第二硅化物層6b在FETlO中是不對稱的。[0053]參考圖3和圖5，未調(diào)節(jié)第一硅化物層6a的長寬比，并且第一硅化物層6a面對柵極的表面相對于柵極I具有面積Al并且以距離Dl與柵極I分離。然而，參考圖4和圖6，調(diào)節(jié)第二硅化物層6b的表面60的長寬比，并且第二硅化物層6b相對于柵極I具有面積BI并且以距離Dl與柵極I分離。這時，面積Al大于面積BI。當(dāng)?shù)谝还杌飳?a的表面50的橫向長度和縱向長度分別是LI和L2時，第二硅化物層6b的表面60的面積BI的橫向長度LI被減小至L3，使得面積Al和BI彼此不同，即是不對稱的。可以不調(diào)節(jié)第一硅化物層6a和第二硅化物層6b的長度L2，這是因為會影響接觸層7a和8a或7b和8b與源極2或漏極3之間的高度。
[0054]本發(fā)明構(gòu)思不限于當(dāng)前實施例?？梢栽贔ETlO中調(diào)節(jié)面對柵極I的兩側(cè)的硅化物層6a和6b的每個表面的長寬比，使得可以減少由于寄生電容而引起的退化。例如，可以通過調(diào)節(jié)FETlO中的源極2側(cè)處的第一硅化物層6a的表面50的長寬比來在柵極I附近不對稱地布置第一硅化物層6a和第二硅化物層6b。替換地，可以通過調(diào)節(jié)FETlO中的源極2側(cè)處的第一硅化物層6a的表面50的長寬比和漏極3側(cè)處的第二硅化物層6b的表面60的長寬比來在柵極I附近不對稱地布置第一硅化物層6a和第二硅化物層6b。
[0055]圖7是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的相對于單元晶體管中的硅化物長度L的柵極-硅化物電容和源極/漏極表面電阻的示圖。參考圖7，當(dāng)如圖3至圖6中所示地減小硅化物層的橫向長度(這時，L1>L3)以便減小柵極-硅化物面積(例如，Al)時，柵極-硅化物電容線性地減小。同時，使用等式2能夠獲得源極/漏極表面電阻:
I/ 、
[0056]R = p-?(2)
S
[0057]其中，R是表面電阻，P是電阻系數(shù)，“I”是長度，S是面積。
[0058]根據(jù)等式2，表面電阻R與面對柵極I的硅化物的面積Al成反比，并且與柵極I與硅化物之間的距離Dl成正比例。因此，當(dāng)通過調(diào)節(jié)硅化物的橫向長度而將硅化物的面積從Al減小至BI時，源極/漏極表面電阻增加。
[0059]換言之，當(dāng)調(diào)節(jié)柵極I的兩側(cè)處的硅化物層6a和6b至不對稱時，柵極-硅化物電容減小，但是源極/漏極表面電阻R增加。如果這僅僅在單個FETlO中發(fā)生，則可能不能構(gòu)成FETlO的AC性能增加。然而，在包括多個FETlO的位單元陣列的情況下，AC性能增加。這將參考圖8至圖14來詳細地描述。
[0060]圖8是根據(jù)本發(fā)明構(gòu)思的一些實施例的包括單元晶體管(即，F(xiàn)ET10)的位單元陣列中的寄生電容和電阻的電路圖。圖9是示出相對于圖8中所示的位單元陣列的FETlO中的硅化物長度L的柵極-硅化物電容、源極/漏極表面電阻以及電阻-電容(RC)延遲的示圖。在圖8中，Rsd表示源極-漏極寄生電阻，Rdl表示在FETlO的溝道中發(fā)生的寄生電阻，Rts表不柵極-娃化物電阻，Cts表不柵極-娃化物電容，Rca和Rstl表不柵極-接觸件電阻，Cca和Cstl表不柵極-接觸件電容，Csi和Rsi分別表不柵極-金屬電容和柵極-金屬電阻。
[0061]當(dāng)針對位單元陣列對寄生電容和寄生電阻進行建模時，“η”個FET Dl至Dn被并聯(lián)連接至單個位線，如圖8中所示。即使存在多個柵極-硅化物電阻Rts，由于并聯(lián)連接而僅一個柵極-硅化物電阻Rts實質(zhì)上具有影響，如圓圈El中所示，這是因為字線激活一個FETDl以讀取數(shù)據(jù)位?？傠娮鑂T()tal是當(dāng)使能單個位線時具有影響的電阻的和，并且被定義為等式3:
[0062]Rjotai — Rch+Rsd+RTS+RcA+RsO+Rsi+RD2.⑶
[0063]在這里，由于柵極-接觸件電阻Rca和Rstl及柵極-金屬電阻Rsi是固定的，所以總電阻Rt^i實質(zhì)上受到柵極-硅化物電阻Rts的影響。多個柵極-硅化物電容Cts被并聯(lián)地連接。每個位單元的電容Cdi基于串聯(lián)連接被定義為等式4，并且每個位線的電容CT()tal基于并聯(lián)連接被定義為等式5:
【權(quán)利要求】
1.一種場效應(yīng)晶體管,包括: 在所述場效應(yīng)晶體管的源極上的第一硅化物層，所述第一硅化物層與所述場效應(yīng)晶體管的柵極分離； 在所述場效應(yīng)晶體管的漏極上的第二硅化物層，所述第二硅化物層與所述柵極分離；以及 在所述第一硅化物層和所述第二硅化物層中的每一個上的至少一個接觸層， 其中，調(diào)節(jié)所述第一硅化物層和所述第二硅化物層中的至少一個的長寬比，使得所述第一硅化物層和所述第二硅化物層彼此不對稱。
2.權(quán)利要求1的場效應(yīng)晶體管，其中，調(diào)節(jié)所述第一硅化物層和所述第二硅化物層中的至少一個的長寬比，使得所述第一硅化物層的面對所述柵極的表面的面積小于所述第二硅化物層的面對所述柵極的表面的面積。
3.權(quán)利要求1的場效應(yīng)晶體管，其中，調(diào)節(jié)所述第一硅化物層和所述第二硅化物層中的至少一 個的長寬比，使得所述第一硅化物層的面對所述柵極的表面的面積大于所述第二硅化物層的面對所述柵極的表面的面積。
4.權(quán)利要求2的場效應(yīng)晶體管,其中，所述第一娃化物層的橫向長度比所述第二娃化物層的橫向長度更短，并且所述第一硅化物層的縱向長度等于所述第二硅化物層的縱向長度。
5.權(quán)利要求3的場效應(yīng)晶體管,其中,所述第一娃化物層的橫向長度比所述第二娃化物層的橫向長度更長，并且所述第一硅化物層的縱向長度等于所述第二硅化物層的縱向長度。
6.—種存儲器件,包括: 存儲器單元陣列，其包括多個存儲器單元；以及 外圍電路，其配置成訪問所述存儲器單元， 其中，每個存儲器單元包括多個場效應(yīng)晶體管，并且 每個所述場效應(yīng)晶體管包括: 在所述場效應(yīng)晶體管的源極上的第一硅化物層，所述第一硅化物層與所述場效應(yīng)晶體管的柵極分離； 在所述場效應(yīng)晶體管的漏極上的第二硅化物層，所述第二硅化物層與所述柵極分離，所述第二硅化物層相對于所述柵極的面積與所述第一硅化物層相對于所述柵極的面積具有非對稱關(guān)系；以及 位于所述第一硅化物層和所述第二硅化物層中的每一個上的至少一個接觸件。
7.權(quán)利要求6的存儲器件，其中，調(diào)節(jié)所述第一硅化物層和所述第二硅化物層中的至少一個的長寬比，使得所述第一硅化物層的面對所述柵極的表面的面積大于所述第二硅化物層的面對所述柵極的表面的面積。
8.權(quán)利要求7的存儲器件，其中，所述第一硅化物層的橫向長度比所述第二硅化物層的橫向長度更長，并且所述第一硅化物層的縱向長度等于所述第二硅化物層的縱向長度。
9.權(quán)利要求6的存儲器件，其中，每個存儲器單元包括: 第一反相器，其包括至少兩個所述場效應(yīng)晶體管； 第二反相器，其包括至少兩個所述場效應(yīng)晶體管，并且所述第二反相器與所述第一反相器交叉耦合；以及 分別與所述第一反相器和所述第二反相器連接的一對字線傳輸晶體管，用以在所述第一反相器與所述第二反相器之間讀和寫數(shù)據(jù)位。
10.權(quán)利要求9的存儲器件，其中，每個存儲器單元還包括: 讀晶體管，其配置成當(dāng)使能讀字線時從預(yù)充電讀位線吸引讀電流；以及 讀驅(qū)動晶體管，其配置成在所述第一反相器與所述第二反相器之間生成所述讀電流， 所述第一反相器、所述第二反相器以及所述一對字線傳輸晶體管連接在一對寫位線之間，并且 所述一對字線傳輸晶體管連接到寫字線。
11.權(quán)利要求9的存儲器件，其中，所述第一反相器和所述第二反相器中的每一個包括: 所述多個場效應(yīng)晶體管中的一個場效應(yīng)晶體管，該場效應(yīng)晶體管為P型；以及所述多個場效應(yīng)晶體管中的一個場效應(yīng)晶體管，該場效應(yīng)晶體管為N型，與所述P型場效應(yīng)晶體管串聯(lián)連接，并且與所述P型場效應(yīng)晶體管的柵極共享輸入信號。
12.權(quán)利要求6的存儲器件，其中，所述存儲器件包括靜態(tài)隨機存取存儲器器件。
13.一種存儲器控制器，包括: 存儲器件；以及 微處理器，其配置成控制所述存儲器件的操作， 其中，所述存儲器件包括: 包括多個存儲器單元的存儲器單元陣列，所述多個存儲器單元中的每一個包括多個場效應(yīng)晶體管； 訪問控制電路，其配置成訪問所述存儲器單元陣列以執(zhí)行讀操作或?qū)懖僮鳎灰约? 控制信號生成電路，其配置成生成控制信號以用于控制所述訪問控制電路的操作，并且 每個所述場效應(yīng)晶體管包括: 在所述場效應(yīng)晶體管的源極上的第一硅化物層，所述第一硅化物層與所述場效應(yīng)晶體管的柵極分離； 在所述場效應(yīng)晶體管的漏極上的第二硅化物層，所述第二硅化物層與所述柵極分離，所述第二硅化物層相對于所述柵極的面積與所述第一硅化物層相對于所述柵極的面積具有非對稱關(guān)系；以及 位于所述第一硅化物層和所述第二硅化物層中的每一個上的至少一個接觸件。
14.權(quán)利要求13的存儲器控制器，其中，所述存儲器件和所述微處理器包括在單個芯片中。
15.—種存儲器系統(tǒng),包括: 非易失性存儲器件；以及 權(quán)利要求13的存儲器控制器，其配置成控制所述非易失性存儲器件的操作， 其中，所述存儲器控制器使用所述訪問控制電路將來自所述非易失性存儲器件的數(shù)據(jù)寫到所述存儲器件，并且將來自所述訪問控制電路的數(shù)據(jù)傳送到所述非易失性存儲器件。
16.權(quán)利要求15的存儲器系統(tǒng)，其中，所述存儲器系統(tǒng)包括多芯片封裝件。
17.一種存儲卡，包括: 卡接口 ； 非易失性存儲器件；以及 權(quán)利要求13的存儲器控制器，其配置成使得在所述卡接口與所述非易失性存儲器件之間交換數(shù)據(jù)。
18.—種固態(tài)盤,包括: 非易失性存儲器件； 權(quán)利要求13的存儲器控制器，其配置成控制包括所述非易失性存儲器件的多個非易失性存儲器件的數(shù)據(jù)處理操作；以及 緩沖器管理器，其配置成控制在所述存儲器控制器與主機之間傳輸?shù)臄?shù)據(jù)存儲在易失性存儲器件中。
19.一種系統(tǒng)芯片,包括: 中央處理單元； 存儲器控制器，其配置成訪問外部存儲器以根據(jù)所述中央處理單元的控制來讀或?qū)憯?shù)據(jù)；以及 存儲器件，其配置成存儲將根據(jù)所述中央處理單元的控制來讀或?qū)懙臄?shù)據(jù)， 其中，所述存儲器件包括:具有多個存儲器單元的存儲器單元陣列；以及配置成訪問上述存儲器單元的外圍電路， 其中，每個存儲器單元包括多個場效應(yīng)晶體管，并且 其中，每個所述場效應(yīng)晶體管包括:位于源極上并且與柵極分離的第一硅化物層；位于漏極上并且與所述柵極分離的第二硅化物層，所述第二硅化物層相對于所述柵極的面積與所述第一硅化物層相對于所述柵極的面積具有非對稱關(guān)系；以及位于所述第一硅化物層和所述第二硅化物層中的每一個上的至少一個接觸件。
20.一種鰭式場效應(yīng)晶體管，包括: 所述鰭式場效應(yīng)晶體管的源極區(qū)和漏極區(qū)； 所述鰭式場效應(yīng)晶體管的柵極，其橫跨所述源極區(qū)和所述漏極區(qū)之間的所述鰭式場效應(yīng)晶體管的轄；以及 分別在所述源極區(qū)和所述漏極區(qū)上的第一硅化物層和第二硅化物層，所述第一硅化物層和所述第二硅化物層分別包括面對橫跨所述鰭的柵極的第一表面和第二表面，其中，所述第一表面和所述第二表面的尺寸是不同的。
21.權(quán)利要求20的鰭式場效應(yīng)晶體管，其中，所述第一表面和所述第二表面包括各自不同的長寬比。
22.權(quán)利要求20的鰭式場效應(yīng)晶體管，其中，所述第一表面和所述第二表面中的每一個分別限定了各自的第一面積和第二面積，所述第一面積和所述第二面積中的每一個由在所述柵極橫跨所述鰭的第一方向上的第一尺寸和在與所述第一方向正交的第二方向上的第二尺寸所限定。
23.權(quán)利要求22的鰭式場效應(yīng)晶體管，其中，所述第一表面和所述第二表面的第二尺寸彼此相同。
24.權(quán)利要求22的鰭式場效應(yīng)晶體管，其中，所述第一表面和所述第二表面的第一尺寸彼此不同。
25.權(quán)利要求20的鰭式場效應(yīng)晶體管，還包括: 分別在所述第一硅化物層和所述第二硅化物層上的第一接觸層和第二接觸層。
26.權(quán)利要求25的鰭式場效應(yīng)晶體管，其中，所述第一硅化物層或所述第二硅化物層限定了被所述第一接觸層或所述第二接觸層接觸的覆蓋區(qū)，該覆蓋區(qū)小于所述第一接觸層或所述第二接觸層的覆蓋區(qū)。
27.權(quán)利要求25的鰭式場效應(yīng)晶體管，其中，所述第一硅化物層或所述第二硅化物層限定了被所述第一接觸層或所述第二接觸層接觸的覆蓋區(qū)，該覆蓋區(qū)等于所述第一接觸層或所述第二接觸層的覆蓋區(qū)。
28.權(quán)利要求20的鰭式場效應(yīng)晶體管，其中，所述鰭式場效應(yīng)晶體管包括在靜態(tài)隨機存取存儲器單元中的第一鰭式場效應(yīng)晶體管，所述靜態(tài)隨機存取存儲器單元還包括第二鰭式場效應(yīng)晶體管，所述第二鰭式場效應(yīng)晶體管包括: 所述第二鰭式場效應(yīng)晶體管的源極區(qū)和漏極區(qū)； 所述第二鰭式場效應(yīng)晶體管的柵極，其橫跨所述源極區(qū)和所述漏極區(qū)之間的所述第二鰭式場效應(yīng)晶體管的鰭；以及 分別在所述源極區(qū)和所述漏極區(qū)上的第一硅化物層和第二硅化物層，所述第一硅化物層和所述第二硅化物層分別包括面對橫跨所述鰭的柵極的第一表面和第二表面，其中，所述第一表面和第二表面的尺寸是相等的， 其中，所述第一鰭式場效應(yīng)晶體管和所述第二鰭式場效應(yīng)晶體管分別包括用于所述靜態(tài)隨機存取存儲器單元`的驅(qū)動鰭式場效應(yīng)晶體管和用于所述靜態(tài)隨機存取存儲器單元的傳輸鰭式場效應(yīng)晶體管。
29.權(quán)利要求20的鰭式場效應(yīng)晶體管，其中，所述鰭式場效應(yīng)晶體管包括在靜態(tài)隨機存取存儲器單元中的第一鰭式場效應(yīng)晶體管，所述靜態(tài)隨機存取存儲器單元還包括第二鰭式場效應(yīng)晶體管，所述第二鰭式場效應(yīng)晶體管包括: 所述第二鰭式場效應(yīng)晶體管的源極區(qū)和漏極區(qū)； 所述第二鰭式場效應(yīng)晶體管的柵極，其橫跨所述源極區(qū)和所述漏極區(qū)之間的所述第二鰭式場效應(yīng)晶體管的鰭；以及 分別在所述源極區(qū)和所述漏極區(qū)上的第一硅化物層和第二娃化物層，所述第一硅化物層和所述第二硅化物層分別包括面對橫跨所述鰭的柵極的第一表面和第二表面，其中，所述第一表面和第二表面的尺寸是相等的， 其中，所述第一鰭式場效應(yīng)晶體管和所述第二鰭式場效應(yīng)晶體管分別包括用于所述靜態(tài)隨機存取存儲器單元的傳輸鰭式場效應(yīng)晶體管和用于所述靜態(tài)隨機存取存儲器單元的驅(qū)動鰭式場效應(yīng)晶體管。
30.一種存儲器單元陣列，其包括至少一個權(quán)利要求20的鰭式場效應(yīng)晶體管。
【文檔編號】H01L27/105GK103681865SQ201310445019
【公開日】2014年3月26日 申請日期:2013年9月26日 優(yōu)先權(quán)日:2012年9月26日
【發(fā)明者】宋泰中, 金奎泓, 樸在浩, 鄭鐘勛 申請人:三星電子株式會社