管芯堆積方法及利用其的半導(dǎo)體封裝的制作方法
【專利摘要】本發(fā)明涉及管芯堆積方法，詳細(xì)地涉及在第1管芯上層疊第2管芯而將第2管芯與基板進(jìn)行引線接合時，追加層疊引線接合用基板，第2管芯通過引線接合用基板與基板電連接。為此，根據(jù)本發(fā)明的管芯堆積方法包括：在基板上安裝第1管芯的步驟；在上述第1管芯上層疊第2管芯的步驟；在上述第1管芯上的上述第2管芯的周邊層疊擴(kuò)張基板的步驟；在上述第2管芯和上述擴(kuò)張基板之間進(jìn)行引線接合的步驟；以及在上述擴(kuò)張基板和上述基板之間進(jìn)行引線接合的步驟。
【專利說明】管芯堆積方法及利用其的半導(dǎo)體封裝

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及管芯堆積方法及利用其的半導(dǎo)體封裝，詳細(xì)地涉及在第I管芯上層疊第2管芯而將第2管芯與基板進(jìn)行引線接合時，追加層疊引線接合用基板，第2管芯通過引線接合用基板與基板電連接的管芯堆積方法及利用其的半導(dǎo)體封裝。

【背景技術(shù)】
[0002]SIP是將多個模塊用個別的芯片體現(xiàn)之后，將被動元件也一次性結(jié)合到單一封裝的系統(tǒng)。是一種由包括微處理器的多個芯片構(gòu)成的一種多芯片模塊。SIP具有開發(fā)期間短、費用低，容易進(jìn)行多品種少量生產(chǎn)、合格率高的優(yōu)點。SIP在單一封裝上體現(xiàn)各種不同技術(shù)和不同部件的方面區(qū)別于系統(tǒng)級芯片(SoC =System On Chip)，為了單獨系統(tǒng)而開發(fā)的方面，功能區(qū)別于其它多個芯片被封裝化的多芯片模塊(MCM)。
[0003]圖1是表示SIP的圖，表示以個別芯片體現(xiàn)的模塊即將管芯層疊在印刷電路板上的結(jié)構(gòu)。
[0004]參照圖1，在印刷電路板(PCB)I層疊多個管芯2，各管芯2通過引線3與基板I電連接。在管芯2上層疊其它管芯2時，利用DAF (Die Attach Film:管芯粘接薄膜)膠帶4粘貼。
[0005]圖1的(a)是以臺階形態(tài)層疊管芯的圖，(b)是以鋸齒形態(tài)層疊的圖，(c)是一定地層疊管芯的圖。
[0006]圖2表示層疊在基板I上的管芯的平面圖。
[0007]參照圖2，在基板I上安裝有第I管芯2a，在第I管芯2a上層疊有第2管芯2b。第I管芯2a通過第I引線3a與基板I電連接，第2管芯2b通過第2引線3b與基板I電連接。
[0008]管芯2的接合墊片5形成于管芯的外廓，在四邊形結(jié)構(gòu)的相當(dāng)于最大4面的外廓方向配置接合墊片5。由于這種接合墊片5的配置結(jié)構(gòu)，管芯2層疊后，在與基板I的引線接合時，在引線方向及長度上發(fā)生很多制約。
[0009]S卩，第I管芯2a的情況下，引線3a平行接合，第2管芯2b的情況下，引線3b以對角線方向接合，在模塑時，因延伸(Sweep)現(xiàn)象,對角線方向的引線3b有可能相互接觸,具有發(fā)生電路短路的可能。


【發(fā)明內(nèi)容】

[0010]本發(fā)明是為了解決如上所述的問題而提出的，本發(fā)明的目的在于，提供一種管芯堆積方法，在層疊多種尺寸的管芯而進(jìn)行引線接合時不發(fā)生引線方向或長度的限制。
[0011]本發(fā)明的另一目的在于，提供一種在SIP模塑過程中沒有發(fā)生引線之間短路的可能的管芯堆積方法。
[0012]為此，根據(jù)本發(fā)明的管芯堆積方法包括:在基板上安裝第I管芯的步驟；在上述第I管芯上層疊第2管芯的步驟；在上述第I管芯上的上述第2管芯的周邊層疊擴(kuò)張基板的步驟；在上述第2管芯和上述擴(kuò)張基板之間進(jìn)行引線接合的步驟；以及在上述擴(kuò)張基板和上述基板之間進(jìn)行引線接合的步驟。
[0013]另外，根據(jù)本發(fā)明的半導(dǎo)體封裝包括:第I管芯，安裝在基板上;第2管芯，層疊在上述第I管芯上；擴(kuò)張基板，在上述第I管芯上層疊于上述第2管芯的周邊；第I引線，連接在上述第2管芯和上述擴(kuò)張基板之間；及第2引線，連接在上述擴(kuò)張基板和上述基板之間。
[0014]在此,上述擴(kuò)張基板優(yōu)選在4英寸、6英寸、8英寸及12英寸中選擇的某一個尺寸的晶片形態(tài)中制作。
[0015]另外，根據(jù)本發(fā)明的半導(dǎo)體封裝，其特征在于，作為層疊于第I芯片上的第2芯片和印刷電路板之間的引線連接的介質(zhì)的擴(kuò)張基板粘貼在第I芯片上。
[0016]如上所述，本發(fā)明在將層疊于管芯上的管芯與基板引線連接時，通過擴(kuò)張基板連接，不必延長引線的長度、或者沿與對角線平行的方向連接，具有可以防止接合時產(chǎn)生的鄰接引線之間的短路的效果。
[0017]另外，層疊的管芯的引線接合時引線的長度變長，在不是平行方向的情況下，SIP量產(chǎn)性降低，但是根據(jù)本發(fā)明，可以通過擴(kuò)張基板簡單地進(jìn)行引線接合，可以提高SIP生產(chǎn)性。

【專利附圖】

【附圖說明】
[0018]圖1是表示管芯層疊結(jié)構(gòu)的圖。
[0019]圖2是管芯層疊結(jié)構(gòu)的平面圖。
[0020]圖3是表示應(yīng)用根據(jù)本發(fā)明的管芯堆積方法的半導(dǎo)體封裝的圖。
[0021]圖4是表示根據(jù)本發(fā)明的實施例的擴(kuò)張基板的圖。
[0022]圖5是根據(jù)本發(fā)明的實施例實際制作的半導(dǎo)體封裝的電路圖。
[0023]圖中:
[0024]I —印刷電路板，2 —管芯,3 —引線，4 — DAF膠帶,5 —接合墊片，6 —擴(kuò)張基板，
7—圖案端子。

【具體實施方式】
[0025]以下，參照附圖詳細(xì)說明根據(jù)本發(fā)明的實施例。本發(fā)明的構(gòu)成及基于此的作用效果應(yīng)該可以通過以下的詳細(xì)說明清楚地理解。
[0026]在本發(fā)明的詳細(xì)說明之前，對相同的構(gòu)成因素，即使表示于不同附圖上也盡可能用相同的符號表示，并注意對于公知的構(gòu)成被判斷為有可能混淆本發(fā)明的主旨時省略具體的說明。
[0027]圖3表示應(yīng)用根據(jù)本發(fā)明的管芯堆積方法的半導(dǎo)體封裝。
[0028]參照圖3，在印刷電路板I上安裝第I管芯2a，在第I管芯2a上層疊第2管芯2b。
[0029]管芯2a、2b通過晶片級封裝技術(shù)制作。晶片級封裝技術(shù)是在晶片狀態(tài)下一次執(zhí)行封裝工序之后切割芯片來制作完成品的技術(shù)。該技術(shù)被利用于作為晶片狀態(tài)內(nèi)置的板上晶片封裝(COB:Chip On Board)類型的半導(dǎo)體封裝制造。
[0030]第I管芯2a通過引線3a與基板I電連接。引線3a與第I管芯2a的接合墊片5和形成于基板I的圖案端子7接合而連接。
[0031]第2管芯2b不是層疊在第I管芯2a上與基板I直接引線接合，而是通過擴(kuò)張基板6連接。S卩，擴(kuò)張基板6層疊在第2管芯2b的周邊具有連接第2管芯2b和基板I的介質(zhì)體的作用。
[0032]如圖3所示，在第2管芯2b的兩側(cè)粘貼有2個擴(kuò)張基板6。左側(cè)擴(kuò)張基板6與第2管芯2b的左側(cè)面接合墊片連接，右側(cè)擴(kuò)張基板6與第2管芯2b的右側(cè)面接合墊片連接。并且，左側(cè)及右側(cè)擴(kuò)張基板6分別與基板I的圖案端子7連接。
[0033]第2管芯2b的下側(cè)面通過引線3b沿平行方向與基板I直接連接，但是第2管芯2b的左側(cè)面和右側(cè)面與基板I直接連接時，引線需要沿對角線方向連接，所以在使用根據(jù)本發(fā)明的擴(kuò)張基板6時，第2管芯2b和擴(kuò)張基板6之間的引線3c、及第2管芯2b和擴(kuò)張基板6之間的引線3d可以沿平行方向連接。
[0034]圖4表示根據(jù)本發(fā)明的實施例的擴(kuò)張基板。
[0035]參照圖4，Ca)表示擴(kuò)張基板，(b)表示制作擴(kuò)張基板的晶片。
[0036]如圖4的(a)所示，擴(kuò)張基板6是形成有圖案的印刷電路板。在擴(kuò)張基板6，第I接合墊片5a和第2接合墊片5b通過導(dǎo)線圖案電連接，第3接合墊片5c和第4接合墊片5d也通過其它導(dǎo)線圖案電連接。
[0037]第I接合墊片5a和第2接合墊片5b中的某一個與管芯的接合墊片引線連接，另一個與基板的圖案端子引線連接。同樣，第3接合墊片5c和第4接合墊片5d中某一個與管芯的接合墊片引線連接，另一個與基板的圖案端子引線連接。
[0038]圖4的(b)所示的晶片使用于制作擴(kuò)張基板，根據(jù)本發(fā)明的晶片使用8英寸晶片，以8英寸晶片的形態(tài)制作擴(kuò)張基板的理由在于，為了利用現(xiàn)有的設(shè)備。另外，除了 8英寸晶片以外，也可以根據(jù)生產(chǎn)設(shè)備使用4英寸、6英寸、12英寸等多種形態(tài)的晶片。
[0039]在晶片的背面粘貼DAF膠帶，在晶片上表面以基板單位形成有圖案。切割這種晶片制作擴(kuò)張基板。
[0040]圖5表示根據(jù)本發(fā)明的實施例實際制作的半導(dǎo)體封裝的電路圖。
[0041]如圖5所示，在基板I上安裝有以多個管芯2a、2d為首的電阻或電容器等的被動元件。在管芯2a上層疊有2個管芯2b、2c，在2個管芯2b、2c之間粘貼有擴(kuò)張基板6。
[0042]管芯2b通過擴(kuò)張基板6與基板I引線連接，管芯2c是僅外側(cè)部分可以進(jìn)行引線接合的結(jié)構(gòu)，可知不通過擴(kuò)張基板6直接與基板I引線連接。
[0043]以上的說明不過是例示性地說明本發(fā)明，本發(fā)明所屬【技術(shù)領(lǐng)域】中的普通技術(shù)人員可以在不脫離本發(fā)明的技術(shù)思想的范圍內(nèi)進(jìn)行多樣的變形。
[0044]因此，本發(fā)明的說明書公開的實施例不是限定本發(fā)明。本發(fā)明的范圍應(yīng)當(dāng)根據(jù)下面的權(quán)利要求書解釋，屬于與其均等范圍內(nèi)的所有技術(shù)也應(yīng)解釋為包含在本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種管芯堆積方法，其特征在于，包括: 在基板上安裝第I管芯的步驟； 在上述第I管芯上層疊第2管芯的步驟； 在上述第I管芯上的上述第2管芯的周邊層疊擴(kuò)張基板的步驟； 在上述第2管芯和上述擴(kuò)張基板之間進(jìn)行引線接合的步驟；以及 在上述擴(kuò)張基板和上述基板之間進(jìn)行引線接合的步驟。
2.如權(quán)利要求1所述的管芯堆積方法，其特征在于，還包括: 在4英寸、6英寸、8英寸及12英寸中選擇的某一個尺寸的晶片形態(tài)中制作擴(kuò)張基板的步驟。
3.一種使用擴(kuò)張基板的半導(dǎo)體封裝，其特征在于，包括: 第I管芯，安裝在基板上； 第2管芯，層疊在上述第I管芯上； 擴(kuò)張基板，在上述第I管芯上層疊于上述第2管芯的周邊； 第I引線，連接在上述第2管芯和上述擴(kuò)張基板之間 '及 第2引線，連接在上述擴(kuò)張基板和上述基板之間。
4.如權(quán)利要求3所述的使用擴(kuò)張基板的半導(dǎo)體封裝，其特征在于， 上述擴(kuò)張基板在4英寸、6英寸、8英寸及12英寸中選擇的某一個尺寸的晶片形態(tài)中制作。
5.一種半導(dǎo)體封裝，其特征在于， 作為層疊于第I芯片上的第2芯片和印刷電路板之間的引線連接的介質(zhì)的擴(kuò)張基板粘貼在第I芯片上。
【文檔編號】H01L25/16GK104282653SQ201310474022
【公開日】2015年1月14日 申請日期:2013年10月11日 優(yōu)先權(quán)日:2013年7月1日
【發(fā)明者】姜義碩 申請人:巴倫電子有限公司