半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
【專利摘要】本發(fā)明的目的在于提供一種MOS型半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法，其能夠通過自校準(zhǔn)形成p型阱區(qū)與n+型源區(qū)，并且無需提高柵極閾值電壓就能夠擁有柵極絕緣膜較厚的高柵極耐量。本發(fā)明的一種MOS型半導(dǎo)體裝置，其具備MOS結(jié)構(gòu)，而所述MOS結(jié)構(gòu)具有：p-區(qū)（5），其圍繞n+型源區(qū)（4）的四周，且其凈摻雜濃度低于p型阱區(qū)（3）表面的p型雜質(zhì)濃度；柵電極（7），其隔著柵極絕緣膜（6）設(shè)置在夾于n+型源區(qū)（4）與n-層（2）表層之間的p型阱區(qū)（3）的表面。據(jù)此，本發(fā)明能夠提供一種MOS型半導(dǎo)體裝置，其無需提高柵極閾值電壓就能夠增加?xùn)艠O絕緣膜（6）的厚度，并且能夠提高柵極絕緣膜（6）的可靠性、降低柵極電容。
【專利說明】半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種MOS (金屬-氧化層-半導(dǎo)體)型半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法，所述MOS型半導(dǎo)體裝置包括絕緣柵型場效應(yīng)晶體管(M0SFET)、絕緣柵雙極晶體管(IGBT)等。
【背景技術(shù)】
[0002]關(guān)于以往普通MOS型半導(dǎo)體裝置的一種即功率MOSFET的表面MOS結(jié)構(gòu)進(jìn)行說明。圖4是示出以往MOSFET的表面MOS結(jié)構(gòu)的核心部分的截面圖。圖5是示出沿圖4中A1-A2線的各區(qū)域在區(qū)域邊界處不進(jìn)行濃度補(bǔ)償時雜質(zhì)濃度分布的特性圖。圖6是示出沿圖4中A1-A2線的各區(qū)域在區(qū)域邊界處進(jìn)行濃度補(bǔ)償后雜質(zhì)濃度分布的特性圖。圖5中示出，沿著A1-A2線而相互鄰接的n+型源區(qū)4、P型阱區(qū)3內(nèi)的溝道形成區(qū)10、n_層這些半導(dǎo)體襯底的各區(qū)域的摻雜物即雜質(zhì)的濃度分布，A1-A2線是將圖4中的與以往MOSFET的表面MOS結(jié)構(gòu)相關(guān)的半導(dǎo)體襯底的表面層以平行于主面的方向橫切的線。圖6中，同樣地示出沿著A1-A2線而相互鄰接的各區(qū)域中施主和受主的凈摻雜濃度分布。圖5以及圖6中框內(nèi)上部所標(biāo)數(shù)字(符號4、10、2)表不在圖4中標(biāo)有同一符號的上述各區(qū)域,在圖5以及圖6中分別不出該數(shù)字所對應(yīng)區(qū)域的雜質(zhì)濃度分布以及摻雜濃度分布。
[0003]如圖4所示，在成為n_層2的半導(dǎo)體襯底的正面?zhèn)?，在P型阱區(qū)3的夾于n+型源區(qū)4與η—層2的表面層之間的部分即溝道形成區(qū)10的表面上，隔著柵極絕緣膜6設(shè)置有由多晶硅構(gòu)成的柵電極7，從而構(gòu)成表面MOS結(jié)構(gòu)。功率MOSFET中主電流的通/斷會通過對隔著柵極絕緣膜6設(shè)置于溝道形成區(qū)10表面上的柵電極7施加電壓，并將溝道形成區(qū)10的導(dǎo)電類型反轉(zhuǎn)為η型而被控制。一般的功率MOSFET的柵極閾值電壓，設(shè)置在1.0V?5.0V左右的范圍內(nèi)。為獲得該范圍內(nèi)的柵極閾值電壓，柵極絕緣膜6的厚度需要在500?丨200Α左右。
[0004]在該表面MOS結(jié)構(gòu)中，P型阱區(qū)3內(nèi)部的溝道形成區(qū)10的長度(P型阱區(qū)3內(nèi)部的η.型源區(qū)4與η_層2的表面層之間的距離，即，主電流所流經(jīng)方向的距離:溝道長度)、溝道形成區(qū)10的表面雜質(zhì)濃度以及柵極絕緣膜6的膜厚等會直接影響到導(dǎo)通電阻特性以及柵極閾值電壓特性，因此為重要的裝置設(shè)計因素。即，溝道形成區(qū)10應(yīng)確保使溝道長度以及表面雜質(zhì)濃度等不產(chǎn)生偏差，以使主電流在MOSFET的半導(dǎo)體襯底(芯片)中無偏差地均勻地流經(jīng)活性部內(nèi)。活性部是指導(dǎo)通狀態(tài)時主電流流經(jīng)的區(qū)域。
[0005]作為既防止溝道長度產(chǎn)生偏差，且尺寸精度良好地形成各區(qū)域的方法，眾所周知的是通過自校準(zhǔn)(自對準(zhǔn))形成各區(qū)域的方法。關(guān)于在P型阱區(qū)3內(nèi)通過自校準(zhǔn)形成η+型源區(qū)4的以往MOSFET的制造(制作)方法的概況，將參照圖23?圖31進(jìn)行說明。圖23?圖31是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖。在圖23?圖31中示出了表示在下述專利文獻(xiàn)I中揭示的MOSFET的制造方法的元件截面工序圖。
[0006]首先，使在η型硅襯底30的正面上形成的絕緣膜31以所需的P型阱區(qū)圖案開口而形成絕緣膜31掩膜，然后在η型硅襯底30上形成較薄的屏蔽氧化膜32。其次，以該絕緣膜31掩膜為掩膜，透過屏蔽氧化膜32離子注入P型雜質(zhì)(圖23)。接著，利用熱擴(kuò)散使P型雜質(zhì)擴(kuò)散，在η型硅襯底30的表面層上形成P型阱區(qū)33 (圖24)。
[0007]接下來，在絕緣膜31以及屏蔽氧化膜32上，形成P+接觸區(qū)的形成區(qū)域有開口的抗蝕劑掩膜34a。然后，以抗蝕劑掩膜34a為掩膜，透過屏蔽氧化膜32進(jìn)行硼(B)的離子注入35 (圖25)，在P型阱區(qū)33的內(nèi)部形成P+接觸區(qū)36 (圖26)。接著，除去抗蝕劑掩膜34a。然后，在屏蔽氧化膜32上形成n+型源區(qū)形成用抗蝕劑掩膜34b，并在抗蝕劑掩膜34b上形成η+型源區(qū)的形成區(qū)域外露的開口部39a (圖27)。
[0008]接下來，以抗蝕劑掩膜34b以及絕緣膜31為掩膜，透過屏蔽氧化膜32離子注入砷(As)，然后通過抗蝕劑掩膜34b剝離后的退火處理形成跨越P型阱區(qū)33的襯底正面?zhèn)鹊谋砻鎸优cP+接觸區(qū)36的襯底正面?zhèn)鹊谋砻鎸拥膎+型源區(qū)39 (圖28)。通過利用相同的絕緣膜31掩膜，使得P型阱區(qū)33與n+型源區(qū)39的位置關(guān)系在自校準(zhǔn)中保持不變。
[0009]然后，除去絕緣膜31掩膜(圖29)，通過熱氧化在η型硅襯底30的正面上形成柵極絕緣膜37 (圖30)。在該柵極絕緣膜37上形成多晶硅薄膜，通過以所需的圖案進(jìn)行蝕刻而形成柵極絕緣膜37以及柵電極38 (圖31)。然后，利用一般的方法，通過在η型硅襯底30的正面上形成層間絕緣膜以及源電極(未圖示)等剩余的正面元件結(jié)構(gòu)，以及在η型硅襯底30的背面形成漏電極(未圖示)來完成以往的M0SFET。
[0010]接下來，參照圖32?圖38說明包含自校準(zhǔn)工序的以往MOSFET制造方法的另一例的概況。圖32?圖38是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖。圖32?圖38中示出了表示在下述專利文獻(xiàn)2中揭示的MOSFET的制造方法的元件截面的工序圖。首先，在η型硅襯底30的正面上形成柵極絕緣膜37。然后，在柵極絕緣膜37上形成多晶硅薄膜，通過以所需圖案進(jìn)行蝕刻而形成柵極絕緣膜37以及柵電極38。
[0011]接下來，以柵電極38為掩膜，透過柵極絕緣膜37離子注入硼(圖32)，在η型硅襯底30正面的表面層上形成P型阱區(qū)33 (圖33)。與上述的以往MOSFET的制造方法的不同點在于:以在形成P型阱區(qū)33之前形成的柵電極38為掩膜形成P型阱區(qū)33。接下來，如圖34?圖38所示，利用與上述的以往MOSFET的制造方法相同的工序形成P+接觸區(qū)36以及η+型源區(qū)39，從而形成表面MOS結(jié)構(gòu)。圖34中的符號34a是形成ρ+接觸區(qū)36所需的抗蝕劑掩膜，圖36中的符號34b是形成n+型源區(qū)39所需的抗蝕劑掩膜。
[0012]這樣，以柵電極38為掩膜通過自校準(zhǔn)形成P型阱區(qū)33以及n+型源區(qū)39的方法，是在垂直型MOS柵極元件(M0S型半導(dǎo)體裝置)中應(yīng)用較廣的方法。垂直型MOS柵極元件是指利用MOS柵極控制從半導(dǎo)體襯底的一面垂直流向另一面的電流的元件，包括功率M0SFET、絕緣柵雙極晶體管(IGBT)等。
[0013]上述兩種與以往的MOSFET表面MOS結(jié)構(gòu)相關(guān)的制造方法，兩者的共同之處在于:任意一種方法中的P型阱區(qū)33與n+型源區(qū)39均通過自校準(zhǔn)形成。通過自校準(zhǔn)形成P型阱區(qū)33以及n+型源區(qū)39，對溝道長度(主電流流經(jīng)方向的距離)的均等化很重要。
[0014]此外，眾所周知，關(guān)于柵極閾值電壓，在柵極絕緣膜的膜厚與P型阱區(qū)的雜質(zhì)濃度之間存在著如下關(guān)系。通過降低P型阱區(qū)的表面雜質(zhì)濃度，能夠減小在P型阱區(qū)的n+型源區(qū)附近形成的溝道形成區(qū)的雜質(zhì)濃度，且能夠降低柵極閾值電壓。然而，由于溝道形成區(qū)的雜質(zhì)濃度變低，接通時寄生晶體管的導(dǎo)通變得容易，存在無法控制柵極之慮。另外，由于P型阱區(qū)通過熱擴(kuò)散而形成，因此在降低了溝道形成區(qū)的雜質(zhì)濃度時，P型阱區(qū)的溝道形成區(qū)以外的部分會隨著高斯分布進(jìn)一步降低雜質(zhì)濃度，斷開時P型阱區(qū)中的耗盡層容易擴(kuò)展，這樣很容易產(chǎn)生由于穿通而導(dǎo)致的破壞。
[0015]另一方面，柵極絕緣膜的厚度越厚則柵極閾值電壓越高。從柵極絕緣膜自身的絕緣擊穿耐量(以下稱為柵極耐量)的提高、以及柵極電容的降低(即開關(guān)損耗的減少)方面來考慮，柵極絕緣膜的膜厚較厚為佳。此外，在溝道形成區(qū)的表面雜質(zhì)濃度較高時，需要強(qiáng)電場(高柵極閾值電壓)，以在施加?xùn)艠O電壓時使溝道形成區(qū)的導(dǎo)電類型反轉(zhuǎn)。然而，如上所述，當(dāng)柵極閾值電壓的設(shè)計范圍被限定在1.0V?5.0V左右時，無法使柵極絕緣膜的膜厚厚
于1200A。另外，若想減少柵極絕緣膜的絕緣擊穿現(xiàn)象，則柵極閾值電壓較低為佳。
[0016]關(guān)于P型阱區(qū)(P基區(qū))，提出了將具有形成有P基區(qū)溝道的表面?zhèn)葏^(qū)域與P基區(qū)剩余部分即下部區(qū)域，通過使P基區(qū)的雜質(zhì)濃度在表面?zhèn)葏^(qū)域較低、下部區(qū)域較高，一邊減小寄生晶體管的影響，一邊降低柵極閾值電壓的功率場效應(yīng)管作為具備能夠降低溝道形成區(qū)的雜質(zhì)濃度的結(jié)構(gòu)的MOS型半導(dǎo)體裝置的方案(例如，參照下述專利文獻(xiàn)3)。
[0017]此外，提出了下述降低柵極電容的方法。在柵極絕緣膜中，將相當(dāng)于夾在P基區(qū)之
間的半導(dǎo)體襯底區(qū)中央部分的位置上的部分的膜厚加厚到6000A，并將其周邊部分的膜
厚減少到500M200A。然后，以該柵極絕緣膜為掩膜，透過柵極絕緣膜的膜厚較薄的部分
摻入施主雜質(zhì)，從而僅在柵極絕緣膜的膜厚較薄的部分下方，以較源區(qū)深且較P型阱區(qū)淺的深度，形成較半導(dǎo)體襯底的正面?zhèn)鹊碾s質(zhì)濃度更高的高雜質(zhì)濃度的η型區(qū)(例如，參照下述專利文獻(xiàn)4)。
[0018]另外，作為保持不致發(fā)生穿通的狀態(tài)并調(diào)節(jié)柵極閾值電壓的方法，提出了在形成柵電極之前，通過在η型襯底區(qū)上部導(dǎo)入P型雜質(zhì)形成高濃度P型源區(qū)之前或之后離子注入η型雜質(zhì)，從而在η型襯底區(qū)與高濃度P型源區(qū)之間形成較η型襯底區(qū)具有更高峰值濃度的口袋區(qū)的方法(例如，參照下述專利文獻(xiàn)5)。在下述專利文獻(xiàn)5中，通過注入與η型襯底區(qū)相同導(dǎo)電類型的離子，在η型襯底區(qū)(阱區(qū))的柵極絕緣膜附近選擇性地形成與源區(qū)相接的高濃度區(qū)，從而提高柵極閾值電壓。
[0019]專利文獻(xiàn)1:日本專利文獻(xiàn)特開平6-244428號公報
[0020]專利文獻(xiàn)2:日本專利文獻(xiàn)特開平6-5865號公報
[0021]專利文獻(xiàn)3:日本專利文獻(xiàn)特開平6-504882號公報
[0022]專利文獻(xiàn)4:日本專利文獻(xiàn)特開平4-125972號公報
[0023]專利文獻(xiàn)5:日本專利文獻(xiàn)特開2005-229066號公報
[0024]如上所述，在MOSFET的柵極絕緣膜的膜厚與P型阱區(qū)的雜質(zhì)濃度之間，相對柵極閾值電壓，存在相反的關(guān)系。此外，如上所述，加厚MOSFET的柵極絕緣膜膜厚，有助于柵極耐量的提高以及柵極電容的降低。
[0025]然而，如上所述，由于加厚柵極絕緣膜的膜厚會提高柵極閾值電壓，因此對加厚柵極絕緣膜的膜厚有一定的限度。此外，MOSFET的柵極閾值電壓由柵極絕緣膜的膜厚以及位于設(shè)置在P型阱區(qū)內(nèi)部的η+型源區(qū)外側(cè)的溝道形成區(qū)的表面雜質(zhì)濃度決定。另外，由于溝道形成區(qū)為主電流的電流通路，因此在上述專利文獻(xiàn)I?5所示的傳統(tǒng)方法中也為了使電流通路內(nèi)的電阻保持一固定值，通過自校準(zhǔn)形成P型阱區(qū)與n+型源區(qū)之間的間隔(溝道長度)使其保持一固定值。
[0026]在根據(jù)上述方法形成的以往MOSFET的溝道形成區(qū)10 (圖4)中，p型阱區(qū)3與n+型源區(qū)4的雜質(zhì)濃度分布，與從襯底正面?zhèn)鹊碾x子注入?yún)^(qū)(表面)到半導(dǎo)體襯底深度方向的距離相對應(yīng)，呈雜質(zhì)濃度逐漸降低的傾斜分布。在這種情況下，由P型阱區(qū)3與n+型源區(qū)4的接合部附近的P型阱區(qū)3的表面雜質(zhì)濃度決定柵極閾值電壓。
[0027]為此，即使在加厚了柵極絕緣膜膜厚的情況下，也能夠通過降低P型阱區(qū)3與n+型源區(qū)4的接合部附近的P型阱區(qū)的表面雜質(zhì)濃度來抑制柵極閾值電壓的提高。然而，由于P型阱區(qū)的表面雜質(zhì)濃度還與半導(dǎo)體裝置的擊穿電壓和導(dǎo)通電阻等存在密切關(guān)系，所以只能設(shè)定在不會對擊穿電壓及導(dǎo)通電阻等產(chǎn)生負(fù)面影響的范圍內(nèi)。因此，可以通過降低P型阱區(qū)的表面雜質(zhì)濃度進(jìn)行調(diào)節(jié)的柵極閾值電壓的下限值受到限制，加厚由柵極閾值電壓決定的柵極絕緣膜的膜厚也受到限制。此外，在上述專利文獻(xiàn)5中，通過注入與阱區(qū)相同導(dǎo)電類型的離子而在阱區(qū)內(nèi)部形成高濃度區(qū)，從而調(diào)節(jié)柵極閾值電壓，因此只能向增加的方向調(diào)節(jié)柵極閾值電壓。另外，降低P型阱區(qū)的雜質(zhì)濃度則會使耗盡層過度擴(kuò)展，易產(chǎn)生短溝道效應(yīng)，存在寄生雙極晶體管容易動作的缺點。

【發(fā)明內(nèi)容】

[0028]本發(fā)明用于解決上述以往技術(shù)中存在的問題，其目的在于提供一種半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法，其能夠通過自校準(zhǔn)形成P型阱區(qū)與n+型源區(qū)，并且柵極閾值電壓較低、柵極耐量較高。此外，本發(fā)明用于解決上述以往技術(shù)中存在的問題，其目的在于提供一種降低開關(guān)損耗的半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法。
[0029]為解決上述問題并實現(xiàn)本發(fā)明的目的，本發(fā)明的半導(dǎo)體裝置具有下述特征。在由第一導(dǎo)電類型半導(dǎo)體襯底構(gòu)成的第一導(dǎo)電類型漂移層的一側(cè)主面的表面層上，選擇性地設(shè)置有第二導(dǎo)電類型阱區(qū)。在上述第二導(dǎo)電類型阱區(qū)的內(nèi)部，選擇性地設(shè)置有第一導(dǎo)電類型源區(qū)。在上述第二導(dǎo)電類型阱區(qū)的內(nèi)部，選擇性地設(shè)置有第二導(dǎo)電類型低濃度區(qū)，其圍繞在上述第一導(dǎo)電類型源區(qū)的四周，且凈摻雜濃度低于包含在上述第二導(dǎo)電類型阱區(qū)的第二導(dǎo)電類型雜質(zhì)的濃度。隔著柵極絕緣膜分別在上述第一導(dǎo)電類型源區(qū)、上述第二導(dǎo)電類型低濃度區(qū)、上述第二導(dǎo)電類型阱區(qū)以及上述第一導(dǎo)電類型漂移層的表面設(shè)置有柵電極。由上述第一導(dǎo)電類型源區(qū)、上述第二導(dǎo)電類型低濃度區(qū)以及上述柵電極構(gòu)成絕緣柵結(jié)構(gòu)。
[0030]此外，本發(fā)明的半導(dǎo)體裝置，在上述發(fā)明中，上述第二導(dǎo)電類型低濃度區(qū)利用包含在上述第一導(dǎo)電類型半導(dǎo)體襯底的第一導(dǎo)電類型雜質(zhì)的濃度來補(bǔ)償上述第二導(dǎo)電類型雜質(zhì)的濃度，從而使上述第二導(dǎo)電類型雜質(zhì)的濃度由上述第一導(dǎo)電類型半導(dǎo)體基板的一側(cè)主面朝向另一主面?zhèn)葴p少為佳。此外，本發(fā)明的半導(dǎo)體裝置，在上述發(fā)明中，上述第一導(dǎo)電類型雜質(zhì)優(yōu)選為磷。
[0031]此外，為解決上述問題并實現(xiàn)本發(fā)明的目的，本發(fā)明的半導(dǎo)體裝置的制造方法具有下述特征。首先，進(jìn)行第一形成工序，在成為第一導(dǎo)電類型漂移層的第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面上選擇性地形成絕緣膜。然后，進(jìn)行第二形成工序，以上述絕緣膜為掩膜，向上述第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面離子注入第二導(dǎo)電類型雜質(zhì)，并通過熱擴(kuò)散使上述第二導(dǎo)電類型雜質(zhì)擴(kuò)散，從而選擇性地形成第二導(dǎo)電類型阱區(qū)。其次，進(jìn)行第一掩膜形成工序，形成第一抗蝕劑掩膜，在上述第一抗蝕劑掩膜與上述絕緣膜之間，具有選擇性地露出上述第二導(dǎo)電類型阱區(qū)的第一開口部。接著，進(jìn)行離子注入工序，以上述絕緣膜以及上述第一抗蝕劑掩膜為掩膜，從上述第一開口部向上述第二導(dǎo)電類型阱區(qū)依次離子注入擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)。然后，進(jìn)行退火工序，通過退火處理使上述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)擴(kuò)散，從而形成第一導(dǎo)電類型源區(qū)與第二導(dǎo)電類型低雜質(zhì)濃度區(qū)。其次，進(jìn)行第三形成工序，在上述第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面上形成柵極絕緣膜。接著，進(jìn)行第四形成工序，隔著上述柵極絕緣膜而在上述第一導(dǎo)電類型源區(qū)、上述第二導(dǎo)電類型低雜質(zhì)濃度區(qū)、上述第二導(dǎo)電類型阱區(qū)以及上述第一導(dǎo)電類型漂移層的表面上形成柵電極。
[0032]另外，為解決上述問題并實現(xiàn)本發(fā)明的目的，本發(fā)明的半導(dǎo)體裝置的制造方法具有下述特征。首先，進(jìn)行第一形成工序，在第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面上形成柵極絕緣膜。然后，進(jìn)行第二形成工序，在上述柵極絕緣膜的表面形成將多晶硅薄膜圖案化而成的柵電極。其次，進(jìn)行第三形成工序，以上述柵電極為掩膜，向上述第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面離子注入第二導(dǎo)電類型雜質(zhì)，并通過熱擴(kuò)散使上述第二導(dǎo)電類型雜質(zhì)擴(kuò)散，從而選擇性地形成第二導(dǎo)電類型阱區(qū)。接著，進(jìn)行第一掩膜形成工序，形成第一抗蝕劑掩膜，在上述第一抗蝕劑掩膜與上述柵電極之間，具有選擇性地露出上述第二導(dǎo)電類型阱區(qū)的第一開口部。然后，進(jìn)行離子注入工序，以上述柵電極以及上述第一抗蝕劑掩膜為掩膜，從上述第一開口部向上述第二導(dǎo)電類型阱區(qū)依次離子注入擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)。接著，進(jìn)行第四形成工序，通過退火處理使上述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)擴(kuò)散，從而形成第一導(dǎo)電類型源區(qū)與第二導(dǎo)電類型低雜質(zhì)濃度區(qū)。
[0033]此外，本發(fā)明的半導(dǎo)體裝置的制造方法，在上述發(fā)明中，上述離子注入工序也可依次進(jìn)行下述工序。首先，進(jìn)行第一離子注入工序，以上述絕緣膜以及上述第一抗蝕劑掩膜為掩膜，從上述第一開口部向上述第二導(dǎo)電類型阱區(qū)離子注入上述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)。然后，進(jìn)行第二掩膜形成工序，在除去上述第一抗蝕劑掩膜之后，形成第二抗蝕劑掩膜，在上述第二抗蝕劑掩膜與上述絕緣膜之間，具有開口寬度小于上述第一開口部的第二開口部，所述第二開口部選擇性地露出上述第二導(dǎo)電類型阱區(qū)。接著，進(jìn)行第二離子注入工序，以上述絕緣膜以及上述第二抗蝕劑掩膜為掩膜，從上述第二開口部向上述第二導(dǎo)電類型阱區(qū)離子注入上述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較小的第一導(dǎo)電類型雜質(zhì)。
[0034]另外，本發(fā)明的半導(dǎo)體裝置的制造方法，在上述發(fā)明中，上述離子注入工序也可依次進(jìn)行下述工序。首先，進(jìn)行第一離子注入工序，以上述柵電極以及上述第一抗蝕劑掩膜為掩膜，從上述第一開口部向上述第二導(dǎo)電類型阱區(qū)離子注入上述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)。然后，進(jìn)行第二掩膜形成工序，在除去上述第一抗蝕劑掩膜之后，形成第二抗蝕劑掩膜，在上述第二抗蝕劑掩膜與上述柵電極之間，具有開口寬度小于上述第一開口部的第二開口部，所述第二開口部選擇性地露出上述第二導(dǎo)電類型阱區(qū)。接著，進(jìn)行第二離子注入工序，以上述柵電極以及上述第二抗蝕劑掩膜為掩膜，從上述第二開口部向上述第二導(dǎo)電類型阱區(qū)離子注入上述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較小的第一導(dǎo)電類型雜質(zhì)。
[0035]此外，本發(fā)明的半導(dǎo)體裝置的制造方法，在上述發(fā)明中，上述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中，擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)是磷為佳。另外，本發(fā)明的半導(dǎo)體裝置的制造方法，在上述發(fā)明中，上述擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)的離子注入劑量少于上述第二導(dǎo)電類型雜質(zhì)的離子注入劑量為佳。
[0036]根據(jù)上述發(fā)明，使用擴(kuò)散系數(shù)較n+型源區(qū)形成時所使用的離子種類大的η型離子種類，向為使P型阱區(qū)表面露出而在絕緣膜或柵電極與抗蝕劑掩膜之間形成的開口部注入離子，并與η型源區(qū)同時進(jìn)行退火處理而使其熱擴(kuò)散。這樣，通過降低P型阱區(qū)與η+型源區(qū)接合部的表面附近的雜質(zhì)濃度，無需提高柵極閾值電壓，獲得柵極絕緣膜較厚的MOS型半導(dǎo)體裝置。或者，使柵極絕緣膜膜厚保持不變，而降低柵極閾值電壓。其結(jié)果，可以實現(xiàn)本發(fā)明的效果。
[0037]根據(jù)本發(fā)明的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法，無需提高柵極閾值電壓，能夠制造出一種柵極絕緣膜較厚的半導(dǎo)體裝置。此外，通過加厚柵極絕緣膜的厚度，會使施加于柵極絕緣膜的電場強(qiáng)度降低，因此能夠提高柵極絕緣膜的可靠性，且能夠提高柵極耐量。另外，由于具備較厚的柵極絕緣膜，因此能夠降低柵極電容，且能夠減小開關(guān)損耗。
【專利附圖】

【附圖說明】
[0038]圖1是示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的核心部分的截面圖。
[0039]圖2是示出沿圖1中A3-A4線的各區(qū)域在區(qū)域邊界處不進(jìn)行濃度補(bǔ)償時雜質(zhì)濃度分布的特性圖。
[0040]圖3是示出本發(fā)明的MOSFET的沿A3-A4線的各區(qū)域在區(qū)域邊界處進(jìn)行濃度補(bǔ)償后雜質(zhì)濃度分布的特性圖。
[0041]圖4是示出以往MOSFET的表面MOS結(jié)構(gòu)的核心部分的截面圖。
[0042]圖5是示出沿圖4中A1-A2線的各區(qū)域在區(qū)域邊界處不進(jìn)行濃度補(bǔ)償時雜質(zhì)濃度分布的特性圖。
[0043]圖6是示出沿圖4中A1-A2線的各區(qū)域在區(qū)域邊界處進(jìn)行濃度補(bǔ)償后雜質(zhì)濃度分布的特性圖。
[0044]圖7是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其I)。
[0045]圖8是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其2)。
[0046]圖9是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其3)。
[0047]圖10是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其4)。
[0048]圖11是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其5)。
[0049]圖12是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其6)。
[0050]圖13是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其7)。[0051]圖14是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其8)。
[0052]圖15是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其I)。
[0053]圖16是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其2)。
[0054]圖17是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其3)。
[0055]圖18是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其4)。
[0056]圖19是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其5)。
[0057]圖20是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其6)。
[0058]圖21是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其7)。
[0059]圖22是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其8)。
[0060]圖23是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其I)。
[0061]圖24是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其2)。
[0062]圖25是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其3)。
[0063]圖26是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其4)。
[0064]圖27是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其5)。
[0065]圖28是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其6)。
[0066]圖29是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其7)。
[0067]圖30是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其8)。
[0068]圖31是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其9)。
[0069]圖32是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖(其I)。
[0070]圖33是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖(其2)。
[0071]圖34是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖(其3)。
[0072]圖35是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖(其4)。
[0073]圖36是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖(其5)。
[0074]圖37是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖(其6)。
[0075]圖38是依次示出以往MOSFET的表面MOS結(jié)構(gòu)的制造工序的另一例的半導(dǎo)體襯底的核心部分截面圖(其7)。
[0076]圖39是依次示出本發(fā)明的實施方式3的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其I)。
[0077]圖40是依次示出本發(fā)明的實施方式3的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其2)。
[0078]圖41是依次示出本發(fā)明的實施方式3的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其3)。
[0079]圖42是依次示出本發(fā)明的實施方式3的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖(其4)。
[0080]符號說明
[0081]I:η.層
[0082]2:rT 層
[0083]3、33:P 型阱區(qū)
[0084]4、24、39:n+型源區(qū)
[0085]5、25:P 區(qū)
[0086]6,37:柵極絕緣膜
[0087]7、38:柵電極
[0088]8:層間絕緣膜
[0089]9、36:P+接觸區(qū)
[0090]10:溝道形成區(qū)
[0091]11:場氧化膜
[0092]Ila:由場氧化膜11形成的氧化膜
[0093]掩膜的開口部
[0094]12,32:屏蔽氧化膜
[0095]13aU3b,35:硼離子注入
[0096]14、15、34a、34b、 抗蝕劑掩膜
[0097]41、42:
[0098]15a、39a、41a、42a: 場氧化膜或柵電極與抗蝕劑
[0099]掩膜之間的開口部[0100]16:砷離子注入
[0101]17:磷離子注入
[0102]30:η型硅襯底
[0103]31:絕緣膜
【具體實施方式】
[0104]以下，參照附圖具體說明本發(fā)明的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法的較佳實施方式。在本說明書以及附圖中，標(biāo)記有η或P的層或區(qū)域分別表示電子或正空穴為多數(shù)載流子。此外，η或P附帶的+或-則分別表示與不附帶+或-的層或區(qū)域相比，其雜質(zhì)濃度相對高或低。另外，在以下實施方式的說明以及附圖中，對相同的結(jié)構(gòu)標(biāo)記相同的符號，且省略重復(fù)說明。此外，在實施方式中所說明的附圖，為了便于閱讀或易于理解，未使用精準(zhǔn)的尺度、尺寸比進(jìn)行描繪。另外，本發(fā)明只要不脫離其宗旨，則不僅限于以下說明的實施方式中的記載。
[0105](實施方式I)
[0106]關(guān)于本發(fā)明的實施方式I的半導(dǎo)體裝置，以MOS型半導(dǎo)體裝置的一種即功率MOSFET為例進(jìn)行說明。圖1是示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的核心部分的截面圖。在成為η_層2的半導(dǎo)體襯底的正面的表面層上選擇性地設(shè)置有P型阱區(qū)3。在P型阱區(qū)3內(nèi)部選擇性地設(shè)置有η+型源區(qū)4以及P—區(qū)5。η+型源區(qū)4向襯底正面露出。P—區(qū)5設(shè)置于η+型源區(qū)4與P型阱區(qū)3之間，環(huán)繞在η+型源區(qū)4的四周。此外，也可在P型阱區(qū)3內(nèi)部設(shè)置P+接觸區(qū)(未圖示)使其與P—區(qū)5相接連。
[0107]隔著柵極絕緣膜6，在P型阱區(qū)3的夾于η+型源區(qū)4與η_層2的表面層之間的部分即溝道形成區(qū)10的表面上，設(shè)有由多晶硅構(gòu)成的柵電極7。源電極(未圖示)與P型阱區(qū)
3、η+型源區(qū)4以及P—區(qū)5相接觸，并通過層間絕緣膜8與柵電極7被電性絕緣。在半導(dǎo)體襯底背面的表面層設(shè)有η+層I。漏電極(未圖示)設(shè)置在半導(dǎo)體襯底的背面，與η+層I相接觸。
[0108]接著，關(guān)于本發(fā)明的實施方式I的半導(dǎo)體裝置的溝道形成區(qū)10附近的雜質(zhì)濃度分布進(jìn)行說明。圖2是示出沿圖1中A3-A4線的各區(qū)域在區(qū)域邊界處不進(jìn)行濃度補(bǔ)償時雜質(zhì)濃度分布的特性圖。圖2中示出，沿著A3-A4線而相互鄰接的各區(qū)域的摻雜物即雜質(zhì)的濃度分布，A3-A4線是將圖1的涉及MOSFET的表面MOS結(jié)構(gòu)的半導(dǎo)體襯底的表面層以平行于主面的方向橫切的線。沿著A3-A4線而相互鄰接的各區(qū)域是指η+型源區(qū)4、ρ型阱區(qū)3內(nèi)的溝道形成區(qū)10、成為η—層2的半導(dǎo)體襯底，各區(qū)域內(nèi)的曲線分別表示為形成各區(qū)域而被摻雜的雜質(zhì)的濃度分布曲線。圖2中的水平直線a表示具有基本上均勻的η型雜質(zhì)的半導(dǎo)體襯底(rT層2)的雜質(zhì)濃度分布。曲線b為形成P型阱區(qū)3時所摻雜的硼的濃度曲線。
[0109]曲線c是在作為本發(fā)明特征的溝道形成區(qū)10內(nèi)為形成p_區(qū)5而摻雜的磷(P)的濃度曲線。曲線d是為形成n+型源區(qū)4而摻雜的砷的濃度曲線。圖3示出在上述各摻雜物重合的區(qū)域內(nèi)進(jìn)行不同導(dǎo)電類型(施主和受主)的摻雜物之間的濃度補(bǔ)償后的凈摻雜濃度分布圖。圖3是示出本發(fā)明的MOSFET的沿A3-A4線的各區(qū)域在區(qū)域邊界處進(jìn)行濃度補(bǔ)償后雜質(zhì)濃度分布的特性圖。圖3中用虛線表示的濃度曲線示出上述以往圖6的濃度分布的曲線部分，用實線表示的曲線為本發(fā)明的P—區(qū)5的濃度曲線。圖2中曲線c所示出的磷的濃度同樣地對曲線b所示出的硼的濃度進(jìn)行補(bǔ)償。因此，圖3的從襯底表面(即，半導(dǎo)體襯底與柵極絕緣膜6之間的界面:距離X=O)開始0.2 μ m?0.5 μ m范圍內(nèi)的凈摻雜濃度分布的曲線部分的雜質(zhì)濃度，在溝道形成區(qū)10內(nèi)部分下降。
[0110]其次，關(guān)于本發(fā)明實施方式I的MOSFET的制造方法，以制造垂直型η溝道MOSFET的情況為例進(jìn)行說明。圖7?圖14是依次示出本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖。首先，在由η+層I與rT層2的積層構(gòu)成的硅襯底的正面(η_層2 —側(cè)的面)上生長較厚的場氧化膜11。然后，通過光刻和蝕刻將場氧化膜11圖案化，形成具有所需阱區(qū)形成用開口圖案的氧化膜掩膜。接著，在由場氧化膜11形成的氧化膜掩膜的開口部Ila上，形成較場氧化膜11的厚度薄的屏蔽氧化膜12。
[0111]然后，以由場氧化膜11形成的氧化膜掩膜為掩膜，以僅能透過較薄的屏蔽氧化膜12的部分注入硼(B)的能量進(jìn)行硼離子(B+)注入13a (圖7)，通過熱擴(kuò)散形成規(guī)定深度的P型阱區(qū)3 (圖8)。接著，在硅襯底的正面上通過光刻形成使P+接觸區(qū)9的形成區(qū)域開口的抗蝕劑掩膜14。然后，以抗蝕劑掩膜14為掩膜，透過屏蔽氧化膜12，以適當(dāng)?shù)哪芰窟M(jìn)行硼離子注入13b (圖9)。然后，在剝離掉抗蝕劑掩膜14后進(jìn)行退火處理，從而形成P+接觸區(qū)9 (圖10)。
[0112]接下來，再次通過光刻形成抗蝕劑掩膜15，以使η.型源區(qū)4的形成區(qū)域露出，并透過從該抗蝕劑掩膜15和由場氧化膜11形成的氧化膜掩膜之間的開口部15a露出的屏蔽氧化膜12，以適當(dāng)?shù)哪芰窟M(jìn)行砷離子(As+)注入16 (圖11)。然后，與砷離子注入16相同的，透過從抗蝕劑掩膜15和由場氧化膜11形成的氧化膜掩膜之間的開口部15a露出的屏蔽氧化膜12，以適當(dāng)?shù)哪芰孔⑷霐U(kuò)散系數(shù)比砷大的η型雜質(zhì)，例如，進(jìn)行磷離子注入17(圖12)。在此，砷離子注入16與磷離子注入17的順序可以互換，也可按照相反的順序，即在磷離子注入17后進(jìn)行砷離子注入16。
[0113]另外，在剝離掉抗蝕劑掩膜15之后，同時退火處理(熱處理)所注入的砷與磷。據(jù)此，形成η+型源區(qū)4，并在圍繞在該η+型源區(qū)4四周的區(qū)域內(nèi)形成通過摻磷而補(bǔ)償雜質(zhì)濃度的P_g5 (圖13)。p—區(qū)5，通過摻磷而被補(bǔ)償，以使P型阱區(qū)3以及P+接觸區(qū)9的P型雜質(zhì)濃度降低。此外，利用由場氧化膜11形成的氧化膜掩膜，能夠使形成溝道一側(cè)的P型阱區(qū)3、n+型源區(qū)4以及p_區(qū)5通過自校準(zhǔn)以自對準(zhǔn)的方式形成。
[0114]在這里，在磷離子注入17時，將磷離子的劑量設(shè)定如下。即，通過退火處理，使P型阱區(qū)3的與n+型源區(qū)4相接觸區(qū)域的摻雜濃度得到磷離子注入17的磷濃度的補(bǔ)償，且極性并不反轉(zhuǎn)為η型的劑量。為此，重要的是至少使在磷離子注入17中注入的磷離子的劑量少于形成P型阱區(qū)3時所注入的P型雜質(zhì)離子(例如，硼離子注入13a中的硼離子)的劑量。
[0115]其次，通過蝕刻去除屏蔽氧化膜12以及場氧化膜11的剩余部分，使硅襯底的正面露出。然后，在硅襯底的正面上形成柵極絕緣膜6。此外，在柵極絕緣膜6上形成多晶硅層，進(jìn)行光刻及蝕刻將多晶硅層圖案化，從而形成柵電極7。接著，通過絕緣層的成膜以及進(jìn)行光刻及蝕刻將絕緣層圖案化而形成層間絕緣膜8，形成包含表面MOS結(jié)構(gòu)的MOSFET單元結(jié)構(gòu)。然后，根據(jù)一般的方法，通過形成省略圖示的源電極以及漏電極等來完成垂直型η溝道MOSFET (圖 14)。
[0116]如圖3所示，通過采用這樣的制造方法，在實施方式I的MOSFET的表面MOS結(jié)構(gòu)中，特別是，溝道形成區(qū)10的凈摻雜濃度分布，與相當(dāng)于以往圖6中相同區(qū)域的濃度分布相比較，能夠看出從虛線(圖6的摻雜物分布)向?qū)嵕€方向下降。溝道形成區(qū)10的雜質(zhì)濃度下降的原因如下所述。第一個原因是在于，在形成P—區(qū)5與n+型源區(qū)4時，從同一離子注入用掩膜的開口部分別離子注入砷以及擴(kuò)散系數(shù)比砷大的磷，并對這些雜質(zhì)同時進(jìn)行退火處理。第二個原因是在于，使為形成P—區(qū)5而進(jìn)行磷離子注入17時磷的劑量少于為形成P型阱區(qū)3而進(jìn)行硼離子注入13a時硼的劑量。另外，在以往的圖6所示的MOSFET中，為形成n+型源區(qū)4而注入的離子僅有砷。
[0117]此外，在本發(fā)明中，溝道形成區(qū)10的表面雜質(zhì)濃度，特別是在η.型源區(qū)4與ρ_區(qū)5的接合部附近，如圖3的實線(本發(fā)明)所示，較以往的虛線有所下降。即，P型阱區(qū)3的硼的濃度通過磷的濃度而得到補(bǔ)償，從而在P型阱區(qū)3的內(nèi)部形成P—區(qū)5，因此，P型阱區(qū)3的與η+型源區(qū)4的接合部附近的凈摻雜濃度較P型阱區(qū)3的遠(yuǎn)離η+型源區(qū)4的部分的硼的濃度低。
[0118]這樣制作出來的本發(fā)明實施方式I的MOSFET中柵極閾值電壓，可以設(shè)定如下。如果將柵極絕緣膜6的膜厚設(shè)定為2倍，則柵極閾值電壓擴(kuò)大到約2倍。因此，在將柵極絕緣膜6的膜厚設(shè)定為2倍的情況下，將柵極閾值電壓保持為原來的柵極閾值電壓(柵極絕緣膜6的膜厚為I倍時的柵極閾值電壓)時，只要將P型阱區(qū)3的與η+型源區(qū)4的接合部附近的凈摻雜濃度設(shè)定為P型阱區(qū)3的遠(yuǎn)離η+型源區(qū)4的部分的硼濃度的1/4?1/2左右即可。具體地說，只要將為形成P—區(qū)5而進(jìn)行磷離子注入17時磷離子的劑量設(shè)定為為了形成P型阱區(qū)3而進(jìn)行硼離子注入13a時硼離子劑量的1/4?1/2左右即可。
[0119]綜上所述，與以往的具有圖6的濃度分布的表面MOS結(jié)構(gòu)相比，具有圖3所示凈摻雜濃度的本發(fā)明的實施方式I的MOSFET的表面MOS結(jié)構(gòu)，能夠改善柵極閾值電壓與柵極耐量之間的消長關(guān)系(trade-off relationship)。具體地說,在將柵極閾值電壓保持為與以往結(jié)構(gòu)相同程度時，能夠使柵極絕緣膜6的膜厚比以往更厚，因此能夠提高柵極耐量。或者，在將柵極絕緣膜6的膜厚保持為與以往結(jié)構(gòu)相同程度時，能夠使柵極閾值電壓比以往更低。也可適當(dāng)?shù)卦O(shè)定P—區(qū)5的雜質(zhì)濃度以及柵極絕緣膜6的膜厚，降低柵極閾值電壓，并且提高柵極耐量。
[0120]如上述說明，根據(jù)實施方式1，使用同一離子注入掩膜，在P型阱區(qū)內(nèi)部形成n+型源區(qū)以及圍繞在η+型源區(qū)四周的P—區(qū)，從而能夠通過自校準(zhǔn)高精度地形成η+型源區(qū)與Ρ_區(qū)，而且能夠使P型阱區(qū)的與η+型源區(qū)的接合部附近(溝道形成區(qū)附近)的雜質(zhì)濃度低于除去P型阱區(qū)的上述以外部分雜質(zhì)濃度的部分的雜質(zhì)濃度。因此，無需提高柵極閾值電壓就能夠加厚柵極絕緣膜的膜厚。據(jù)此，施加在柵極絕緣膜上的電場強(qiáng)度下降，因而柵極絕緣膜的可靠性得到提高，并且能夠提高柵極耐量。此外，通過設(shè)置較厚的柵極絕緣膜，能夠降低柵極電容，并且能夠減小開關(guān)損耗。另外，通過在P型阱區(qū)內(nèi)部設(shè)置P—區(qū)來調(diào)節(jié)溝道形成區(qū)的雜質(zhì)濃度，因此能夠在保持不致發(fā)生穿通的狀態(tài)的狀態(tài)下調(diào)低柵極閾值電壓。
[0121](實施方式2)
[0122]以下，關(guān)于本發(fā)明實施方式2的半導(dǎo)體裝置的制造方法，以制造η溝道MOSFET時為例進(jìn)行說明。圖15?圖22是依次示出本發(fā)明的實施方式2的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖。實施方式2的半導(dǎo)體裝置的制造方法與實施方式I的半導(dǎo)體裝置的制造方法的不同點在于，在形成P型阱區(qū)3以及η+型源區(qū)4之前形成柵極絕緣膜6與由多晶硅構(gòu)成的柵電極7。即，在實施方式2中，以柵電極7為掩膜，通過自校準(zhǔn)形成溝道形成一側(cè)的P型阱區(qū)3、n+型源區(qū)4以及p_區(qū)5。
[0123]具體地說，首先，在與實施方式I同樣的硅襯底正面(n_層2 —側(cè)的面)上形成柵極絕緣膜6。然后，在柵極絕緣膜6上形成多晶硅層，并通過進(jìn)行光刻以及蝕刻將多晶硅層圖案化，從而形成柵電極7。其次，以僅能透過較薄的柵極絕緣膜6的部分注入硼的能量進(jìn)行硼離子注入13a (圖15)，并通過熱擴(kuò)散形成規(guī)定深度的P型阱區(qū)3 (圖16)。接著，通過光刻在柵電極7上形成使P+接觸區(qū)9的形成區(qū)域開口的抗蝕劑掩膜14。然后，以抗蝕劑掩膜14為掩膜，透過柵極絕緣膜6，以適當(dāng)?shù)哪芰窟M(jìn)行硼離子注入13b(圖17)。接著，在剝離掉抗蝕劑掩膜14之后進(jìn)行退火處理，從而形成P+接觸區(qū)9 (圖18)。
[0124]接下來，再次通過光刻形成抗蝕劑掩膜15，使n+型源區(qū)4的形成區(qū)域露出，并透過從該抗蝕劑掩膜15和柵電極7之間形成的開口部15a露出的柵極絕緣膜6，而以適當(dāng)?shù)哪芰窟M(jìn)行砷離子注入16 (圖19)。然后，與砷離子注入16相同的，透過從在抗蝕劑掩膜15和柵電極7之間形成的開口部15a露出的柵極絕緣膜6，以適當(dāng)?shù)哪芰孔⑷霐U(kuò)散系數(shù)比砷大的η型雜質(zhì)，例如，進(jìn)行磷離子注入17 (圖20)。然后，剝離掉抗蝕劑掩膜15。
[0125]接著，對所注入的砷與磷同時進(jìn)行退火處理，形成η+型源區(qū)4與圍繞在該η+型源區(qū)4四周的？_區(qū)5 (圖21)。磷離子注入17的磷離子劑量與實施方式I相同。S卩，通過退火處理，使P型阱區(qū)3的與η+型源區(qū)4相接觸區(qū)域的摻雜濃度得到在磷離子注入17中注入的磷濃度的補(bǔ)償，且極性不反轉(zhuǎn)為η型的劑量。為此，至少要使在磷離子注入17中注入的磷離子的劑量少于為形成P型阱區(qū)3而注入的P型雜質(zhì)離子(例如，硼離子注入13a中的硼離子)的劑量。
[0126]其次，通過絕緣層的成膜以及根據(jù)光刻及蝕刻進(jìn)行的絕緣層圖案化而形成層間絕緣膜8，從而形成包含表面MOS結(jié)構(gòu)的MOSFET單元結(jié)構(gòu)。然后，與實施方式I同樣進(jìn)行以后的工序，從而完成垂直型η溝道MOSFET (圖22)。根據(jù)在這里示出的實施方式2的MOSFET的制造工序，擴(kuò)散系數(shù)比形成η.型源區(qū)4的砷離子大的磷離子，向P型阱區(qū)3內(nèi)的η+型源區(qū)4的周圍擴(kuò)散并展開。據(jù)此，靠近η+型源區(qū)4部分的P型阱區(qū)3的凈摻雜濃度，比P型阱區(qū)3的遠(yuǎn)離η+型源區(qū)4的部分的硼濃度降低，從而形成P—區(qū)5。此外，根據(jù)這些工序，P型阱區(qū)3與η+型源區(qū)4，能夠通過自校準(zhǔn)(自對準(zhǔn))形成。
[0127]如上述說明，根據(jù)實施方式2，與實施方式I同樣地，無需提高柵極閾值電壓就能夠制造出柵極絕緣膜較厚且柵極耐量大的M0SFET。此外，根據(jù)實施方式2，與實施方式I同樣地，能夠通過高精度位置關(guān)系的自校準(zhǔn)形成P型阱區(qū)與η+型源區(qū)4。
[0128](實施方式3)
[0129]接著，關(guān)于本發(fā)明實施方式3的半導(dǎo)體裝置的制造方法，以制造η溝道MOSFET時為例進(jìn)行說明。圖39?圖42是依次示出本發(fā)明的實施方式3的MOSFET的表面MOS結(jié)構(gòu)的制造工序的半導(dǎo)體襯底的核心部分截面圖。實施方式3的半導(dǎo)體裝置的制造方法與實施方式I的半導(dǎo)體裝置的制造方法的不同點在于，使用不同的抗蝕劑掩膜進(jìn)行砷離子注入16與磷離子注入17。具體地說，通過使砷離子注入16時的在抗蝕劑掩膜與由場氧化膜11形成的氧化膜掩膜之間形成的開口部的寬度比磷離子注入17時狹窄，從而使η+型源區(qū)24的寬度比p—區(qū)25的寬度更窄。
[0130]更具體地說，首先，與實施方式I同樣，在由η+層I與η_層2的積層構(gòu)成的硅襯底正面(n_層2 —側(cè)的面)的表面層上選擇性地形成P型阱區(qū)3之后，在P型阱區(qū)3內(nèi)部選擇性地形成P+接觸區(qū)9 (圖7~圖10)。其次，形成第一抗蝕劑掩膜41，以使p—區(qū)25的形成區(qū)域從與由場氧化膜11形成的氧化膜掩膜之間的第一開口部41a露出。然后，以第一抗蝕劑掩膜41與場氧化膜11為掩膜，透過從第一抗蝕劑掩膜41和由場氧化膜11形成的氧化膜掩膜之間的第一開口部41a露出的屏蔽氧化膜12，以適當(dāng)?shù)哪芰窟M(jìn)行磷離子注入17 (圖39)ο然后，剝離掉第一抗蝕劑掩膜41。
[0131]接著，形成第二抗蝕劑掩膜42，以使n+型源區(qū)24的形成區(qū)域從與由場氧化膜11形成的氧化膜掩膜之間的第二開口部42a露出。此時，使在第二抗蝕劑掩膜42與由場氧化膜11形成的氧化膜掩膜之間的第二開口部42a的第二開口寬度w2，窄于在形成上述p_區(qū)25時所需的第一抗蝕劑掩膜41與由場氧化膜11形成的氧化膜掩膜之間的第一開口部41a的第一開口寬度wl(wl > w2)0然后，以第二抗蝕劑掩膜42與場氧化膜11為掩膜,透過從第二抗蝕劑掩膜42與由場氧化膜11形成的氧化膜掩膜之間的第二開口部42a露出的屏蔽氧化膜12，以適當(dāng)?shù)哪芰窟M(jìn)行砷離子注入16 (圖40)。然后，剝離掉第二抗蝕劑掩膜42。 [0132]然后，對所注入的砷以及磷進(jìn)行退火處理。據(jù)此，與實施方式I同樣，形成n+型源區(qū)24以及通過摻磷而補(bǔ)償雜質(zhì)濃度的p_區(qū)25。此外，如上所述，由于砷離子注入16時的第二開口部42a的第二開口寬度《2較磷離子注入17時的第一開口部41a的第一開口寬度wl窄，因此與使用同一抗蝕劑掩膜進(jìn)行砷離子注入16及磷離子注入17時(砷離子注入16的注入?yún)^(qū)域與磷離子注入17的注入?yún)^(qū)域相等時)相比，砷離子注入16的注入?yún)^(qū)域比磷離子注入17的注入?yún)^(qū)域窄。據(jù)此，與使用同一抗蝕劑掩膜進(jìn)行砷離子注入16與磷離子注入17時相比，n+型源區(qū)24的寬度比p_區(qū)25的寬度更為狹窄(圖41)。
[0133]這樣，通過使n+型源區(qū)24的寬度比p_區(qū)25的寬度更為狹窄，能夠使n+型源區(qū)24的η型雜質(zhì)濃度對P型阱區(qū)3的P型雜質(zhì)濃度的比例變小。因此，即使通過形成ρ_區(qū)25而使P型阱區(qū)3的雜質(zhì)濃度降低，也很難產(chǎn)生短溝道效應(yīng)，能夠抑制寄生雙極晶體管的動作。然后，與實施方式I同樣地形成柵極絕緣膜6、柵電極7以及層間絕緣膜8等表面MOS結(jié)構(gòu)的剩余構(gòu)成部分(圖42)，通過形成省略圖示的源電極以及漏電極等來完成η溝道M0SFET。
[0134]雖然對各部分的尺寸以及雜質(zhì)濃度不進(jìn)行特殊限定，但是，例如，各部分的尺寸以及雜質(zhì)濃度可取下述值。η+層I的厚度為3 μ m~50 μ m左右。n+層I的雜質(zhì)濃度為
6.0X 1017atoms/cm 3 ~7.0X 1017atoms/cm 3 左右。η 層 2 的厚度為 3 μ m ~50 μ m 左右。rf層2的雜質(zhì)濃度為8.5 X 1013atoms/cnT3~7.8 X 1016atoms/cm_3左右。P型講區(qū)3的厚度為Iym~IOym左右。P型講區(qū)3的雜質(zhì)濃度為1.0 X 1016atoms/cm 3~5.0 X 1018atoms/cnT3左右。n+型源區(qū)24的厚度為0.Ιμπι~2.0μπι左右。η+型源區(qū)24的雜質(zhì)濃度為
1.0Χ 1019atoms/cm 3 ~1.0X 1022atoms/cm 3 左右。
[0135]p-區(qū)25的厚度為I μ m~10 μ m左右。p-區(qū)25的厚度是指夾在η.型源區(qū)24與P型阱區(qū)3之間的部分在深度方向的厚度。P.區(qū)25的雜質(zhì)濃度為1.0X1015atoms/cm_3~
5.0X1018atoms/cm^3左右。柵極絕緣膜6的厚度為100 A~2000 Ao P型阱區(qū)3內(nèi)部的溝道形成區(qū)10的長度(P型阱區(qū)3內(nèi)部的n+型源區(qū)24與n_層2的表面層之間的距離:溝道長度)，例如，確保在1.5 μ m以上為佳。其原因在于，由于P型阱區(qū)3的表面層的與n+型源區(qū)24相鄰接的部分的P型雜質(zhì)濃度低于P型阱區(qū)3的上述以外的部分，因而通路時由P型阱區(qū)3與n_層2之間的pn接合延伸的耗盡層不穿通n+型源區(qū)24。具體地說，當(dāng)溝道長度例如為1.5 μ m時,耗盡層向溝道形成區(qū)10內(nèi)的擴(kuò)展為1.0 μ m, p.區(qū)25夾于n+型源區(qū)24與耗盡層之間的部分(即，耗盡層不擴(kuò)展的部分)的寬度為0.5μπι。
[0136]上述實施方式3的半導(dǎo)體裝置的制造方法，適用于實施方式2的半導(dǎo)體裝置的制造方法，也可替代場氧化膜將柵電極作為離子注入用掩膜。即，在這種情況下，在形成P型阱區(qū)3之后、η+型源區(qū)24以及ρ_區(qū)25形成前，在硅襯底的正面上形成柵極絕緣膜以及柵電極。此外，只要以第一抗蝕劑掩膜41以及場氧化膜11為掩膜，透過從第一開口部41a露出的柵極絕緣膜進(jìn)行磷離子注入17，在剝離掉第一抗蝕劑掩膜41之后，以第二抗蝕劑掩膜42以及場氧化膜11為掩膜，透過從第二開口部42a露出的柵極絕緣膜進(jìn)行砷離子注入16即可。
[0137]如上述說明，根據(jù)實施方式3，使用同一場氧化膜或柵電極作為離子注入用掩膜，進(jìn)行用于形成n+型源區(qū)的砷離子注入以及用于形成P—區(qū)的磷離子注入，因而即使在砷離子注入時與磷離子注入時形成不同的抗蝕劑掩膜而使砷離子注入的注入?yún)^(qū)域窄于磷離子注入的注入?yún)^(qū)域，也能夠通過自校準(zhǔn)形成n+型源區(qū)與P—區(qū)，并獲得與實施方式I相同的效果。
[0138]在以上各實施方式中，以η溝道MOSFET為例進(jìn)行了說明，但也可應(yīng)用于P溝道MOSFET以及IGBT。此外，在各實施方式中，以通過砷離子注入形成η+型源區(qū)、通過磷離子注入形成P—區(qū)為例進(jìn)行了說明，但是只要使用擴(kuò)散系數(shù)比在形成η+型源區(qū)時所使用的離子種類更大的η型離子種類而使P型阱區(qū)的P雜質(zhì)濃度降低從而形成P—區(qū)即可，對于離子注入的η型雜質(zhì)可進(jìn)行各種變更。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，其特征在于，具備絕緣柵結(jié)構(gòu)， 所述絕緣柵結(jié)構(gòu)包括: 第二導(dǎo)電類型阱區(qū)，其選擇性地設(shè)置于第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面的表面層，該表面層成為第一導(dǎo)電類型漂移層； 第一導(dǎo)電類型源區(qū)，其選擇性地設(shè)置于所述第二導(dǎo)電類型阱區(qū)的內(nèi)部； 第二導(dǎo)電類型低濃度區(qū)，其選擇性地設(shè)置于所述第二導(dǎo)電類型阱區(qū)的內(nèi)部，圍繞在所述第一導(dǎo)電類型源區(qū)的四周，且其凈摻雜濃度低于包含在所述第二導(dǎo)電類型阱區(qū)內(nèi)的第二導(dǎo)電類型雜質(zhì)的濃度；以及 柵電極，其隔著柵極絕緣膜分別設(shè)置于所述第一導(dǎo)電類型源區(qū)、所述第二導(dǎo)電類型低濃度區(qū)、所述第二導(dǎo)電類型阱區(qū)以及所述第一導(dǎo)電類型漂移層的表面。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第二導(dǎo)電類型低濃度區(qū)利用包含在所述第一導(dǎo)電類型半導(dǎo)體襯底內(nèi)的第一導(dǎo)電類型雜質(zhì)的濃度來補(bǔ)償所述第二導(dǎo)電類型雜質(zhì)的濃度，從而使所述第二導(dǎo)電類型雜質(zhì)的濃度由所述第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面朝向另一側(cè)主面減少。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 所述第一導(dǎo)電類型雜質(zhì) 為磷。
4.一種半導(dǎo)體裝置的制造方法，其特征在于，包括: 第一形成工序，在第一導(dǎo)電類型半導(dǎo)體襯底的成為第一導(dǎo)電類型漂移層的一側(cè)主面上選擇性地形成絕緣膜； 第二形成工序，以所述絕緣膜為掩膜，向所述第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面離子注入第二導(dǎo)電類型雜質(zhì)，并通過熱擴(kuò)散使所述第二導(dǎo)電類型雜質(zhì)擴(kuò)散，選擇性地形成第二導(dǎo)電類型阱區(qū)； 第一掩膜形成工序，形成第一抗蝕劑掩膜，在所述第一抗蝕劑掩膜與所述絕緣膜之間具有選擇性地露出所述第二導(dǎo)電類型阱區(qū)的第一開口部； 離子注入工序，以所述絕緣膜以及所述第一抗蝕劑掩膜為掩膜，從所述第一開口部向所述第二導(dǎo)電類型阱區(qū)依次離子注入擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)； 退火工序，其通過退火處理使所述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)擴(kuò)散，從而形成第一導(dǎo)電類型源區(qū)與第二導(dǎo)電類型低雜質(zhì)濃度區(qū)；第三形成工序，在所述第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面上形成柵極絕緣膜；以及第四形成工序，隔著所述柵極絕緣膜在所述第一導(dǎo)電類型源區(qū)、所述第二導(dǎo)電類型低雜質(zhì)濃度區(qū)、所述第二導(dǎo)電類型阱區(qū)以及所述第一導(dǎo)電類型漂移層的表面上形成柵電極。
5.一種半導(dǎo)體裝置的制造方法，其特征在于，包括: 第一形成工序，在第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面上形成柵極絕緣膜； 第二形成工序，在所述柵極絕緣膜的表面上形成將多晶硅薄膜圖案化而成的柵電極；第三形成工序，以所述柵電極為掩膜，向所述第一導(dǎo)電類型半導(dǎo)體襯底的一側(cè)主面離子注入第二導(dǎo)電類型雜質(zhì)，并通過熱擴(kuò)散使所述第二導(dǎo)電類型雜質(zhì)擴(kuò)散，選擇性地形成第二導(dǎo)電類型阱區(qū)； 第一掩膜形成工序，形成第一抗蝕劑掩膜，在所述第一抗蝕劑掩膜與所述柵電極之間具有選擇性地露出所述第二導(dǎo)電類型阱區(qū)的第一開口部；離子注入工序，以所述柵電極以及所述第一抗蝕劑掩膜為掩膜，從所述第一開口部向所述第二導(dǎo)電類型阱區(qū)依次離子注入擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)；以及 第四形成工序，通過退火處理使所述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)擴(kuò)散，從而形成第一導(dǎo)電類型源區(qū)與第二導(dǎo)電類型低雜質(zhì)濃度區(qū)。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于， 所述離子注入工序，包括: 第一離子注入工序，以所述絕緣膜以及所述第一抗蝕劑掩膜為掩膜，從所述第一開口部向所述第二導(dǎo)電類型阱區(qū)離子注入所述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)； 第二掩膜形成工序，在除去所述第一抗蝕劑掩膜之后，形成第二抗蝕劑掩膜，在所述第二抗蝕劑掩膜與所述絕緣膜之間具有開口寬度小于所述第一開口部的第二開口部，所述第二開口部選擇性地露出所述第二導(dǎo)電類型阱區(qū)；以及 第二離子注入工序，以所述絕緣膜以及所述第二抗蝕劑掩膜為掩膜，從所述第二開口部向所述第二導(dǎo)電類型阱區(qū)離子注入所述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較小的第一導(dǎo)電類型雜質(zhì)。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征在于， 所述離子注入工序，包括: 第一離子注入工序，以所述柵電極以及所述第一抗蝕劑掩膜為掩膜，從所述第一開口部向所述第二導(dǎo)電類型阱區(qū)離子注入所述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)； 第二掩膜形成工序，在除去所述第一抗蝕劑掩膜之后，形成第二抗蝕劑掩膜，在所述第二抗蝕劑掩膜與所述柵電極之間具有開口寬度小于所述第一開口部的第二開口部，所述第二開口部選擇性地露出所述第二導(dǎo)電類型阱區(qū)；以及 第二離子注入工序，以所述柵電極以及所述第二抗蝕劑掩膜為掩膜，從所述第二開口部向所述第二導(dǎo)電類型阱區(qū)離子注入所述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中擴(kuò)散系數(shù)較小的第一導(dǎo)電類型雜質(zhì)。
8.根據(jù)權(quán)利要求4~7中任意一項所述的半導(dǎo)體裝置的制造方法，其特征在于， 所述擴(kuò)散系數(shù)不同的兩種第一導(dǎo)電類型雜質(zhì)中，擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)是磷。
9.根據(jù)權(quán)利要求4~8中任意一項所述的半導(dǎo)體裝置的制造方法，其特征在于， 所述擴(kuò)散系數(shù)較大的第一導(dǎo)電類型雜質(zhì)的離子注入劑量少于所述第二導(dǎo)電類型雜質(zhì)的離子注入劑量。
【文檔編號】H01L21/336GK103779414SQ201310481305
【公開日】2014年5月7日 申請日期:2013年10月15日 優(yōu)先權(quán)日:2012年10月18日
【發(fā)明者】立道秀平, 西村武義, 新村康, 井上正范 申請人:富士電機(jī)株式會社