調(diào)節(jié)mos器件中的鍺百分比的制作方法
【專利摘要】本發(fā)明涉及調(diào)節(jié)MOS器件中的鍺百分比的技術(shù)。本發(fā)明的集成電路結(jié)構(gòu)包括：位于半導(dǎo)體襯底上方的柵極堆疊件，以及延伸到半導(dǎo)體襯底內(nèi)的開口，其中開口鄰近柵極堆疊件。第一硅鍺區(qū)域設(shè)置在開口中，其中，第一硅鍺區(qū)域具有第一鍺百分比。第二硅鍺區(qū)域覆蓋第一硅鍺區(qū)域，其中，第二硅鍺區(qū)域具有大于第一鍺百分比的第二鍺百分比。金屬硅化物區(qū)域位于第二硅鍺區(qū)域上方并與第二硅鍺區(qū)域接觸。
【專利說明】調(diào)節(jié)MOS器件中的鍺百分比
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明總體上涉及半導(dǎo)體領(lǐng)域，更具體地，涉及調(diào)節(jié)MOS器件中的鍺百分比的技 術(shù)。
【背景技術(shù)】
[0002] 金屬氧化物半導(dǎo)體（MOS)器件是集成電路的關(guān)鍵部件。MOS器件的性能影響MOS 器件所在的整個(gè)集成電路的性能。因此，已研究了用于提高M(jìn)OS器件性能的方法。
【發(fā)明內(nèi)容】
[0003] 為解決上述問題，本發(fā)明提供了一種集成電路結(jié)構(gòu)，包括：半導(dǎo)體襯底；柵極堆疊 件，位于半導(dǎo)體襯底上方；開口，延伸到半導(dǎo)體襯底內(nèi)，其中，開口鄰近柵極堆疊件；第一娃 鍺區(qū)域，位于開口中，第一硅鍺區(qū)域具有第一鍺百分比；第二硅鍺區(qū)域，位于第一硅鍺區(qū)域 上方，第二硅鍺區(qū)域具有大于第一鍺百分比的第二鍺百分比；以及金屬硅化物區(qū)域，位于第 二硅鍺區(qū)域上方且與第二硅鍺區(qū)域接觸。
[0004] 該集成電路結(jié)構(gòu)還包括：基本上不含鍺的硅帽，位于第二硅鍺區(qū)域上方，其中，金 屬硅化物區(qū)域穿透硅帽。
[0005] 其中，第二硅鍺區(qū)域具有第一厚度，并且硅帽具有大于第一厚度的第二厚度。
[0006] 其中，第二硅鍺區(qū)域包括下部，其中，下部的頂面與金屬硅化物區(qū)域的底面接觸， 并且下部的底面與第一硅鍺區(qū)域的頂面接觸。
[0007] 其中，第二硅鍺區(qū)域還包括：位于下部上方的上部，并且第二硅鍺區(qū)域的上部位于 金屬硅化物區(qū)域的側(cè)面并與金屬硅化物區(qū)域平齊。
[0008] 其中，在第一硅鍺區(qū)域和第二硅鍺區(qū)域之間的界面處，鍺百分比驟然改變。
[0009] 其中，第二鍺百分比比第一鍺百分比高出約5%。
[0010] 此外，還提供了一種集成電路結(jié)構(gòu)，包括：半導(dǎo)體襯底；柵極堆疊件，位于半導(dǎo)體 襯底上方，柵極堆疊件包括在金屬氧化物半導(dǎo)體（MOS)器件中；MOS器件的源極/漏極區(qū)域， 延伸到半導(dǎo)體襯底內(nèi)，源極/漏極區(qū)域包括：第一硅鍺區(qū)域，其中，第一硅鍺區(qū)域具有第一 鍺百分比；和第二硅鍺區(qū)域，位于第一硅鍺區(qū)域上方，第二硅鍺區(qū)域具有大于第一鍺百分比 的第二鍺百分比；硅帽，位于第二硅鍺區(qū)域上方且與第二硅鍺區(qū)域接觸；以及金屬硅化物 區(qū)域，穿透硅帽以與第二硅鍺區(qū)域接觸。
[0011] 其中，第二鍺百分比比第一鍺百分比高出約5%。
[0012] 其中，第二硅鍺區(qū)域包括：位于第一硅鍺區(qū)域和金屬硅化物區(qū)域之間并與第一硅 鍺區(qū)域和金屬硅化物區(qū)域接觸的一部分。
[0013] 其中，第二硅鍺區(qū)域的一部分位于金屬硅化物區(qū)域的下方并覆蓋第一硅鍺區(qū)域。
[0014] 其中，第二硅鍺區(qū)域還包括：位于金屬硅化物區(qū)域的側(cè)面并與金屬硅化物區(qū)域平 齊的額外部分。
[0015] 其中，第一硅鍺區(qū)域與第二硅鍺區(qū)域之間的界面比半導(dǎo)體襯底與柵極堆疊件之間 的界面高。
[0016] 其中，第二硅鍺區(qū)域具有小于約IOnm的厚度。
[0017] 此外，還提供了一種方法，包括：在半導(dǎo)體襯底上方形成柵極堆疊件；
[0018] 形成延伸到半導(dǎo)體襯底內(nèi)的開口，其中，開口位于柵極堆疊的側(cè)邊；實(shí)施第一外延 以在開口中生長第一硅鍺區(qū)域，其中，第一硅鍺區(qū)域具有第一鍺百分比；實(shí)施第二外延以在 第一硅鍺區(qū)域上方生長第二硅鍺區(qū)域，其中，第二硅鍺區(qū)域具有大于第一鍺百分比的第二 鍺百分比；以及在第二硅鍺區(qū)域上方形成基本上不含鍺的硅帽，硅帽與第二硅鍺區(qū)域接觸。
[0019] 該方法還包括：在形成硅帽之后，實(shí)施硅化操作來硅化硅帽，其中，由硅化操作形 成的金屬硅化物與第二硅鍺區(qū)域的剩余部分接觸。
[0020] 其中，在硅化操作之后，第二硅鍺區(qū)域的底層保持未被硅化。
[0021] 其中，在硅帽內(nèi)不引入鍺。
[0022] 該方法還包括：在形成硅帽之后，在柵極堆疊件和硅帽上方形成層間電介質(zhì) (ILD);在ILD中形成接觸開口，硅帽暴露于接觸開口；在形成接觸開口之后，在硅帽上實(shí)施 硅化；以及使用導(dǎo)電材料填充接觸開口。
[0023] 其中，第二硅鍺區(qū)域的厚度小于硅帽的厚度。
【專利附圖】
【附圖說明】
[0024] 為了更全面地理解實(shí)施例及其優(yōu)勢，現(xiàn)將結(jié)合附圖所進(jìn)行的以下描述作為參考， 其中：
[0025] 圖1至圖10是根據(jù)一些示例性實(shí)施例的金屬氧化物半導(dǎo)體（MOS)器件在制造的 中間步驟的截面圖；
[0026] 圖11示例性的示出了根據(jù)一些實(shí)施例的MOS器件的外延區(qū)域中的鍺百分比的示 例性分布曲線；以及
[0027] 圖12示例性的示出了根據(jù)可選實(shí)施例的MOS器件的一些區(qū)域中的鍺百分比和硅 化物金屬的量的示例性分布曲線。
【具體實(shí)施方式】
[0028] 下面詳細(xì)論述了各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以 在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所論述的具體實(shí)施例是示例性的，并且不用于限 制本發(fā)明的范圍。
[0029] 在過去的幾十年里，半導(dǎo)體器件(例如，金屬氧化物半導(dǎo)體（MOS)器件）的尺寸的 縮小和固有特性使集成電路在每一單位功能（unitfunction)上的速度、性能、密度和成本 不斷提高。根據(jù)MOS器件的設(shè)計(jì)以及它的一個(gè)固有特性，調(diào)節(jié)位于MOS器件的源極和漏極 之間的柵極下方的溝道區(qū)域的長度以改變與溝道區(qū)域相關(guān)的電阻，從而影響MOS器件的性 能。更具體的，假設(shè)保持其他參數(shù)相對恒定，通過縮短溝道區(qū)域的長度減小了MOS器件的源 極至漏極的電阻，當(dāng)足夠的電壓施加到MOS器件的柵極時(shí)，這使得源極和漏極之間的電流 增大。
[0030] 為進(jìn)一步增強(qiáng)MOS器件的性能，可以將應(yīng)力引入MOS器件的溝道區(qū)域以提高載流 子遷移率?？傮w而言，期望將張應(yīng)力引入源極至漏極方向中的η型MOS("NM0S")器件的溝 道區(qū)域中，并將壓應(yīng)力引入源極至漏極方向中的P型MOS("PMOS"）器件的溝道區(qū)域中。
[0031] 用于將壓應(yīng)力施加于PMOS器件的溝道區(qū)域的有效方法為在源極和漏極區(qū)域中生 長SiGe壓力源。這種方法通常包括以下步驟：在半導(dǎo)體襯底上形成柵極堆疊件，在柵極堆 疊件的側(cè)壁上形成間隔件，沿著柵極間隔件在硅襯底中形成凹槽，在凹槽中外延生長SiGe 壓力源，以及退火。由于SiGe的晶格常數(shù)大于硅的晶格常數(shù)，因此其將壓應(yīng)力施加于溝道 區(qū)域，溝道區(qū)域位于源極SiGe壓力源與漏極SiGe壓力源之間。
[0032] 本發(fā)明根據(jù)不同示例性實(shí)施例提供了用于形成具有壓力源的金屬氧化物半導(dǎo)體 (MOS)器件的工藝。示出了形成MOS器件的中間步驟。討論了實(shí)施例的變化例。在本發(fā)明 的各個(gè)視圖和示例性實(shí)施例中，相似的參考標(biāo)號用于代表相似的原件。
[0033] 圖1示出了晶圓10的一部分的襯底20。襯底20可以是諸如硅襯底的塊狀半導(dǎo)體 襯底，或可以具有諸如絕緣體上硅（SOI)結(jié)構(gòu)的復(fù)合結(jié)構(gòu)?？蛇x地，襯底20也可以包括其他 半導(dǎo)體材料(包括III族元素、IV族元素和/或V族元素),這些半導(dǎo)體材料可以包括娃鍺、 碳化硅和/或III-V族元素化合物半導(dǎo)體材料。
[0034] 柵極堆疊件22形成在襯底20上方，并且包括柵極電介質(zhì)24和柵電極26。柵極電 介質(zhì)24可以包括氧化硅和/或具有高k值(例如大于約7)的高k材料。柵電極26可以包 括常用的導(dǎo)電材料，諸如摻雜的多晶硅、金屬、金屬硅化物、金屬氮化物和它們的組合。柵極 堆疊件22還可以包括硬掩模28,例如，硬掩模28可以包括氮化硅，但是也可以使用諸如碳 化硅、氮氧化硅等的其他材料。
[0035] 如圖2所示，例如，通過將諸如硼和/或銦的p型雜質(zhì)注入到襯底20內(nèi)來形成輕 摻雜的漏極/源極（LDD)區(qū)域30。柵極堆疊件22和硬掩模28用作注入掩模，從而使LDD 區(qū)域30的內(nèi)邊緣基本上分別與柵極堆疊件22的邊緣對準(zhǔn)?？梢允褂媒橛诩sIkeV和IOkeV 范圍內(nèi)的能量實(shí)施LDD注入，且注入量介于約IX1013/cm2和約IXIOlfVcm2的范圍內(nèi)。然 而，應(yīng)該理解，說明書中所列舉的數(shù)值僅為實(shí)例，且可以被改變?yōu)椴煌臄?shù)值。LDD注入可 以是傾斜的或垂直的，傾斜角度介于約〇度和約30度之間。此外，例如也可以通過將η型 雜質(zhì)(諸如砷、磷等）注入到襯底20內(nèi)形成口袋區(qū)（pocketregion) 32?？诖⑷耄╬ocket implantation)可以是傾斜的，傾斜角度大于LDD注入的傾斜角度。在一些實(shí)施例中，口袋 注入的傾斜角度介于約15度和約45度的范圍內(nèi)。為了清楚，未在隨后的附圖中示出口袋 區(qū)域32。
[0036] 參考圖3,在柵極電介質(zhì)24和柵電極26的側(cè)壁上形成柵極間隔件34。在一些實(shí) 施例中，每一個(gè)柵極間隔件34包括氧化娃層（未不出）及位于氧化娃層上方的氮化娃層，其 中，氧化硅層的厚度可以介于約15A和約50A的范圍內(nèi)，且氮化硅層的厚度可以介于約 50A和約200A的范圍內(nèi)。在可選實(shí)施例中，柵極間隔件34包括一個(gè)或多個(gè)層，每一個(gè)層 都包括氧化硅、氮化硅、氮氧化硅和/或其他介電材料?？衫玫男纬煞椒òǖ入x子體增 強(qiáng)化學(xué)汽相沉積（PECVD)、低壓化學(xué)汽相沉積（LPCVD)、次常壓化學(xué)汽相沉積（SACVD)和其 他沉積方法。
[0037] 又如圖3所示，根據(jù)一些實(shí)施例，可以實(shí)施各向同性蝕刻以在襯底20中形成開口 36。各向同性蝕刻可以為干蝕刻，其中，蝕刻氣體可以選自CF4、Cl2、NF3、SF6和它們的組合。 例如，開口 36的深度Dl可以介于例如約150人和約500A的范圍內(nèi)。在可選實(shí)施例中， 跳過圖3中的各向同性蝕刻步驟，而是實(shí)施圖4中的步驟以形成如圖4所示的開口 36。
[0038] 接下來，如圖4所示，實(shí)施濕蝕刻以擴(kuò)大開口 36,例如，可以使用四甲基氫氧化銨 (TMAH)、氫氧化鉀（KOH)溶液等實(shí)施濕蝕刻。在一些示例性實(shí)施例中，TMH溶液的濃度介于 約1%和約30%的范圍內(nèi)。在濕蝕刻之后，可以在開口 36中形成小平面，其中，小平面包括 襯底20的（111)平面。例如，在一些示例性實(shí)施例中，在濕蝕刻之后，開口 36的深度D2可 以介于約300A和約800入的范圍內(nèi)。
[0039] 可以使用例如HF基氣體或SiCoNi基氣體實(shí)施預(yù)清潔。預(yù)清潔可以去除由于開口 36中的露出表面的自然氧化而形成的任何不期望的氧化硅。
[0040] 圖5示出了外延區(qū)域38的形成。在外延過程中，通過選擇性外延生長（SEG)，在開 口 36 (圖4)中外延生長諸如硅鍺（SiGe)的半導(dǎo)體材料，從而形成外延區(qū)域38。因此，在 本說明書中，外延區(qū)域38也稱為SiGe區(qū)域38。工藝氣體可以包括H2、N2、二氯硅烷（DCS)、 SiHjP/或6叫等。在外延過程中，晶圓10的溫度可以介于約500°C和約900°C的范圍內(nèi)。 在一些實(shí)施例中，加入蝕刻氣體以促進(jìn)在襯底20的露出表面上的選擇性生長，但不在諸如 柵極間隔件34和硬掩模28的電介質(zhì)上選擇性生長。工藝氣體的壓力可以介于約10托爾 和約200托爾的范圍內(nèi)。
[0041] 在外延過程中，可以在進(jìn)行生長的同時(shí)摻雜期望的P型雜質(zhì)。例如，當(dāng)摻雜硼時(shí)， 工藝氣體中可以包括B2H6。在一些實(shí)施例中，外延區(qū)域38中P型雜質(zhì)的雜質(zhì)濃度介于約 5E18/cm3和約5E21/cm3之間。在可選實(shí)施例中，在SiGe區(qū)域38的外延過程中，未原位摻 雜P型雜質(zhì)，或基本上不摻雜P型雜質(zhì)(例如，P型雜質(zhì)的濃度小于約l〇14/cm3)。在這些實(shí) 施例中，通過注入，在隨后的步驟中形成相應(yīng)MOS器件的源極和漏極區(qū)域。例如，外延區(qū)域 38可以具有介于約30%和約60%的范圍內(nèi)的第一鍺原子百分比，但是也可以使用不同的鍺 百分比。在一些實(shí)施例中，外延區(qū)域38的頂面與襯底20和柵極電介質(zhì)24之間的界面平齊 或比該界面高。
[0042] 參考圖6，通過外延工藝在外延區(qū)域38上方生長外延層42。在一些實(shí)施例中，外延 層42為SiGe層，其具有比外延區(qū)域38中的鍺原子百分比高的鍺原子百分比。在一些實(shí)施 例中，外延層42具有介于約35%和約80%的范圍內(nèi)的第二鍺原子百分比。由于具有高鍺百 分比，因此在本說明書中，外延層42也稱為堆積SiGe區(qū)域。堆積SiGe區(qū)域42與SiGe區(qū) 域38之間的鍺原子百分比差值還可以大于約5%。該差值也可以介于約5%和約20%的范圍 內(nèi)。除了調(diào)節(jié)的含硅氣體與含鍺氣體的比率不同之外，用于形成堆積SiGe區(qū)域42的工藝 條件可以與用于形成外延區(qū)域38的工藝條件相似。組合的外延區(qū)域38和42形成MOS器 件的源極和漏極區(qū)域(且也形成源極或漏極壓力源）的部分，MOS器件還包括作為它的柵極 的一個(gè)柵極堆疊件22。堆積SiGe區(qū)域42具有較小的厚度T1，其可以小于約10nm。在一些 實(shí)施例中，厚度Tl可以介于約Inm和約IOnm之間。
[0043] 此外，在形成堆積SiGe區(qū)域42的外延過程中，可以隨著外延的進(jìn)程原位摻雜p型 雜質(zhì)。在可選實(shí)施例中，在SiGe層42的外延過程中，未原位摻雜p型雜質(zhì)，或基本上不摻 雜P型雜質(zhì)(例如，P型雜質(zhì)的濃度小于約l〇14/cm3)。
[0044] 在一些實(shí)施例中，在每一個(gè)外延區(qū)域38和42中，鍺百分比基本上是均勻的。在可 選實(shí)施例中，外延區(qū)域38和42的一個(gè)或兩個(gè)具有逐漸或連續(xù)改變的鍺百分比。在相應(yīng)的 外延過程中，含鍺前體(諸如GeH4)的流速可以逐漸或連續(xù)地改變。在這些實(shí)施例中，在鍺 百分比逐漸改變的層中，層下部的鍺百分比比上層的鍺百分比小。
[0045] 如圖7所示，在形成堆積SiGe區(qū)域42之后，通過外延，在堆積SiGe區(qū)域42上方 形成覆蓋層44。覆蓋層44的組成(包括其中所含的元素和元素百分比）與堆積SiGe區(qū)域 42的組成不同。覆蓋層44可以是其中不含鍺的純硅層，或基本純硅層，例如鍺的含量小于 2%或1%。因此，在本說明書中，覆蓋層44可選地稱為硅帽（silicon cap)?？梢噪S著外延 的進(jìn)程使用P型雜質(zhì)原位摻雜覆蓋層44,或非原位摻雜。在SiGe區(qū)域38、42和/或覆蓋 層44的外延過程中，不摻雜非p型雜質(zhì)或基本上非p型的雜質(zhì)的實(shí)施例中，可以實(shí)施p型 雜質(zhì)注入以形成用于相應(yīng)的MOS器件的源極和漏極區(qū)域。
[0046] 圖11示例性的示出了在圖7中示出的區(qū)域中鍺的分布曲線（線64)，其中分布曲 線表示沿圖7中的箭頭62的路徑的鍺百分比。也示出了相應(yīng)的區(qū)域38、42和44以表示鍺 百分比和相應(yīng)區(qū)域之間的對應(yīng)關(guān)系。X軸表示從覆蓋層44(圖7)的頂面開始測量的深度。 Y軸表示鍺百分比。由于圖11是示意圖，因此未標(biāo)記X軸和Y軸的數(shù)值。如圖11所示，覆 蓋層44中鍺百分比非常低，且可以等于0%。在堆積SiGe區(qū)域42中，鍺百分比顯著的高于 覆蓋層44和下面的外延區(qū)域38中的鍺百分比。堆積SiGe區(qū)域42中的鍺百分比比外延層 38中的鍺百分比高出差值ΛΡ，其可以介于約5%至約20%的范圍內(nèi)。
[0047] 再次參考圖7,外延區(qū)域42具有厚度T1，且覆蓋層44具有大于厚度Tl的厚度T2。 厚度T2也可以顯著的大于厚度Tl，例如，比率T2/T1大于約2。在一些示例性實(shí)施例中，t匕 率T2/T1可以介于約2和約10的范圍內(nèi)。保持厚度T2大于厚度Tl有利于減小形成的源 極和漏極硅化物區(qū)域中的形態(tài)退化。如果厚度T2等于或小于厚度T1，由于高鍺百分比，由 堆積區(qū)域42的硅化導(dǎo)致形成的硅化物區(qū)域的形態(tài)退化會很嚴(yán)重，并可能導(dǎo)致硅化物區(qū)域 中的隔離，進(jìn)而導(dǎo)致可靠性問題。
[0048] 接下來，如圖8所示，根據(jù)一些實(shí)施例，去除硬掩模28(如果存在)，且形成替代柵 極以代替柵極電介質(zhì)24和柵電極26。在可選實(shí)施例中，未通過替代柵極代替柵極電介質(zhì) 24和柵電極26(圖7)。在形成替代柵極的實(shí)施例中，柵極電介質(zhì)24和柵電極26用作偽柵 極。圖8示出了包括替代柵極的示例性結(jié)構(gòu)。形成工藝可以包括形成層間電介質(zhì)（ILD)46， 實(shí)施CMP以使ILD46的頂面與柵電極26或硬掩模28(如果存在）平齊，并去除偽柵極。然 后可以形成柵極介電層和柵電極層以填充通過去除偽柵極留下的開口，然后實(shí)施CMP以去 除柵極介電層和柵電極層的過量部分。保留的替代柵極包括柵極電介質(zhì)24'和柵電極26'。 例如，柵極電介質(zhì)24'可以包括k值大于約7. 0的高k介電材料，柵電極26'可以包括金屬 或金屬合金?？梢杂芍T如磷娃酸鹽玻璃（PSG)、硼娃酸鹽玻璃（BSG)、硼摻雜的磷娃酸鹽玻 璃（BPSG)等形成ILD46,接下來，形成接觸開口48,從而露出下面的覆蓋層44。
[0049] 圖9示出了源極/漏極硅化物區(qū)域52的形成?？梢酝ㄟ^在器件(包括覆蓋層44 的露出表面）上方沉積硅化物金屬(諸如鈦、鈷、鎳、鎢等）的薄層(未示出）形成硅化物區(qū)域 52。然后加熱晶圓10,無論金屬在何處與硅接觸，其均導(dǎo)致硅化反應(yīng)的發(fā)生。作為反應(yīng)的結(jié) 果，在硅/SiGe和金屬之間形成金屬硅化物層。通過使用腐蝕金屬但不腐蝕硅化物的蝕刻 齊U，選擇性地去除未反應(yīng)的金屬。作為硅化的結(jié)果，源極/漏極硅化物區(qū)域52延伸進(jìn)入并 穿透覆蓋層44。源極/漏極硅化物區(qū)域52可以與堆積SiGe區(qū)域42接觸。在一些示例性 實(shí)施例中，每一個(gè)堆積SiGe區(qū)域42的頂層被硅化，而每一個(gè)堆積SiGe區(qū)域42的底層保持 未被硅化。因此，堆積SiGe區(qū)域42的底層具有與源極/漏極硅化物區(qū)域52的底面接觸的 頂面，以及與外延區(qū)域38的頂面接觸的底面。此外，外延區(qū)域42的頂層可以與相應(yīng)鄰近的 硅化物區(qū)域52平齊或位于其側(cè)面上。
[0050] 圖10示出了源極/漏極接觸插塞54的形成，其通過在開口 48 (圖9)內(nèi)填充諸如 鎢、銅、鋁、鈦、鈷、硅、鍺等的導(dǎo)電材料而形成，并實(shí)施CMP以使接觸插塞54的頂面與ILD46 的頂面平齊。因此完成了MOS晶體管60的形成。MOS晶體管60包括外延區(qū)域38、42和可 能作為源極和漏極區(qū)域的覆蓋層44的保留部分。
[0051] 圖12示例性的示出了在MOS器件60的源極和漏極區(qū)域及源極/漏極硅化物區(qū)域 中的鍺分布(線64)。線64表示沿圖10中的箭頭62的路徑的鍺百分比。在圖12中也示出 了圖10中相應(yīng)的區(qū)域38、42和44/52以表示鍺百分比與相應(yīng)區(qū)域之間的對應(yīng)關(guān)系。X軸示 出了從硅化物區(qū)域52 (圖10)的頂面開始測量的深度。Y軸表示示例性的鍺百分比。由于 圖12是示意圖，因此X軸和Y軸未標(biāo)記數(shù)值。如圖12所示，在硅化物區(qū)域52的頂部中的 鍺百分比(線64)非常低。
[0052] 圖12還示例性示出了在MOS器件60的源極和漏極區(qū)域中的金屬分布曲線（線 66)，其中，線66反映出硅化物金屬（例如，鎳或鈷）的相對量。在圖12示出的實(shí)例中，通過 硅化覆蓋層44形成硅化物區(qū)域52,并基本上不對堆積SiGe區(qū)域42進(jìn)行硅化。因此，在圖 12中，硅化物金屬的量在堆積SiGe區(qū)域42內(nèi)顯著的減少。在可選實(shí)施例中，硅化物金屬的 量可以減少至堆積SiGe區(qū)域42的中間水平。
[0053] 在本發(fā)明的實(shí)施例中，形成具有接觸下面的堆積SiGe層的底面的源極/漏極硅化 物區(qū)域，其中，堆積SiGe層具有高鍺百分比。因此，與源極/漏極硅化物區(qū)域和具有較低鍺 百分比的SiGe層之間的勢壘高度相比，減小了源極/漏極硅化物區(qū)域和相應(yīng)下面的堆積 SiGe層之間的肖特基勢壘高度。從而減小了源極/漏極接觸件的接觸電阻。然而，增加的 鍺百分比導(dǎo)致形成的硅化物的形態(tài)退化，其可以導(dǎo)致硅化物區(qū)域中的金屬隔離。然而，在本 發(fā)明的實(shí)施例中，具有高鍺百分比的堆積SiGe層的厚度非常小，并且由于堆積SiGe層的硅 化形成的相應(yīng)的硅化物非常薄，并且因此，形態(tài)退化對源極/漏極硅化物的質(zhì)量具有最小 化效應(yīng)。
[0054] 根據(jù)一些實(shí)施例，一種集成電路結(jié)構(gòu)包括：位于半導(dǎo)體襯底上方的柵極堆疊件，以 及延伸到半導(dǎo)體襯底內(nèi)的開口，其中，開口鄰近柵極堆疊件。第一硅鍺區(qū)域設(shè)置在開口中， 其中，第一硅鍺區(qū)域具有第一鍺百分比。第二硅鍺區(qū)域覆蓋第一硅鍺區(qū)域，其中，第二硅鍺 區(qū)域具有大于第一鍺百分比的第二鍺百分比。金屬硅化物區(qū)域位于第二硅鍺區(qū)域上方且與 第二硅鍺區(qū)域接觸。
[0055] 根據(jù)其他實(shí)施例，一種集成電路結(jié)構(gòu)包括：半導(dǎo)體襯底，以及位于半導(dǎo)體襯底上方 的柵極堆疊件，其中，柵極堆疊件包括在MOS器件中。MOS器件的源極/漏極區(qū)域延伸到半 導(dǎo)體襯底內(nèi)。源極/漏極區(qū)域包括第一硅鍺區(qū)域，其具有第一鍺百分比。源極/漏極區(qū)域 還包括位于第一硅鍺區(qū)域上方的第二硅鍺區(qū)域，其中，第二硅鍺區(qū)域具有大于第一鍺百分 比的第二鍺百分比。硅帽位于第二硅鍺區(qū)域上方且與第二硅鍺區(qū)域接觸。金屬硅化物區(qū)域 穿透硅帽以與第二硅鍺區(qū)域接觸。
[0056] 根據(jù)又一些其他實(shí)施例，一種方法包括：在半導(dǎo)體襯底上方形成柵極堆疊件，以及 形成延伸到半導(dǎo)體襯底內(nèi)的開口，其中開口位于柵極堆疊件的側(cè)面上。實(shí)施第一外延以在 開口中生長第一硅鍺區(qū)域，其中，第一硅鍺區(qū)域具有第一鍺百分比。實(shí)施第二外延以在第一 硅鍺區(qū)域上方生長第二硅鍺區(qū)域，其中，第二硅鍺區(qū)域具有大于第一鍺百分比的第二鍺百 分比。該方法還包括在第二硅鍺區(qū)域上方形成基本上不含鍺的硅帽，該硅帽與第二硅鍺區(qū) 域接觸。
[0057] 盡管已經(jīng)詳細(xì)地描述了實(shí)施例及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要 求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范 圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、物質(zhì)組成、工具、方法和步驟的特定實(shí)施 例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，根據(jù)本發(fā)明，可以使用現(xiàn)有的或今后將開發(fā)的用于執(zhí) 行與本發(fā)明所述的相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造、物 質(zhì)組成、工具、方法或步驟。相應(yīng)的，附加的權(quán)利要求旨在將這些工藝、機(jī)器、制造、物質(zhì)組 成、工具、方法或步驟包括在它們的范圍。此外，每個(gè)權(quán)利要求構(gòu)成一個(gè)獨(dú)立的實(shí)施例，并且 不同權(quán)利要求及實(shí)施例的組合均在本公開的范圍之內(nèi)。
【權(quán)利要求】
1. 一種集成電路結(jié)構(gòu)，包括： 半導(dǎo)體襯底； 柵極堆疊件，位于所述半導(dǎo)體襯底上方； 開口，延伸到所述半導(dǎo)體襯底內(nèi)，其中，所述開口鄰近所述柵極堆疊件； 第一娃錯(cuò)區(qū)域，位于所述開口中，所述第一娃錯(cuò)區(qū)域具有第一錯(cuò)百分比； 第二娃錯(cuò)區(qū)域，位于所述第一娃錯(cuò)區(qū)域上方，所述第二娃錯(cuò)區(qū)域具有大于所述第一錯(cuò) 百分比的第二錯(cuò)百分比；W及 金屬娃化物區(qū)域，位于所述第二娃錯(cuò)區(qū)域上方且與所述第二娃錯(cuò)區(qū)域接觸。
2. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括： 基本上不含錯(cuò)的娃帽，位于所述第二娃錯(cuò)區(qū)域上方，其中，所述金屬娃化物區(qū)域穿透所 述娃帽。
3. 根據(jù)權(quán)利要求2所述的集成電路結(jié)構(gòu)，其中，所述第二娃錯(cuò)區(qū)域具有第一厚度，并且 所述娃帽具有大于所述第一厚度的第二厚度。
4. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述第二娃錯(cuò)區(qū)域包括下部，其中，所 述下部的頂面與所述金屬娃化物區(qū)域的底面接觸，并且所述下部的底面與所述第一娃錯(cuò)區(qū) 域的頂面接觸。
5. 根據(jù)權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中，所述第二娃錯(cuò)區(qū)域還包括：位于所述下 部上方的上部，并且所述第二娃錯(cuò)區(qū)域的上部位于所述金屬娃化物區(qū)域的側(cè)面并與所述金 屬娃化物區(qū)域平齊。
6. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，在所述第一娃錯(cuò)區(qū)域和所述第二娃錯(cuò) 區(qū)域之間的界面處，錯(cuò)百分比驟然改變。
7. 根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述第二錯(cuò)百分比比所述第一錯(cuò)百分 比高出約5〇/〇。
8. -種集成電路結(jié)構(gòu)，包括： 半導(dǎo)體襯底； 柵極堆疊件，位于所述半導(dǎo)體襯底上方，所述柵極堆疊件包括在金屬氧化物半導(dǎo)體 (MOS)器件中； 所述MOS器件的源極/漏極區(qū)域，延伸到所述半導(dǎo)體襯底內(nèi)，所述源極/漏極區(qū)域包 括： 第一娃錯(cuò)區(qū)域，其中，所述第一娃錯(cuò)區(qū)域具有第一錯(cuò)百分比；和 第二娃錯(cuò)區(qū)域，位于所述第一娃錯(cuò)區(qū)域上方，所述第二娃錯(cuò)區(qū)域具有大于所述第一錯(cuò) 百分比的第二錯(cuò)百分比； 娃帽，位于所述第二娃錯(cuò)區(qū)域上方且與所述第二娃錯(cuò)區(qū)域接觸；W及 金屬娃化物區(qū)域，穿透所述娃帽W與所述第二娃錯(cuò)區(qū)域接觸。
9. 根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中，所述第二錯(cuò)百分比比所述第一錯(cuò)百分 比高出約5%。
10. -種方法，包括： 在半導(dǎo)體襯底上方形成柵極堆疊件； 形成延伸到所述半導(dǎo)體襯底內(nèi)的開口，其中，所述開口位于所述柵極堆疊的側(cè)邊； 實(shí)施第一外延w在所述開口中生長第一娃錯(cuò)區(qū)域，其中，所述第一娃錯(cuò)區(qū)域具有第一 錯(cuò)百分比； 實(shí)施第二外延W在所述第一娃錯(cuò)區(qū)域上方生長第二娃錯(cuò)區(qū)域，其中，所述第二娃錯(cuò)區(qū) 域具有大于所述第一錯(cuò)百分比的第二錯(cuò)百分比；W及 在所述第二娃錯(cuò)區(qū)域上方形成基本上不含錯(cuò)的娃帽，所述娃帽與所述第二娃錯(cuò)區(qū)域接 觸。
【文檔編號】H01L29/423GK104347688SQ201310594148
【公開日】2015年2月11日 申請日期:2013年11月21日 優(yōu)先權(quán)日:2013年8月9日
【發(fā)明者】郭紫微, 李昆穆, 宋學(xué)昌, 李啟弘, 李資良 申請人:臺灣積體電路制造股份有限公司