高集成度日形源漏柵輔控u形溝道高遷移率無結(jié)晶體管的制作方法
【專利摘要】本發(fā)明涉及一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，采用日形輔控柵電極和柵電極等兩個彼此獨(dú)立控制的柵電極，在保證降低器件摻雜濃度的以提高遷移率，避免高摻雜濃度下隨機(jī)散射效應(yīng)增強(qiáng)所導(dǎo)致的器件遷移率及穩(wěn)定性的下降的同時，利用日形輔控柵電極有效降低了源漏區(qū)域的電阻，從而解決了普通無結(jié)晶體管溝道摻雜濃度過低會帶來源漏電阻的增加，而摻雜濃度過高又會導(dǎo)致器件遷移率和穩(wěn)定性下降這二者之間的矛盾，同時采用U形單晶硅作為器件的溝道部分，對比于普通平面結(jié)構(gòu)，在不額外增加芯片面積的前提下，顯著增加有效溝道長度以降低器件在深納米尺度下的短溝道效應(yīng)，因此適于推廣應(yīng)用。
【專利說明】高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于超大規(guī)模集成電路制造領(lǐng)域，具體涉及一種適用于超高集成度集成電路制造的高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管結(jié)構(gòu)。
【背景技術(shù)】
[0002]集成電路的基本單元MOSFETs晶體管隨著尺寸的不斷減小，需要在幾個納米的距離內(nèi)實(shí)現(xiàn)多個數(shù)量級的濃度差來形成極陡的源極和漏極PN結(jié)，這樣的濃度梯度對于摻雜和熱處理工藝有極高的要求。通過在SOI晶圓上制成的無結(jié)的場效應(yīng)晶體管可有效解決上述問題，無結(jié)晶體管采用多子導(dǎo)通，器件的源區(qū)、漏區(qū)和溝道區(qū)域具有相同的高摻雜濃度，利用將硅薄膜做得足夠薄的特點(diǎn)，以N型器件為例，當(dāng)柵極處于反向偏壓時，由于硅薄膜很薄，溝道區(qū)域的電子在柵電場的作用下很容易被耗盡，從而實(shí)現(xiàn)器件的阻斷狀態(tài)。隨著柵極偏壓的增大，溝道區(qū)域的多子耗盡解除，并在界面處形成電子積累以實(shí)現(xiàn)器件的開啟。然而，這種高摻雜濃度的溝道會導(dǎo)致器件的遷移率明顯下降，且雜質(zhì)隨機(jī)散射會導(dǎo)致器件的可靠性受到嚴(yán)重影響。為提高無結(jié)型器件的遷移率及可靠性，就需要降低硅薄膜的摻雜濃度，然而摻雜濃度的降低會帶來源漏電阻的增加而影響器件的開啟特性。此外，基于平面結(jié)構(gòu)的普通晶體管結(jié)構(gòu)，隨著溝道長度的不斷縮短，短溝道效應(yīng)逐漸增強(qiáng)，器件難以關(guān)斷。因此，為解決現(xiàn)有晶體管所存在的的上述問題，需設(shè)計(jì)能夠克服短溝道效應(yīng)且具有高集成度聞遷移率的無結(jié)晶體管。
【發(fā)明內(nèi)容】
[0003]發(fā)明目的
為解決無結(jié)晶體管遷移率與源漏電阻之間存在的矛盾關(guān)系以及克服普通平面結(jié)構(gòu)晶體管的短溝道效應(yīng)，本發(fā)明提供一種具有高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管結(jié)構(gòu)。
[0004]技術(shù)方案
本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn)的:
一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，包括SOI晶圓的硅襯底，SOI晶圓的硅襯底上方為SOI晶圓的絕緣層；其特征在于:S0I晶圓的絕緣層上方為U形單晶硅，U形單晶硅的外側(cè)表面附有柵極絕緣層，相鄰的U形單晶硅之間通過絕緣介質(zhì)層隔離；柵極絕緣層表面附有柵電極，柵電極上方為日形輔控柵電極，并通過絕緣介質(zhì)層與柵電極絕緣隔離，U形單晶硅的上表面淀積有絕緣介質(zhì)層，并通過刻蝕工藝刻蝕掉U形單晶硅兩端上表面的絕緣介質(zhì)層，并在刻蝕掉的通孔中注入金屬分別生成為源電極和漏電極。
[0005]日形輔控柵電極和柵電極這兩個電極為彼此獨(dú)立控制的電極，二者通過絕緣介質(zhì)層實(shí)現(xiàn)彼此絕緣，其中日形輔控柵電極對U形單晶硅的兩個垂直部分的上端形成四面圍繞，對位于U形單晶硅的兩個垂直部分的上端的電場、電勢及載流子分布起主要控制作用，而柵電極則位于日形輔控柵電極的下方，對U形單晶硅除兩端之外的垂直部分以及水平部分形成四面圍繞，并對其內(nèi)部的電場、電勢及載流子分布起主要控制作用。日形輔控柵電極始終處于高電位，使U形單晶硅上表面兩端的部分形成電子積累，從而降低作為器件源極區(qū)和漏極區(qū)的U形單晶硅的上表面的阻值，使兩端始終處于低阻狀態(tài)，即有效降低源漏電阻。
[0006]U形單晶硅作為器件的溝道部分，由具有摻雜濃度低于117CnT3的高遷移率單晶硅材料形成，對比于普通的高摻雜濃度無結(jié)晶體管，器件的溝道部分由于摻雜濃度較低，因此不會由于高濃度下?lián)诫s雜質(zhì)散射效應(yīng)增強(qiáng)而導(dǎo)致器件遷移率的明顯下降。
[0007]柵極絕緣層是具有高介電常數(shù)的絕緣材料介質(zhì)層或者二氧化硅層。
[0008]優(yōu)點(diǎn)及效果
本發(fā)明具有如下優(yōu)點(diǎn)及有益效果:
1.由于本發(fā)明采用日形輔控柵電極和柵電極這兩個彼此獨(dú)立控制的柵電極，使得器件的溝道在低摻雜濃度下，在保證高遷移率的同時，依然可以通過日形輔控柵電極的獨(dú)立控制作用獲得較低的源漏電阻，從而有效解決了普通無結(jié)晶體管溝道摻雜濃度過低會帶來源漏電阻的增加而影響器件的開啟特性的這一問題。
[0009]2.本發(fā)明采用U形單晶硅作為器件的溝道部分，U形單晶硅兩側(cè)的垂直部分所形成的溝道分別位于源電極和漏電極的下方，對比于普通平面結(jié)構(gòu)，在不占用額外的芯片面積的前提下，增加了器件的有效溝道長度，因此有助于器件克服短溝道效應(yīng)的影響。
[0010]3.本發(fā)明所采用的日形輔控柵電極和柵電極，具有對U形單晶硅的各部分形成四面圍繞的結(jié)構(gòu)特征，該結(jié)構(gòu)特征使得日形輔控柵電極和柵電極對U形單晶硅內(nèi)的電場、電勢和載流子分布的控制能力得到增強(qiáng)，有利于輔助提高器件克服短溝道效應(yīng)的影響，并有利于提高器件的亞閾值特性，使器件具有更陡的亞閾值斜率以獲得更好的開關(guān)特性。
【專利附圖】
【附圖說明】
[0011]圖1為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在SOI襯底上形成的三維結(jié)構(gòu)示意圖；
圖2為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在SOI襯底上形成的俯視圖；
圖3為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在剝離了絕緣介質(zhì)層位于器件上表面部分后的三維結(jié)構(gòu)示意圖；
圖4為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在剝離了絕緣介質(zhì)層位于器件上表面部分后的俯視圖；
圖5為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了源電極和漏電極之后的三維結(jié)構(gòu)示意圖；
圖6為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了源電極和漏電極之后的俯視圖；
圖7為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了日形輔控柵電極之后的三維結(jié)構(gòu)示意圖；
圖8為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了日形輔控柵電極之后的俯視圖； 圖9為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了絕緣介質(zhì)層位于日形輔控柵電極和柵電極之間部分之后的三維結(jié)構(gòu)示意圖；
圖10為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了絕緣介質(zhì)層位于日形輔控柵電極和柵電極之間部分之后的俯視圖；
圖11為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了柵電極之后的三維結(jié)構(gòu)示意圖；
圖12為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了柵電極之后的俯視圖；
圖13為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了柵極絕緣層之后的三維結(jié)構(gòu)示意圖；
圖14為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在上述基礎(chǔ)之上剝離了柵極絕緣層之后的俯視圖；
圖15至圖42為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管結(jié)構(gòu)單元制備方法的一個具體實(shí)例的工藝流程圖。
[0012]圖15是步驟一示意圖，
圖16是步驟一俯視圖，
圖17是步驟二不意圖，
圖18是步驟二俯視圖，
圖19是步驟二不意圖，
圖20是步驟三俯視圖，
圖21是步驟四示意圖，
圖22是步驟四俯視圖，
圖23是步驟五示意圖，
圖24是步驟五俯視圖，
圖25是步驟六不意圖，
圖26是步驟六俯視圖，
圖27是步驟七不意圖，
圖28是步驟七俯視圖，
圖29是步驟八示意圖，
圖30是步驟八俯視圖，
圖31是步驟九示意圖，
圖32是步驟九俯視圖。
[0013]圖33是步驟十示意圖，
圖34是步驟十俯視圖，
圖35是步驟^^一示意圖，
圖36是步驟i^一俯視圖，
圖37是步驟十二不意圖，
圖38是步驟十二俯視圖，
圖39是步驟十二不意圖， 圖40是步驟十三俯視圖，
圖41是步驟十四示意圖，
圖42是步驟十四俯視圖。
[0014]附圖標(biāo)記說:
1、源電極；2、漏電極；3、日形輔控柵電極；4、柵電極；5、柵極絕緣層；6、絕緣介質(zhì)層；7、U形單晶硅；8、S0I晶圓的絕緣層；9、S0I晶圓的硅襯底。
【具體實(shí)施方式】
[0015]下面結(jié)合附圖對本發(fā)明做進(jìn)一步的說明:
本發(fā)明提供一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，通過日形輔控柵電極3和柵電極4這兩個彼此獨(dú)立控制的電極的共同作用，在低摻雜濃度的條件下，實(shí)現(xiàn)高遷移率，低源漏電阻的無結(jié)晶體管。以N型為例，當(dāng)器件工作時，日形輔控柵電極3始終保持恒定高電位，使日形輔控柵電極3的左右兩側(cè)所對應(yīng)的分別位于源電極I和漏電極2下方的U形單晶硅7的左右兩端形成電子積累，所積累的電子增強(qiáng)了作為器件源區(qū)和漏區(qū)的U形單晶硅7的左右兩端的導(dǎo)電能力，即有效地降低了源漏電阻；而柵電極4為實(shí)際控制器件開啟或關(guān)斷的柵電極，當(dāng)柵電極4處于低電位時，U形單晶硅7的位于柵電極4左右兩側(cè)及下方的區(qū)域的電子在柵電極4的電場效應(yīng)下被排空，使U形單晶硅7所形成的U形溝道處于夾斷狀態(tài)，因此此時器件處于關(guān)斷狀態(tài)，隨著柵電極4電位的逐漸升高，U形單晶硅7所形成的U形溝道內(nèi)的電子數(shù)也隨之逐漸增加，當(dāng)柵電極4處于高電位時，在電場效應(yīng)的作用下，大量電子形成于U形單晶硅7與柵極絕緣層5的界面處形成電子積累，使U形單晶硅7所形成的U形溝道處于開啟狀態(tài)，因此此時器件處于開啟狀態(tài)，通過上述【具體實(shí)施方式】實(shí)現(xiàn)具有高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管。
[0016]為達(dá)到本發(fā)明所述的器件功能，本發(fā)明所提出的這種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，其核心結(jié)構(gòu)特征為:
1.為使器件具有高遷移率，U形單晶硅7由摻雜濃度低于117CnT3的高遷移率單晶硅材料形成；為增強(qiáng)日形輔控柵電極3和柵電極4對U形單晶硅7內(nèi)各部分載流子濃度分布的控制能力，柵極絕緣層5可以是具有高介電常數(shù)的絕緣材料介質(zhì)層，但也可以是二氧化硅層。
[0017]2.日形輔控柵電極3作為獨(dú)立控制的柵電極之一，對U形單晶硅7兩側(cè)垂直部分臨近源電極I和漏電極2的兩端，并對其起主要控制作用，所采用的日形結(jié)構(gòu)特征，使日形輔控柵電極3分別對U形單晶硅7兩側(cè)垂直部分臨近源電極I和漏電極2的兩端形成四面圍繞，有助于增強(qiáng)日形輔控柵電極3對源區(qū)和漏區(qū)電場、電勢和載流子分布的控制能力，在器件工作時始終保持恒定高電位，使U形單晶硅7的左右兩端形成濃度高于102°cm_3的電子積累，所積累的電子增強(qiáng)了作為器件源區(qū)和漏區(qū)的U形單晶硅7兩側(cè)垂直部分臨近源電極I和漏電極2的兩端的導(dǎo)電能力，即有效地降低了源漏電阻；
3.柵電極4作為獨(dú)立控制的柵電極之一，為實(shí)際控制器件開啟或關(guān)斷的柵電極，對U形單晶硅7內(nèi)除日形輔控柵電極3控制的兩側(cè)垂直部分的臨近源電極I和漏電極2的兩端以外的其它部分起主要控制作用，柵電極4處于低電位時，U形單晶硅7的位于柵電極4左右兩側(cè)及下方的區(qū)域的電子在柵電極4的電場效應(yīng)下被排空，使U形單晶硅7所形成的U形溝道處于夾斷狀態(tài)，因此此時器件處于關(guān)斷狀態(tài)，隨著柵電極4電位的逐漸升高，U形單晶硅7所形成的U形溝道內(nèi)的電子數(shù)也隨之逐漸增加，當(dāng)柵電極4處于高電位時，在電場效應(yīng)的作用下，大量電子形成于U形單晶硅7與柵極絕緣層5的界面處形成電子積累，使U形單晶硅7所形成的U形溝道處于開啟狀態(tài)，因此此時器件處于開啟狀態(tài)，柵電極4同樣對U形單晶硅7形成四面圍繞，因此增強(qiáng)了柵電極4對U形單晶硅7內(nèi)電場、電勢及載流子分布的控制能力，有助于降低器件的短溝道效應(yīng)，并提高亞閾值斜率以改善器件的開關(guān)特性。
[0018]4.柵電極4與日形輔控柵電極3 二者之間通過絕緣介質(zhì)層6彼此絕緣。
[0019]5.本發(fā)明采用U形單晶硅作為器件的溝道部分，其兩側(cè)的垂直溝道部分分別位于源電極和漏電極的下方，對比于普通平面結(jié)構(gòu)，在不占用額外的芯片面積的前提下，增加了器件的有效溝道長度，因此有助于器件克服短溝道效應(yīng)的影響。
[0020]下面結(jié)合附圖對本發(fā)明做進(jìn)一步的說明:
如圖1為本發(fā)明高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在SOI襯底上形成的三維結(jié)構(gòu)示意圖；圖2為圖1沿A面切割后得到的高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在SOI襯底上形成的結(jié)構(gòu)的剖面圖；圖3為圖1沿B面切割后得到的高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在SOI襯底上形成的結(jié)構(gòu)的剖面圖；具體包括SOI晶圓的硅襯底9，SOI晶圓的硅襯底9上方為SOI晶圓的絕緣層8 ； SOI晶圓的絕緣層8上方為U形單晶硅7，U形單晶硅7的表面附有柵極絕緣層5，相鄰的U形單晶硅7之間通過絕緣介質(zhì)層6隔離；柵極絕緣層5表面附有柵電極4，柵電極4上方為日形輔控柵電極3，并通過絕緣介質(zhì)層6與柵電極4絕緣隔離，U形單晶硅7的上表面淀積有絕緣介質(zhì)層6，并通過刻蝕工藝刻蝕掉U形單晶硅7兩端上表面的絕緣介質(zhì)層6，并在刻蝕掉的通孔中注入金屬分別生成為源電極I和漏電極2 ;如圖4為本發(fā)明提供的一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在剝離了絕緣介質(zhì)層6在器件上表面的部分、源電極I和漏電極2之后的三維結(jié)構(gòu)示意圖；圖5為本發(fā)明提供的一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在剝離了絕緣介質(zhì)層6、源電極I和漏電極2之后的俯視圖；圖6為本發(fā)明提供的一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在剝離了絕緣介質(zhì)層6在器件上表面和位于日形輔控柵電極3與柵電極4之間的部分、源電極1、漏電極2和日形輔控柵電極3之后的三維結(jié)構(gòu)示意圖；圖7為本發(fā)明提供的一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管在剝離了絕緣介質(zhì)層6在器件上表面和位于日形輔控柵電極3與柵電極4之間的部分、源電極1、漏電極2和日形輔控柵電極3之后的俯視圖;U形單晶硅7的摻雜濃度設(shè)置為低于117CnT3 ;為增強(qiáng)日形輔控柵電極3和柵電極4對U形單晶硅7內(nèi)電場、電勢及載流子分布的控制能力，柵極絕緣層5可以是具有高介電常數(shù)的絕緣材料介質(zhì)層，也可以是普通的二氧化硅材料。
[0021]本發(fā)明所提出的這種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管的單元及陣列的具體制造工藝步驟如下:
步驟一、提供一個摻雜濃度低于117CnT3的SOI晶圓，SOI晶圓的下方為SOI晶圓的硅襯底9，SOI晶圓上方為用于形成U形單晶硅7的單晶硅薄膜，二者之間為SOI晶圓的絕緣層8，通過光刻、刻蝕等工藝在所提供的SOI晶圓的絕緣層8上形成如圖15、圖16所示，所示的長方體狀區(qū)域，該區(qū)域用于進(jìn)一步形成U形單晶硅7 ;
步驟二、如圖17、圖18所示，在晶圓上方通過淀積具有高介電常數(shù)的絕緣介質(zhì)，拋平表面； 步驟三、如圖19、圖20所示，在上述步驟基礎(chǔ)上，刻蝕掉兩側(cè)部分的具有高介電常數(shù)的絕緣介質(zhì)，并淀積器件間隔離用的絕緣介質(zhì)，拋平表面后初步形成絕緣介質(zhì)層6 ；
步驟四、如圖21、圖22所示，通過刻蝕工藝，將長方體狀的單晶硅薄膜刻蝕成具有字母U形的單晶硅薄膜，以此進(jìn)一步生成U形單晶硅7 ；
步驟五、如圖23、圖24所示，在上述步驟基礎(chǔ)上繼續(xù)通過刻蝕工藝將單晶硅薄膜兩側(cè)的部分去掉，以此最終形成用作器件溝道部分的U形單晶硅7 ；
步驟六、如圖25、圖26所示，在上述步驟基礎(chǔ)上在晶圓表面淀積具有高介電常數(shù)的絕緣介質(zhì)，拋平表面，以此初步形成柵極絕緣層7 ；
步驟七、如圖27、圖28所示，在上述步驟基礎(chǔ)上通過刻蝕工藝刻蝕掉中間部分的具有高介電常數(shù)的絕緣介質(zhì)，以此進(jìn)一步生成柵極絕緣層7 ；
步驟八、如圖29、圖30所示，在上述步驟的基礎(chǔ)上再次通過刻蝕工藝刻蝕掉兩側(cè)的具有高介電常數(shù)的絕緣介質(zhì)，以此最終生成柵極絕緣層7 ；
步驟九、如圖31、圖32所示，在晶圓表面淀積金屬或多晶硅，拋平表面，以此初步形成柵電極4 ;
步驟十、如圖33、圖34所示，刻蝕掉部分絕緣介質(zhì)層6 ；
步驟十一、如圖35、圖36所示，再次淀積金屬或多晶硅，拋平表面，以此進(jìn)一步形成柵電極4 ;
步驟十二、如圖37、圖38所示，通過刻蝕工藝，刻蝕掉部分多晶硅，以此最終生成柵電極4，并為H形輔控柵電極3和位于H形輔控柵電極3柵電極4之間的絕緣介質(zhì)層6預(yù)留空間；
步驟十三、如圖39、圖40所示，淀積絕緣介質(zhì)，拋平表面后通過刻蝕工藝，形成絕緣介質(zhì)層6位于H形輔控柵電極3柵電極4之間的部分；
步驟十四、如圖41、圖42所不，在上述步驟基礎(chǔ)上在晶圓表面再次淀積金屬或多晶娃并拋平表面，以此生成日形輔控柵電極3 ；
步驟十五、在上述步驟基礎(chǔ)上在晶圓表面再次淀積絕緣介質(zhì)以進(jìn)一步生成絕緣介質(zhì)層6，拋平表面后通過刻蝕工藝刻蝕掉U形單晶硅7兩端上表面的絕緣介質(zhì)層6以生成源、漏通孔，并分別在源、漏通孔中注入金屬以生成源電極I和漏電極2，如圖1、圖2所示，通過上述步驟最終生成本發(fā)明所提出的高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管。
【權(quán)利要求】
1.一種高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，包括SOI晶圓的硅襯底(9)，SOI晶圓的硅襯底(9)上方為SOI晶圓的絕緣層(8);其特征在于:S0I晶圓的絕緣層(8)上方為U形單晶硅(7)，U形單晶硅(7)的外側(cè)表面附有柵極絕緣層(5)，相鄰的U形單晶硅(7)之間通過絕緣介質(zhì)層(6)隔離；柵極絕緣層(5)表面附有柵電極(4)，柵電極(4)上方為日形輔控柵電極(3)，并通過絕緣介質(zhì)層(6)與柵電極(4)絕緣隔離，U形單晶硅(7)的上表面淀積有絕緣介質(zhì)層(6 )，并通過刻蝕工藝刻蝕掉U形單晶硅(7 )兩端上表面的絕緣介質(zhì)層(6)，并在刻蝕掉的通孔中注入金屬分別生成為源電極(I)和漏電極(2)。
2.根據(jù)權(quán)利要求1所述的高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，其特征在于:日形輔控柵電極(3 )和柵電極(4)這兩個電極為彼此獨(dú)立控制的電極，二者通過絕緣介質(zhì)層(6 )實(shí)現(xiàn)彼此絕緣，其中日形輔控柵電極(3 )對U形單晶硅(7 )的兩個垂直部分的上端形成四面圍繞，而柵電極(4)則位于日形輔控柵電極(3)的下方。
3.根據(jù)權(quán)利要求1所述的高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，其特征在于:U形單晶硅(7)作為器件的溝道部分，由摻雜濃度低于117CnT3的高遷移率單晶娃材料形成。
4.根據(jù)權(quán)利要求1所述的高集成度日形源漏柵輔控U形溝道高遷移率無結(jié)晶體管，其特征在于:柵極絕緣層(7)是具有高介電常數(shù)的絕緣材料介質(zhì)層或者二氧化硅層。
【文檔編號】H01L29/78GK104282753SQ201310594264
【公開日】2015年1月14日 申請日期:2013年11月20日 優(yōu)先權(quán)日:2013年11月20日
【發(fā)明者】靳曉詩, 劉溪, 揣榮巖 申請人:沈陽工業(yè)大學(xué)