形成esd器件及其結(jié)構(gòu)的方法
【專利摘要】本發(fā)明涉及形成ESD器件及其結(jié)構(gòu)的方法。在一個實施方案中，ESD器件被配置成包括協(xié)助形成所述ESD器件的觸發(fā)的觸發(fā)器件。所述觸發(fā)器件被配置成響應(yīng)于輸入電壓具有不小于所述ESD器件的所述觸發(fā)值的值而啟動晶體管或SCR的晶體管。
【專利說明】形成ESD器件及其結(jié)構(gòu)的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明大致關(guān)于電子器件且更特定言關(guān)于半導體、其結(jié)構(gòu)及形成半導體器件的方法。
【背景技術(shù)】
[0002]在過去，半導體行業(yè)利用不同方法及結(jié)構(gòu)以形成靜電放電(ESD)保護器件。在一些應(yīng)用中，ESD器件可用于保護連接至可以3Gbps以上的高數(shù)據(jù)速率運作的高速串行數(shù)據(jù)接口(諸如HDM1、USB3.0及類似接口)的電路。用于保護信號線的ESD器件通常應(yīng)具有低電容及插入損耗以維持信號完整性。信號在線的正常運作電壓水平隨技術(shù)進步而繼續(xù)降低。一些先前ESD保護電路在ESD瞬變期間具有相對較高箝位電壓且還可具有相對較高動態(tài)電阻(Rdyn)。高箝位電壓可導致?lián)p壞連接至信號線的收發(fā)器及/或其它器件。
[0003]因此，需具有一種靜電放電(ESD)器件，其具有低電容、對正及負ESD事件反應(yīng)、具有低箝位電壓、制作中易于控制、具有可被控制的箝位電壓及/或具有低動態(tài)電阻。
【專利附圖】

【附圖說明】
[0004]圖1示意圖示根據(jù)本發(fā)明的靜電放電(ESD)保護器件或ESD器件的一部分的實施方案。
[0005]圖2是根據(jù)本發(fā)明的圖1的ESD器件的V-1特性的實例的曲線圖；
[0006]圖3圖示根據(jù)本發(fā)明的圖1的ESD器件的一部分的實施方案的實例的放大平面圖。
[0007]圖4圖示根據(jù)本發(fā)明的圖1及圖3的ESD器件的截面圖的實施方案的實例。
[0008]圖5圖示根據(jù)本發(fā)明的處于形成ESD器件的方法的實施方案的實例的一個階段上的圖1及圖3至圖4的ESD器件的截面圖。
[0009]圖6圖示根據(jù)形成根據(jù)本發(fā)明的圖1及圖3至圖4的ESD器件的方法的實施方案的實例的后續(xù)形成階段；
[0010]圖7圖示根據(jù)形成根據(jù)本發(fā)明的圖1及圖3至圖4的ESD器件的方法的實施方案的實例的另一形成階段；
[0011]圖8示意圖示根據(jù)本發(fā)明的作為圖1及圖3至圖7的ESD器件的替代實施方案的另一 ESD器件的一部分的實施方案；
[0012]圖9是圖示根據(jù)本發(fā)明的圖8的ESD器件的V-1特性的實例的曲線圖；
[0013]圖10圖示根據(jù)本發(fā)明的圖8的ESD器件的截面圖的實施方案的實例；
[0014]圖11示意圖示根據(jù)本發(fā)明的作為圖8及圖10的ESD器件的替代實施方案的另一ESD器件的一部分的實施方案；
[0015]圖12示意圖示根據(jù)本發(fā)明的作為圖1、圖3至圖8及圖10至圖11的ESD器件的替代實施方案的另一 ESD器件的一部分的實施方案；及
[0016]圖13圖示根據(jù)本發(fā)明的圖12的ESD器件的截面圖的實施方案的實例?！揪唧w實施方式】
[0017]為(諸)闡釋的簡單及明了起見，圖示中的組件不一定按比例繪制，除非另有規(guī)定，組件的一些可能為闡釋的目的而夸大且不同圖示中的相同參考數(shù)字指示相同組件。此夕卜，為描述的簡單起見省略眾所周知的步驟及組件的描述及細節(jié)。如本文中所使用，載流電極意指攜載電流穿過器件的器件的組件，諸如MOS晶體管的源極或漏極或雙極晶體管的射極或集極或二極管的陰極或陽極及控制穿過器件的電流的器件的組件，諸如MOS晶體管的閘極或雙極晶體管的基極。雖然在本文中將器件說明為特定N溝道或P溝道器件或特定N型或P型摻雜區(qū)域，但是一般技術(shù)人員應(yīng)了解補充器件根據(jù)本發(fā)明也可行。一般技術(shù)人員了解導電類型指的是傳導透過其發(fā)生的機制，諸如透過電洞或電子的傳導，因此且導電類型并非指的是摻雜濃度而是摻雜類型，諸如P型或N型。一般技術(shù)人員應(yīng)了解如本文中所使用的涉及電路運作的詞期間、同時及時并非意指行動在初始行動時立即發(fā)生的精確術(shù)語而是可能存在由初始行動開始的反應(yīng)之間的一些小的但合理的延遲，諸如不同傳播延遲。此外，術(shù)語同時意指特定行動至少在初始行動的持續(xù)時間的一些部分內(nèi)發(fā)生。詞大約或?qū)嵸|(zhì)上的使用意指組件的值具有預(yù)計接近規(guī)定值或位置的參數(shù)。但是，如所屬技術(shù)中已知，總是存在微小變化，這些變化阻止值或位置完全如所述。所屬技術(shù)中已知高達至少百分的十(10%)(及對于半導體摻雜濃度而言高達百分的二十(20%))的變化偏離精確如所述的理想目標的合理變化。當參考信號的狀態(tài)使用時，術(shù)語“斷言”意指信號的活動狀態(tài)且術(shù)語“否定”意指信號的非活動狀態(tài)。信號的實際電壓值或邏輯狀態(tài)(諸如“I”或“O”)取決于使用正邏輯或負邏輯。因此，斷言取決于使用正邏輯或負邏輯可以是高電壓或高邏輯或低電壓或低邏輯且否定取決于使用正邏輯或負邏輯可以是低電壓或低狀態(tài)或高電壓或高邏輯。本文中，使用正邏輯慣例，但是所屬領(lǐng)域技術(shù)人員了解還可使用負邏輯慣例。技術(shù)方案或/及實施方式中的術(shù)語第一、第二、第三及類似術(shù)語如在組件的名稱的一部分中使用是用于區(qū)分類似組件且不一定用于以排序、以時間、以空間或以任意其它方式描述次序。應(yīng)了解如此使用的術(shù)語在適當環(huán)境下可互換且本文中所述的實施方案能夠以除本文所述或所示以外的其它次序運作。為圖示的明了起見，器件結(jié)構(gòu)的摻雜區(qū)域被圖示為具有大致直線邊緣及精確角度邊角。但是，所屬領(lǐng)域技術(shù)人員了解由于摻雜物的擴散及活化，摻雜區(qū)域的邊緣通?？赡懿⒎侵本€且邊角可能并非精確角度。
[0018]此外，描述圖示單元設(shè)計(其中主體區(qū)域是多個單元區(qū)域)而非單體設(shè)計(其中主體區(qū)域由形成為長形形態(tài)，通常蛇形形態(tài)的單個區(qū)域組成)。但是，本描述旨在適用于單兀實施方式及單個基底實施方式。
[0019]圖1示意圖示具有低箝位電壓、低電容及低動態(tài)電阻的靜電放電(ESD)保護器件或ESD器件15的一部分的實施方案。器件15包括兩個端子(輸入端子或輸入端12)及第二端子(諸如公共回線20)。器件15被配置成在輸入端12與端子20之間提供ESD保護及在其間形成低箝位電壓。器件15還配置為在輸入端12與端子20之間具有低電容。
[0020]器件15包括輸入二極管14、形成為硅控整流器(SCR)的配置的兩個晶體管17及18及閾值器件或觸發(fā)器件21。SCR配置通過組件16以一般方式圖示。在一個實施方案中，器件21可形成為齊納二極管，但在其它實施方案中，器件21可以是形成觸發(fā)電壓的其它器件，諸如P-N 二極管或一組串聯(lián)P-N 二極管。[0021]在正常運作中，作為非限制實例，器件15被偏壓至正常運作電壓，諸如介于大約器件21的觸發(fā)電壓與大約十分之八伏(0.8V)至三又十分之三伏(3.3V)之間的電壓，諸如通過施加偏壓電壓至輸入端12及施加接地參考電壓至端子20。由于下文所述的器件15的特性，當輸入端12與端子20之間的電壓在正常運作電壓內(nèi)變化時，器件15的電容保持為低。但是，所屬領(lǐng)域技術(shù)人員應(yīng)了解ESD器件的電容按慣例用跨器件施加的零伏指定。此零電壓狀態(tài)通常被稱作零偏壓狀態(tài)。如將在下文中進一步所見，在此零偏壓狀態(tài)下，器件15的下文所述的低電容特征針對二極管14及器件15形成非常低的電容值。
[0022]圖2是圖示器件15的例示性實施方案的運作期間的V-1特性的實例的曲線圖71。橫坐標指示輸入端12與端子20之間的電壓且縱坐標指示至輸入端12的電流流動。標記為Vt的點圖示器件15的觸發(fā)電壓的實例。此描述參考圖1及圖2。
[0023]在正ESD期間，輸入端12與端子20之間的電壓增大。隨著輸入端12上的ESD電壓增大但小于器件15的觸發(fā)電壓，低值ESD電流可從輸入端12流動至端子20。此ESD電流在圖2中圖示為零(O)伏電壓與點Vt之間的電流值。ESD電流的第一部分可經(jīng)由晶體管17的射極-基極結(jié)及器件21的反向偏壓結(jié)而從輸入端12流動至晶體管17的基極及流動至端子20。來自輸入端12的ESD電流的第二部分可因正常晶體管效應(yīng)而從輸入端12流動且穿過晶體管17的射極至集極。
[0024]當輸入端12上的電壓達到器件21因此器件15的觸發(fā)電壓(諸如圖示在點Vt上)時，器件21變?yōu)閱忧议_始傳導大電流。對于器件21的齊納二極管的實施方案,輸入端12上的電壓達到齊納電壓且齊納二極管可開始以雪崩模式運作以傳導大電流。穿過器件21的增大的電流流動啟動晶體管17，其導致晶體管18開始傳導大電流。在一個實施方案中，晶體管17可配置為具有大電流增益以促進此運作。穿過晶體管17的增大的電流流動流動穿過電阻器19至端子20。電流流動增大跨電阻器19的電壓降，其最終變得大至足以啟動晶體管18。晶體管18隨后還從晶體管17的基極傳導電流至端子20。
[0025]在晶體管17及18兩者啟動的情況下，自持傳導路徑可形成，諸如形成在SCR中。此傳導路徑可從輸入端12攜載ESD電流的整體穿過晶體管17的射極-基極結(jié)及穿過晶體管18，其等兩者現(xiàn)以實質(zhì)飽和狀態(tài)運作?？巛斎攵?2至端子20的電壓降減小至器件15的箝位電壓(Vc)，其如通過曲線71圖示在電壓Vc上。從輸入端12至端子20的電壓變?yōu)榫w管17的射極-基極電壓降及晶體管18的飽和電壓。如曲線71所示，此電壓通常比器件15的觸發(fā)電壓(Vt)小得多。在一個實施方案中，箝位電壓(Vc)可以是兩伏(2V)或更小。因此，在ESD事件期間，器件15可有效將輸入端12箝位至安全、低電壓水平。
[0026]當ESD脈沖終止且多數(shù)ESD電荷已被傳導至端子20時，至輸入端12中的ESD電流可達到較低值，其被稱作保持電流(IH)。此保持電流通常在ESD事件消散時繼續(xù)流動達一定時間周期的ESD電流。保持電流可能不足以使晶體管18保持啟動。當ESD脈沖進一步衰減時，輸入端12上的電壓可能減至小于器件15的觸發(fā)電壓(Vt)的值，諸如小于器件21的觸發(fā)電壓。由于輸入端12上的減小的電壓，器件21不再傳導電流且晶體管17也變?yōu)橥Ｓ谩Ｒ虼?，器?5實質(zhì)上終止傳導電流并返回實質(zhì)非傳導狀態(tài)。所屬領(lǐng)域技術(shù)人員應(yīng)了解器件15可在實質(zhì)非傳導狀態(tài)期間傳導一些值的漏電流。在此電壓下，穿過器件21的漏電流可能非常低。在一個實施方案中，晶體管17可形成為具有電流增益使得正常運作模式中的晶體管17的集極電流可實質(zhì)小于針對其中使用器件15的系統(tǒng)的漏電流規(guī)格。[0027]在正常運作中，當不存在ESD脈沖時，器件15針對小于觸發(fā)電壓(Vt)的輸入電壓(諸如輸入端12與端子20之間的電壓)保持實質(zhì)非傳導。
[0028]當負極性ESD事件發(fā)生時，輸入端12上的電壓相對于回線20變?yōu)樨摰?，其導致二極管14正向偏壓，同時使晶體管17的射極基極結(jié)反向偏壓。因此，晶體管17被停用，且沒有電流流動穿過其射極端子。所有ESD電流在二極管14的正向運作區(qū)域中被傳導穿過二極管14，其在負ESD事件期間為器件15提供從回線20至輸入端12的低箝位電壓。
[0029]在一個實施方案中，器件21 (因此器件15)形成為具有大于大約三又十分之三伏(3.3V)的觸發(fā)電壓，其可以是針對諸如高速傳輸線、HDMI信號等的應(yīng)用的典型供應(yīng)電壓。對于此一實施方案，器件15的漏電流可能不大于大約一(I)微安。在另一實施方案中，器件21可形成為具有大約五伏至十伏(5V至10V)的觸發(fā)電壓。
[0030]圖3圖示器件15的一部分的實施方案的實例的放大平面圖。
[0031]圖4圖示沿著截面線4-4的器件15的截面圖的實施方案的實例。此描述參考圖1至圖4。器件15形成在半導體襯底30上。襯底30可包括體半導體襯底25及可形成在襯底25上的第一半導體層28。半導體區(qū)域26可形成在形成層28的摻雜物及襯底25的摻雜物的界面附近以形成器件21的齊納二極管實施方案。隔離結(jié)構(gòu)38及42及選用結(jié)構(gòu)39可形成以將層28的部分彼此隔離。結(jié)構(gòu)42可形成為具有周邊的閉合多邊形，所述周邊具有圍封或圍繞層28的一部分的開口，因此結(jié)構(gòu)42可被視作多重連接域。類似地，結(jié)構(gòu)38可形成為具有另一周邊的另一閉合多邊形，所述周邊具有圍封或圍繞層28的另一部分的開口，因此結(jié)構(gòu)38也可被視作多重連接域。如將在下文中進一步說明，選用結(jié)構(gòu)39可形成以圍封層28的額外部分。對于省略結(jié)構(gòu)39的實施方案，區(qū)域41可在結(jié)構(gòu)42與結(jié)構(gòu)38之間延伸。結(jié)構(gòu)42及38及/或39的每一個可被視作封阻結(jié)構(gòu)，其使器件15的閉合部分與其它部分之間的電耦合最小化。舉例而言，結(jié)構(gòu)38形成其中形成二極管14的隔離區(qū)域40，且結(jié)構(gòu)42形成其中形成晶體管17至18及器件21的隔離區(qū)域41。所屬領(lǐng)域技術(shù)人員應(yīng)了解在多數(shù)實施方案中，結(jié)構(gòu)42還圍繞及圍封區(qū)域40。圖3圖示結(jié)構(gòu)38及42的多重連接特性。雖然器件15在本文中被圖示及說明為圓形器件(諸如圍繞二極管14及/或區(qū)域43對稱)，但是所屬領(lǐng)域技術(shù)人員應(yīng)了解結(jié)構(gòu)38、39及42還可形成為線性或蛇形拓撲，其中結(jié)構(gòu)38、39及42中的一個或所有垂直于圖4的頁面延伸且在一些點上還跨圖4的平面?zhèn)认蜓由煲孕纬蓢鈱?8的一部分的平行四邊形。
[0032]導體24可形成在襯底25的相對表面(舉例而言，底部表面)上以促進形成至器件15 (諸如作為齊納二極管的器件21的實施方案中的齊納二極管)的組件的低電阻連接。
[0033]器件15還包括形成在區(qū)域41內(nèi)的半導體區(qū)域29，諸如被結(jié)構(gòu)42圍封的層28的部分。區(qū)域29形成晶體管17的集極及晶體管18的基極，因此其間的連接。半導體區(qū)域34形成在區(qū)域29內(nèi)以形成晶體管18的射極。另一半導體區(qū)域36可形成在區(qū)域29以協(xié)助形成至區(qū)域29的低電阻電連接。如區(qū)域36的這些區(qū)域通常被稱作接觸區(qū)域。透過區(qū)域36及區(qū)域29制作至晶體管18的基極的電連接。介于區(qū)域36與同區(qū)域34的結(jié)之間的區(qū)域29的部分形成電阻器19。半導體區(qū)域32可形成在區(qū)域41中且在區(qū)域29外部使得區(qū)域32與區(qū)域29分隔開。在一個實施方案中，區(qū)域32與區(qū)域29側(cè)向間隔開。區(qū)域32形成晶體管17的射極。
[0034]如將在下文中進一步所見，選用半導體區(qū)域33還可形成在區(qū)域41內(nèi)以協(xié)助控制晶體管17的增益。區(qū)域33可形成為與區(qū)域29的邊緣相距距離45且使得區(qū)域33的至少一部分定位在區(qū)域29與32之間。在一些實施方案中，距離45可以是零使得區(qū)域33可鄰接或延伸至區(qū)域29中。在另一實施方案中，距離45的值可導致區(qū)域33與區(qū)域29分隔開，諸如側(cè)向分隔開。隨著距離45的值減小，其降低晶體管17的集極-基極結(jié)的擊穿電壓，其還改變器件15的觸發(fā)電壓(Vt)。因此，改變距離45促進改變觸發(fā)電壓而不需改變互連的實際結(jié)構(gòu)及器件15的器件結(jié)構(gòu)(距離45除外)。
[0035]二極管14可形成在區(qū)域40中。半導體區(qū)域43可形成在層28內(nèi)且可經(jīng)定位使得區(qū)域40的周邊，諸如層28的表面上的周邊完全被結(jié)構(gòu)38圍繞。區(qū)域40內(nèi)的層28與襯底25的界面形成二極管14。在多數(shù)實施方案中，區(qū)域43形成摻雜區(qū)域，其促進在區(qū)域40內(nèi)的部分區(qū)域28與導體53之間形成低電阻電接觸(通常被稱作歐姆接觸)。區(qū)域43通常具有非常淺的深度以協(xié)助減小二極管14的電容。由于結(jié)構(gòu)38延伸穿過層28，所以其減小區(qū)域43附近的層28的量，藉此協(xié)助減小二極管14的電容。結(jié)構(gòu)38還協(xié)助將區(qū)域26與區(qū)域40隔離，藉此進一步協(xié)助減小二極管14的電容。在一個實施方案中，層28的摻雜濃度形成為不大于大約1E13以使輸入電容最小化。在另一實施方案中，層28的峰值摻雜濃度形成為大約1E13。在另一實施方案中，層28的摻雜濃度可介于1E12與1E14之間。由于結(jié)構(gòu)42延伸穿過層28且穿過區(qū)域26，所以其協(xié)助使器件15的漏電流最小化，諸如從區(qū)域26至區(qū)域25。所屬領(lǐng)域技術(shù)人員了解在一些實施方案中，可能難以判定區(qū)域26的外邊緣如虛線所示定位之處。在此一實施方案中，選用結(jié)構(gòu)39可定位在結(jié)構(gòu)38與區(qū)域32之間以協(xié)助形成區(qū)域41且結(jié)構(gòu)38可用于將區(qū)域40及二極管14與區(qū)域26隔離。
[0036]在一個實施方案中，區(qū)域43具有大于層28的峰值摻雜濃度的峰值摻雜濃度。在另一實施方案中，區(qū)域43的峰值摻雜濃度大于襯底25的摻雜濃度。
[0037]在一個實施方案中，襯底25是P型而層28及區(qū)域26是N型。針對此實施方案，區(qū)域29及36可以是P型，區(qū)域33及34可以是N型，且區(qū)域32可以是P型。通常，區(qū)域26的摻雜濃度可能大于層28的摻雜濃度。層28的摻雜濃度可能較低以協(xié)助減小輸入端12與回線20之間的器件15的輸入電容。層28的較低摻雜濃度可能導致晶體管17具有高增益。區(qū)域33可協(xié)助控制晶體管17的增益。區(qū)域33通常具有高摻雜濃度以減小晶體管17的增益。區(qū)域33還可協(xié)助使沿著層28的表面的寄生傳導最小化。區(qū)域33可形成為與區(qū)域29相距距離45以使對晶體管17的基極-集極擊穿電壓的任意影響最小化。區(qū)域33還可形成為與區(qū)域32相距一定距離以使晶體管17的射極-基極結(jié)電容最小化。
[0038]在一個實施方案中，襯底25形成有P型導電性，其具有大約1E18至1E19的摻雜濃度。在此實施方案中，區(qū)域26形成為具有大約1E17至1E19的摻雜濃度的N型。在一個實施方案中，區(qū)域29形成為具有大約1E16至1E17的峰值摻雜濃度的P型區(qū)域且區(qū)域32至34及43具有大約1E19至1E20的峰值摻雜濃度。區(qū)域36可具有大約1E19至1E20的峰值摻雜濃度。
[0039]器件15還可包括襯底25與襯底30的表面上的組件之間的低電阻接觸。低電阻電連接可包括導體49，所述導體49的一部分形成在延伸穿過層28至襯底25的表面的一部分的開口中。開口中的導體49的部分實體及電接觸襯底25的部分且形成至其的低電阻電連接。導體49的另一部分50在從開口內(nèi)延伸至襯底30的表面上且形成至器件15的組件的低電阻電連接。舉例而言，部分50可形成低電阻電連接至區(qū)域29至區(qū)域36或可形成至區(qū)域34的低電阻電連接。導體49減小器件15的動態(tài)電阻，其在ESD電流傳導期間減小跨器件15存在的殘余電壓。減小的電壓保護連接至器件15的系統(tǒng)不受ESD損壞影響。在一個實施方案中，區(qū)域32形成SCR的陽極，區(qū)域34形成SCR的陰極且區(qū)域29形成SCR的閘極。
[0040]為了促進器件15的上文所述的功能性，輸入端12通常連接至二極管14的陰極及晶體管17的射極。端子20通常連接至二極管14的陽極及器件21的陽極、電阻器19的第一端子及晶體管18的射極。晶體管18的集極通常連接至器件21的陰極及晶體管17的基極。晶體管17的集極通常連接至節(jié)點22、晶體管18的基極及電阻器19的第二端子。
[0041]圖5圖示處于形成器件15的方法的實施方案的實例的階段上的器件15的截面圖。摻雜區(qū)域可形成在將形成區(qū)域26的位置附近的襯底25的第一表面的一部分中。通常，層28隨后形成在襯底25的第一表面上。在層28形成期間，形成在襯底25的第一表面上的摻雜物可外擴散至襯底25及層28中以形成區(qū)域26。在其它實施方案中，區(qū)域26可諸如在層28形成期間通過其它方法形成，或通過舉例而言分子束磊晶或其它手段形成。
[0042]圖6圖示處于根據(jù)形成器件15的方法的實施方案的實例的后續(xù)形成階段上的器件15。區(qū)域29可形成在區(qū)域40內(nèi)且從層28的表面延伸至層28中。此外，區(qū)域32、33、34,36及43可形成在層28的表面上且延伸至層28或至區(qū)域29中達一定距離。在一個實施方案中，區(qū)域32、33、34、36及43形成為延伸至層28中達介于大約二分之一至一(0.5至
1.0)微米之間。形成非常小的距離協(xié)助使二極管14的電容及晶體管17的射極-基極電容最小化。區(qū)域29的實施方案從層28的表面延伸至層28中達一定距離，所述距離大于區(qū)域34及36從層28的表面延伸至區(qū)域29中的距離，與區(qū)域29的距離可以是區(qū)域34及/或36延伸至區(qū)域29中的距離的大約三(3)倍。
[0043]圖7圖示處于根據(jù)形成器件15的方法的實施方案的實例的另一后續(xù)形成階段上的器件15。隨后，結(jié)構(gòu)38及42及選用結(jié)構(gòu)39可形成以形成區(qū)域40及41。通常，開口 61至63可通過形成開口，舉例而言形成渠溝而形成，其從層28的頂部表面穿過層28且延伸至襯底25中。結(jié)構(gòu)42及38及39還延伸穿過區(qū)域26且可延伸至襯底25中達一定距離以防止側(cè)向傳導穿過器件15的二極管14與其它部分之間的區(qū)域26。開口 61至63通常配備隔離組件以形成至結(jié)構(gòu)38、39及42中的開口 61至63?？赏ㄟ^沿著開口 61至63的側(cè)壁及底部形成絕緣體內(nèi)襯或介電內(nèi)襯及用絕緣體或介電或用經(jīng)摻雜或未摻雜多晶硅填充其余開口而形成隔離組件。或者，絕緣體或介電內(nèi)襯可沿著開口 61至63的側(cè)壁而非底部形成且其余開口可填充絕緣體或介電或填充具有襯底25的導電性及摻雜的材料。形成開口 61至63的方法為所屬領(lǐng)域技術(shù)人員所知。結(jié)構(gòu)38及42及選用39的每一個可被視作封阻結(jié)構(gòu)，其使器件15的圍封部分與其它部分之間的電耦合最小化。
[0044]開口 47可形成以促進形成導體49。開口 47可形成為從層28的表面延伸至襯底25的表面,藉此暴露襯底25的表面的一部分。開口 47還可延伸至襯底25中達一定距離。開口 47可與開口 61至63同時形成或在不同操作下形成。
[0045]在一些實施方案中，諸如虛線37所示的選用結(jié)構(gòu)可形成為具有周邊的閉合多邊形，所述周邊具有圍封或圍繞器件15的所有的開口。結(jié)構(gòu)37可類似于結(jié)構(gòu)38及42形成。
[0046]重新參考圖4，絕緣體或介電51可形成及圖案化以電隔離襯底30的表面的部分同時暴露區(qū)域32至34、36及43。導體材料可施加及圖案化以在襯底25的表面上及在區(qū)域34及36上形成導體49。圖案化還可形成電連接區(qū)域43及32的導體53。在一個實施方案中，開口 47內(nèi)的襯底25的一部分可經(jīng)摻雜(未圖示)，協(xié)助提供低收縮電阻至導體49。在一個實施方案中，導體49、53及55的材料同時形成。在其它實施方案中，導體49可單獨于導體53及55的任一者或兩者形成。選用導體56可形成以制作至在區(qū)域41內(nèi)的區(qū)域28的部分的電接觸。
[0047]圖8示意圖示作為器件15的替代實施方案的靜電放電(ESD)保護器件或ESD器件80的一部分的實施方案。類似于器件15，器件80具有低箝位電壓、低電容及低動態(tài)電阻。器件80類似于器件15，除器件80包括一對輸入操縱二極管(諸如二極管84及85)，且器件80沒有配置為SCR配置的一對晶體管但具有可觸發(fā)雙極晶體管器件89外。二極管84類似于二極管14但二極管84不同地連接在器件80中。器件80包括兩個端子(輸入端子或輸入端81)及第二端子82 (諸如公共回線)。端子82類似于端子20。器件80被配置成在輸入端81與端子82之間提供ESD保護及在其間形成低箝位電壓。器件80還配置為在輸入端81與端子82之間具有低電容。
[0048]器件80包括齊納二極管88、晶體管91及觸發(fā)器件92。齊納二極管88類似于如圖1至圖4的描述中所述的器件21的齊納二極管實施方案形成。如將在下文中進一步所見，齊納二極管88是因器件80的構(gòu)造而形成的寄生二極管。在一個實施方案中，器件92可形成為齊納二極管，在其它實施方案中，器件92可以是形成觸發(fā)器件及/或觸發(fā)電壓的其它器件，諸如P-N 二極管或一組串聯(lián)P-N 二極管。
[0049]圖9是圖示器件80的例示性實施方案的運作期間的V-1特性的實例的曲線圖95。橫坐標指示輸入端81與端子82之間的電壓且縱坐標指示至輸入端81中的電流流動。標記為Vt的點圖示器件80的觸發(fā)電壓的實例。此描述參考圖8及圖9。
[0050]若在輸入端81上接收正靜電放電(ESD)事件，則輸入端81被施壓至相對于端子82的大的正電壓(被稱作輸入電壓)。輸入電壓使二極管85正向偏壓且使二極管84反向偏壓。若ESD電壓小于器件80的觸發(fā)電壓，則小電流可流動穿過器件92及電阻體19，導致晶體管91的基極-射極之間的小電壓，但是晶體管91不啟動。隨著輸入電壓達到器件80的觸發(fā)電壓(舉例而言，二極管85的正向電壓加上器件92的觸發(fā)電壓)，器件92開始傳導大電流，所述大電流從輸入端81流動穿過二極管85、器件92及電阻器19。穿過電阻器19的電流啟動晶體管91，其接著傳導大電流。晶體管91開啟并傳導大部分電流，但跨器件80的電壓保持高于跨二極管85的電壓降加上晶體管91的飽和電壓(Vcesat)，此是因為器件89及電阻器19需保持傳導以使晶體管91維持啟動狀態(tài)。如圖9所示，此處可存在少量突返(snapback)，但不如器件15中那么多。較小突返減小一些應(yīng)用中器件鎖定的風險。
[0051]在一個例示性實施方案中，器件80形成為具有大約四伏至五伏(4V至5V)的觸發(fā)電壓及箝位電壓。在一個非限制性例示性實施方案中，器件80被配置成針對小于觸發(fā)電壓的輸入電壓在正常運作模式中運作，包括針對高至大約三又十分之三伏(3.3V)的輸入電壓。
[0052]在跨器件80存在負ESD電壓的情況下，二極管84被正向偏壓且二極管85被反向偏壓。負ESD電流流動穿過二極管84。在一個非限制性例示性實施方案中，在負ESD期間跨器件80從回線82至輸入端81的電壓被箝位至大約一伏至兩伏(I至2伏)的低值。
[0053]圖10圖示器件80的截面圖的實施方案的實例。器件80類似于器件15形成但器件80不包括圖1至圖7的描述中所述的區(qū)域32。因此，器件80沒有晶體管17但具有晶體管91。
[0054]器件80此外包括由各自隔離結(jié)構(gòu)113及112形成的隔離區(qū)域114及115。結(jié)構(gòu)112及113類似于結(jié)構(gòu)38及42 (圖4)，除區(qū)域114包括晶體管91但不包括類似于晶體管17(圖4)的晶體管外。額外區(qū)域115形成為另一閉合多邊形，舉例而言，不在區(qū)域40或114內(nèi)的區(qū)域，其具有圍繞在被結(jié)構(gòu)113圍繞的層28的部分外部的層28的另一部分的周邊。二極管85形成在區(qū)域115內(nèi)。二極管85連接在輸入端81與晶體管91的集極之間。P型半導體區(qū)域105及N型半導體區(qū)域104形成在區(qū)域115內(nèi)的層28的表面上以形成二極管85。
[0055]此外，器件80可視需要包括導體49形成為多重連接域，其中形成導體49的開口圍繞器件80的外周邊。
[0056]為了促進器件80的上文所述的功能性，輸入端81共同連接至二極管85的陽極及二極管84的陰極。二極管85的陰極共同連接至二極管88的陰極、晶體管91的集極及器件92的第一端子。舉例而言，齊納二極管的陰極可用于器件92。二極管84的陽極共同連接至端子82、二極管88的陽極、晶體管91的射極及電阻器19的第一端子。電阻器19的第二端子連接至晶體管91的基極及器件92的第二端子，舉例而言齊納二極管的陽極。
[0057]圖11示意圖示作為圖8至圖10的描述中所述的器件80的替代實施方案的靜電放電(ESD)保護器件或ESD器件117的一部分的實施方案。器件117類似于器件80，除器件117沒有晶體管91的基極與端子82之間的連接外。器件117具有比器件15或80低得多的觸發(fā)電壓。器件117類似于器件80連接，除缺少電阻器19且區(qū)域36還可能省略外。
[0058]重新參考圖10，器件117類似于器件80形成，除器件80的區(qū)域29被與區(qū)域29相比具有較高摻雜濃度且可具有較窄寬度的半導體區(qū)域119替代外。對于此一實施方案，區(qū)域34形成在層28中而非在區(qū)域119內(nèi)。在一個實施方案中，區(qū)域119的摻雜濃度大約為區(qū)域29的摻雜濃度的十(10)倍。區(qū)域119的摻雜濃度還可比層28的摻雜濃度大四個量級。此增大的摻雜濃度降低器件117的觸發(fā)電壓。器件117的觸發(fā)電壓由晶體管91的基極-射極結(jié)的擊穿電壓控制。因此，基極-射極結(jié)是器件117的觸發(fā)器件。增大區(qū)域119的摻雜濃度降低擊穿電壓并提供針對器件117的較低觸發(fā)電壓。
[0059]在一個實施方案中，區(qū)域101可以是晶體管91的集極，區(qū)域119或區(qū)域29可以是晶體管91的基極，且區(qū)域34可以是晶體管91的射極。器件92可包括區(qū)域101及119 (或29)及其間的界面。導體49可從晶體管91的射極形成ESD電流的低電阻傳導路徑。實施方案可省略區(qū)域36。
[0060]在另一實施方案中，區(qū)域101與34之間的距離可減小。選擇距離的值以協(xié)助達成所要觸發(fā)電壓。在一個非限制性實施方案中，距離可小于大約四(4)微米。在一個實施方案中，器件117可具有不回應(yīng)大約三又三分之一伏(3.3V)的輸入電壓的觸發(fā)值。
[0061]圖12示意圖示具有低箝位電壓、低電容及低動態(tài)電阻的靜電放電(ESD)保護器件或ESD器件125的一部分的實施方案。器件125可以是器件15、80及117的替代實施方案。器件125包括二極管84及85、配置為SCR配置的兩個晶體管128及129及觸發(fā)器件130。晶體管128及129的SCR配置以一般方式圖示為組件133。在一個實施方案中，器件125可包括選用齊納二極管134。
[0062]在正ESD事件期間，輸入端81與端子82之間的電壓增大。隨著輸入端81上的ESD電壓增大但小于器件125的觸發(fā)電壓，低值ESD電流可從輸入端81流動至端子82。ESD電流的第一部分可經(jīng)由器件130的反向偏壓射極-基極結(jié)及電阻器131從輸入端81流動至晶體管128的基極。來自輸入端81的ESD電流的第二部分可因正常晶體管效應(yīng)從輸入端81流動且流動穿過晶體管128的集極至射極。
[0063]當輸入端81上的電壓達到器件125的觸發(fā)電壓時，器件130變?yōu)閱忧议_始傳導大電流。對于針對器件130的齊納二極管的實施方案，輸入端81上的電壓達到二極管85的齊納電壓加上正向電壓。穿過器件130的增大的電流流動啟動晶體管128以傳導大電流。在一個實施方案中，晶體管128可配置為具有高電流增益以促進此運作。穿過晶體管128的增大的電流流動穿過電阻器131至端子82。電流流動增大跨電阻器131的電壓降，其最終變得大至足以啟動晶體管129。晶體管129隨后還從輸入端81傳導電流至端子82。因此，觸發(fā)電壓是大約二極管85的正向電壓加上器件130的觸發(fā)電壓加上跨晶體管128及129的基極-射極結(jié)的正向電壓降。
[0064]在晶體管128及129兩者啟動的情況下，自持傳導路徑可形成，諸如形成在SCR中。此傳導路徑可將ESD電流的整體從輸入端81傳導至端子82。晶體管128及129在飽和區(qū)域中運作?？巛斎攵?1至端子82的電壓降減小至器件125的箝位電壓(Vc)。從輸入端81至端子82的箝位電壓(Vc)變?yōu)槎O管85的正向電壓加上晶體管128及129的飽和電壓。因此，箝位電壓(Vc)通常比器件125的觸發(fā)電壓(Vt)小得多。在一個非限制性例示性實施方案中，箝位電壓(Vc)可以是兩伏(2V)或更小且閾值電壓可以是大約四伏至五伏(4V至5V)。在一個實施方案中，器件125的輸入電容不大于大約二分之一微微法拉(0.5pf)。
[0065]齊納二極管134由區(qū)域115內(nèi)的區(qū)域26的部分與下伏于器件85的襯底25的部分之間的結(jié)形成。結(jié)將器件85與襯底25電隔離。二極管134的擊穿電壓通常高于器件133的觸發(fā)電壓。
[0066]圖13圖示器件125的截面圖的實施方案的實例。器件125類似于器件80形成但器件125不包括器件80 (圖8)的區(qū)域101。器件125包括類似于區(qū)域29且可具有類似或不同摻雜特性的半導體區(qū)域140。半導體區(qū)域141形成在區(qū)域140內(nèi)。區(qū)域141類似于區(qū)域101且可具有類似或不同摻雜特性。器件125還包括充當晶體管128的射極及充當晶體管129的基極的區(qū)域26。襯底25充當晶體管129的集極。半導體區(qū)域146形成為從層28的表面延伸至區(qū)域26且促進形成低電阻電連接至區(qū)域26，諸如在導體49與區(qū)域26之間。在一個實施方案中，區(qū)域146可延伸至區(qū)域26中。區(qū)域146被圖示為形成為圍繞區(qū)域26的一部分的多重連接域。在其它實施方案中，區(qū)域146可以是圍繞/不圍繞區(qū)域26的部分的單個區(qū)域或多個區(qū)域。
[0067]在一個非限制性例示性實施方案中，區(qū)域26及141形成為具有大約1E18至1E19及大約1E19至1E20的各自峰值摻雜濃度的N型區(qū)域。在一個非限制性例示性實施方案中，區(qū)域140形成為具有大約1E15至1E17的峰值摻雜濃度的P型區(qū)域。在選用實施方案中，器件125可包括形成在區(qū)域114內(nèi)且鄰接區(qū)域141的半導體區(qū)域142。區(qū)域142及141的接口形成齊納二極管134的結(jié)。區(qū)域142的摻雜濃度可大于區(qū)域140的摻雜濃度且可類似于區(qū)域141的摻雜濃度。在一個實施方案中，區(qū)域142觸及區(qū)域141，其降低器件125的觸發(fā)值。在另一實施方案中，區(qū)域142可能不觸及區(qū)域141。[0068]在另一實施方案中，結(jié)構(gòu)38、112及/或113的任一者或所有可由半導體區(qū)域取代，所述半導體區(qū)域具有與襯底25相同的導電類型且從層28的表面延伸穿過層28且觸及或延伸至襯底25中。
[0069]為了促進器件125的上文所述的功能性，端子82共同連接至二極管84的陽極、晶體管129的集極、電阻器131的第一端子及視需要連接至二極管134的陽極。電阻器131的第二端子共同連接至晶體管129的基極及晶體管128的射極。晶體管128的集極共同連接至器件130的第一端子，舉例而言齊納二極管的陰極及二極管85的陰極。晶體管129的射極共同連接至晶體管128的基極及器件130的第二端子，舉例而言齊納二極管的陽極。
[0070]所屬領(lǐng)域技術(shù)人員應(yīng)了解在實施方案中，ESD器件可包括:
[0071]ESD器件的輸入端(舉例而言,諸如輸入端12或81中的一個)；
[0072]ESD器件的公共回線(舉例而言，諸如回線20或82中的一個)；
[0073]第一導電類型的半導體襯底；
[0074]半導體襯底上且具有第一摻雜濃度的第二導電類型的第一半導體層(舉例而言，層28或97中的一個)；
[0075]第一封阻結(jié)構(gòu)，諸如結(jié)構(gòu)39及/或42或112及/或113中的一個，其形成為具有周邊的第一閉合多邊形，所述周邊圍繞第一半導體層的第一部分，舉例而言，部分41或114。
[0076]第一晶體管，舉例而言，諸如晶體管17、91或128中的一個，其形成在第一半導體層上且在半導體襯底的第一部分內(nèi)，第一晶體管具有耦合至輸入端或公共回線中的一個的第一載流電極，第一晶體管具有控制電極及第二載流電極；
[0077]第一半導體層的第一部分內(nèi)的第一導電類型的第一半導體區(qū)域，舉例而言，諸如區(qū)域29、98或140中的一個，其中第一半導體區(qū)域形成第一晶體管的一部分，第一半導體區(qū)域具有大于第一半導體層的第一摻雜濃度的第二摻雜濃度；
[0078]第一低電容二極管，舉例而言二極管14或85中的一個，其形成在第一半導體層上且在半導體襯底的第一部分外部，第一低電容二極管串聯(lián)耦合在輸入端與第一晶體管的第一載流電極之間；
[0079]第一導體，其具有形成在開口中的第一導體部分，其延伸穿過第一半導體層至半導體襯底的一部分且實體及電接觸半導體襯底的一部分，第一導體具有電耦合至第一晶體管的第二載流電極的第二導體部分；及
[0080]觸發(fā)器件，舉例而言，諸如器件21、92或130中的一個，其形成在第一半導體層上及第一半導體層的第一部分內(nèi)，觸發(fā)器件具有觸發(fā)電壓且耦合至第一晶體管的控制電極，其中觸發(fā)器件被配置成響應(yīng)于ESD器件的輸入端接收不小于觸發(fā)器件的觸發(fā)電壓的電壓
而啟動第一晶體管。
[0081]另一實施方案還可包括第一半導體層的第一部分內(nèi)且定位在第一半導體區(qū)域與半導體襯底之間的第二導電類型的第二半導體區(qū)域，舉例而言區(qū)域26或136中的一個。
[0082]另一實施方案可包括形成在半導體層內(nèi)的第二導電類型的第三半導體區(qū)域，舉例而言，區(qū)域33，第三半導體區(qū)域延伸至第一半導體層中不大于大約一微米，其中第三半導體區(qū)域形成第二晶體管的第二載流電極。
[0083]實施方案可包括形成在第一半導體層內(nèi)的第一導電類型的第四半導體區(qū)域，舉例而言，諸如區(qū)域32，第三半導體區(qū)域延伸至第一半導體層中不大于大約一微米，其中第四半導體區(qū)域可形成第一晶體管的第一載流電極且其中第三半導體區(qū)域可定位在第四半導體區(qū)域與第一半導體區(qū)域之間。
[0084]另一實施方案可包括第一半導體區(qū)域內(nèi)的第二導電類型的第三半導體區(qū)域，舉例而言區(qū)域100，第三半導體區(qū)域延伸至第一半導體區(qū)域中不大于大約一微米，其中第二半導體區(qū)域形成第一晶體管的第二載流電極。
[0085]在另一實施方案中，ESD器件可包括小于大約1E13的第一摻雜濃度及介于大約1E16至1E17與大約1E17至1E18之間中的一個的第二摻雜濃度。
[0086]ESD器件的另一實施方案可包括第一摻雜濃度介于大約1E12與1E13之間且第二摻雜濃度介于大約1E16至1E18之間。
[0087]在一個實施方案中，ESD器件可包括第一摻雜濃度小于大約1E13，第二摻雜濃度介于大約1E16至1E18之間，且第三摻雜濃度介于大于1E19至1E20之間。
[0088]在另一實施方案中，ESD器件可包括形成在第一半導體區(qū)域內(nèi)的第二導電類型的第二半導體區(qū)域(舉例而言，諸如區(qū)域34)，第二半導體區(qū)域延伸至第一半導體區(qū)域中不大于大約一微米且具有大于第二摻雜濃度的第三摻雜濃度。
[0089]另一實施方案可包括第二導體部分電耦合至第一半導體區(qū)域。
[0090]在另一實施方案中，第一晶體管可以是SCR的一部分，其包括第二晶體管，舉例而言晶體管18或129中的一個，所述第二晶體管形成在第一半導體層的第一部分中，其中第一半導體區(qū)域形成第一晶體管的第二載流電極及第二晶體管的控制電極且其中第一半導體層的第一部分形成第一晶體管的控制電極。
[0091]在一個實施方案中，ESD器件可包括形成在第一半導體區(qū)域內(nèi)的第二導電類型的第二半導體區(qū)域，舉例而言，諸如區(qū)域101或141中的一個，第二半導體區(qū)域延伸至第一半導體區(qū)域中不大于大約一微米，其中第二半導體區(qū)域形成第一晶體管的第一載流電極且第二半導體區(qū)域形成第一晶體管的控制電極且其中觸發(fā)器件的一部分形成在第一半導體區(qū)域與第二半導體區(qū)域之間的結(jié)上。
[0092]實施方案可包括第二封阻結(jié)構(gòu)，舉例而言，諸如形成區(qū)域114的結(jié)構(gòu)，其形成為具有周邊的第二閉合多邊形，所述周邊圍繞第一半導體層的第一部分外部的第一半導體層的第二部分，第二低電容二極管形成在第一半導體層的第二部分內(nèi)，第二低電容二極管耦合在第一晶體管的輸入端與第二載流電極之間。
[0093]ESD器件的另一實施方案可包括第一半導體區(qū)域內(nèi)且鄰接第二半導體區(qū)域的第一導電類型的第三半導體區(qū)域，舉例而言區(qū)域142。
[0094]所屬領(lǐng)域技術(shù)人員應(yīng)了解形成ESD器件的方法的實施方案可包括:
[0095]提供第一導電類型的半導體襯底，半導體襯底具有第一表面及第二表面；
[0096]在半導體襯底的第一表面上形成第二導電類型的第一半導體層，舉例而言，諸如層28或97中的一個，第一半導體層具有第一峰值摻雜濃度；
[0097]形成定位在半導體襯底與第一半導體層之間的第二導電類型的第一半導體區(qū)域，舉例而言區(qū)域26，第一半導體區(qū)域具有大于第一峰值摻雜濃度的第二峰值摻雜濃度，其中第一半導體區(qū)域的至少一部分與半導體襯底形成第一齊納二極管，舉例而言，諸如二極管21或88中的一個；
[0098]在第一半導體層的第一部分內(nèi)形成第二半導體區(qū)域，舉例而言，諸如區(qū)域29、98或140中的一個，第二半導體區(qū)域具有第一導電類型及大于第一峰值摻雜濃度的第二峰值摻雜濃度，其中第二半導體區(qū)域形成第一晶體管的控制電極；
[0099]形成第一隔離結(jié)構(gòu)，舉例而言，諸如結(jié)構(gòu)39及/或42或112及/或113中的一個，其圍繞第一半導體區(qū)域的第一部分的周邊；
[0100]在第二半導體區(qū)域內(nèi)形成第三半導體區(qū)域，舉例而言，諸如區(qū)域34、101或141中的一個，第三半導體區(qū)域具有第二導電類型，其中第三半導體區(qū)域形成第一晶體管的載流電極，舉例而目，諸如晶體管18的射極、晶體管91的射極、晶體管118的集極及/或晶體管128的集極中的一個；及
[0101]形成第二隔離結(jié)構(gòu)，舉例而言，諸如結(jié)構(gòu)38，其圍繞第一半導體區(qū)域的第一部分外部的第一半導體區(qū)域的第二部分的周邊，其中第一半導體區(qū)域的第二部分形成第一二極管，舉例而言，二極管14或84中的一個,其具有第一電極,舉例而言陽極,所述第一電極率禹合至第一齊納二極管的第一電極且具有耦合至ESD器件的輸入端，舉例而言，諸如輸入端12或81中的一個的第二電極。
[0102]本方法的另一實施方案可包括形成延伸穿過第一半導體層的第一部分及第二部分外部的第一半導體層的第三部分的開口，其中開口暴露半導體襯底的一部分及在半導體襯底的暴露部分上形成第一導體(舉例而言，諸如導體49)及將半導體襯底電連接至第一晶體管的第一載流電極及第一晶體管的第二載流電極中的一個。
[0103]方法的實施方案可包括在第一半導體區(qū)域的第一部分中形成第一導電類型的第四半導體區(qū)域(舉例而言，諸如區(qū)域32)且其與第二半導體區(qū)域分隔開，其中第四半導體區(qū)域形成第二晶體管的第一載流電極，舉例而言，諸如晶體管17的射極，其中第一半導體區(qū)域的第一部分形成耦合至第一齊納二極管的第一電極(舉例而言，諸如陰極)的第二晶體管的控制電極，其中第一晶體管的第一載流電極耦合至第一齊納二極管的第二電極(舉例而言，陽極)，其中第二半導體區(qū)域形成耦合至第一晶體管的控制電極的第二晶體管的第二載流電極，且其中第一晶體管及第二晶體管形成SCR。
[0104]方法的另一實施方案可包括在第一半導體區(qū)域的第一部分中形成第五半導體區(qū)域(舉例而言，諸如區(qū)域33)，且其與第四半導體區(qū)域分隔開，其中第五半導體區(qū)域形成第一晶體管的第二載流電極，舉例而言，諸如晶體管18的集極。
[0105]在一個實施方案中，方法可包括在第一半導體區(qū)域的第一部分中形成第四半導體區(qū)域(舉例而言，區(qū)域101)，其中第四半導體區(qū)域形成第一晶體管的第二載流電極(舉例而言，諸如晶體管91的集極)，且其中第三半導體區(qū)域與第二半導體區(qū)域形成第二齊納二極管(舉例而言，二極管92)，所述第二齊納二極管耦合至第一載流電極且耦合至第一晶體管的控制電極 '及
[0106]形成比第一峰值摻雜濃度大至少大約四個量級的第二峰值摻雜濃度。
[0107]所屬領(lǐng)域技術(shù)人員應(yīng)了解形成ESD器件的方法的實施方案可包括:
[0108]提供半導體襯底；
[0109]形成半導體層，舉例而言，諸如層28，其覆蓋半導體襯底的至少一部分；
[0110]形成第一封阻結(jié)構(gòu)，諸如結(jié)構(gòu)39及/或42中的一個，其圍繞半導體層的第一部分；
[0111]在半導體層的第一部分內(nèi)形成SCR的至少一部分；[0112]在半導體層中形成開口(舉例而言，諸如開口 47)以暴露半導體襯底的一部分；
[0113]形成導體(舉例而言，導體49)以歐姆接觸SCR的陽極(舉例而言，諸如器件125的陽極)或陰極(舉例而言，諸如器件15的陰極)及延伸以電接觸半導體襯底的部分以在其間提供歐姆電連接；
[0114]形成第二封阻結(jié)構(gòu)，舉例而言，諸如結(jié)構(gòu)38，其圍繞半導體層的第二部分；及
[0115]在半導體層的第二部分中形成低電容二極管，舉例而言，諸如二極管14且其電連接至SCR。
[0116]方法的另一實施方案可包括使SCR形成為延伸至半導體襯底中。
[0117]方法的實施方案可包括透過導體形成耦合至SCR的陰極(舉例而言，諸如區(qū)域34)的低電容二極管的陽極(舉例而言，諸如二極管14的陽極)。
[0118]方法的另一實施方案可包括形成被第一封阻結(jié)構(gòu)圍繞的SCR的觸發(fā)器件，其中觸發(fā)器件的至少一部分在第一半導體層的第一部分內(nèi)。
[0119]鑒于所有上述內(nèi)容，明顯揭示新穎器件及方法。尤其在其它特征中包括形成具有低箝位電壓、低電容及低動態(tài)電阻的ESD器件。形成大于區(qū)域34及或區(qū)域32至33的深度的區(qū)域29的深度促進精確控制ESD器件的晶體管的控制增益電壓。形成觸發(fā)器件以控制觸發(fā)電壓及啟動晶體管或SCR的晶體管促進形成低箝位電壓，其仍具有高觸發(fā)電壓，藉此為可能連接至ESD器件的器件提供更大保護。在襯底與形成在ESD器件的其它層上的器件之間形成低電阻連接促進減小ESD器件的動態(tài)電阻。
[0120]雖然用特定優(yōu)選實施方案及例示性實施方案描述描述內(nèi)容的標的，但是上述圖示及其描述內(nèi)容僅描繪標的的典型實施方案及實施方案的實例且因此不得被視作限制其范疇，明顯地，所屬領(lǐng)域技術(shù)人員將了解許多替代例及變化例。如所屬領(lǐng)域技術(shù)人員將了解，器件15、80、117及125的例示性形式被用作說明形成及使用ESD器件的操作方法的工具。在一些實施方案中，電阻器19可省略。
[0121]如下文權(quán)利要求書反映，發(fā)明方面可具有少于單個上文揭示實施方案的所有特征的特征。因此下文明示的權(quán)利要求書在此明確并入實施方式中，每條權(quán)利要求書獨立作為本發(fā)明的單獨實施方案。此外如所屬領(lǐng)域技術(shù)人員將了解，雖然本文所述的一些實施方案包括一些但非其它實施方案中包括的其它特征，但是不同實施方案的特征的組合意在屬于本發(fā)明的范疇且形成不同實施方案。
【權(quán)利要求】
1.一種ESD器件，其包括: 所述ESD器件的輸入端； 所述ESD器件的公共回線； 第一導電類型的半導體襯底； 第二導電類型的第一半導體層，其在所述半導體襯底上且具有第一摻雜濃度； 第一封阻結(jié)構(gòu)，其形成為具有周邊的第一閉合多邊形，所述周邊圍繞所述第一半導體層的第一部分； 第一晶體管，其形成在所述第一半導體層上并在所述半導體襯底的所述第一部分內(nèi)，所述第一晶體管具有耦合至所述輸入端或所述公共回線中的一個的第一載流電極，所述第一晶體管具有控制電極及第二載流電極； 所述第一導電類型的第一半導體區(qū)域，其在所述第一半導體層的所述第一部分內(nèi)，其中所述第一半導體區(qū)域形成所述第一晶體管的一部分，所述第一半導體區(qū)域具有大于所述第一半導體層的所述第一摻雜濃度的第二摻雜濃度； 第一低電容二極管，其形成在所述第一半導體層上且在所述半導體襯底的所述第一部分外部，所述第一低電容二極管串聯(lián)耦合在所述第一晶體管的所述輸入端與所述第一載流電極之間； 第一導體，其具有形成在開口中的第一導體部分，其延伸穿過所述第一半導體層至所述半導體襯底的一部分且物理地電接觸所述半導體襯底的一部分，所述第一導體具有電耦合至所述第一晶體管的 所述第二載流電極的第二導體部分；及 觸發(fā)器件，其形成在所述第一半導體層上并在所述第一半導體層的所述第一部分內(nèi)，所述觸發(fā)器件具有觸發(fā)電壓且耦合至所述第一晶體管的所述控制電極，其中所述觸發(fā)器件被配置成響應(yīng)于所述ESD器件的所述輸入端接收不小于所述觸發(fā)器件的所述觸發(fā)電壓的電壓而啟動所述第一晶體管。
2.根據(jù)權(quán)利要求1所述的ESD器件，其還包括形成在所述第一半導體區(qū)域內(nèi)的所述第二導電類型的一第二半導體區(qū)域，所述第二半導體區(qū)域延伸至所述第一半導體區(qū)域中不大于大約一微米且具有大于所述第二摻雜濃度的第三摻雜濃度。
3.根據(jù)權(quán)利要求1所述的ESD器件，其中所述第二導體部分電耦合至所述第一半導體區(qū)域。
4.根據(jù)權(quán)利要求1所述的ESD器件，其中所述第一晶體管是SCR的一部分，其包括第二晶體管，所述第二晶體管形成在所述第一半導體層的所述第一部分中，其中所述第一半導體區(qū)域形成所述第一晶體管的所述第二載流電極及所述第二晶體管的控制電極且其中所述第一半導體層的所述第一部分形成所述第一晶體管的所述控制電極。
5.根據(jù)權(quán)利要求1所述的ESD器件，其還包括形成在所述第一半導體區(qū)域內(nèi)的所述第二導電類型的第二半導體區(qū)域，所述第二半導體區(qū)域延伸至所述第一半導體區(qū)域中不大于大約一微米，其中所述第二半導體區(qū)域形成所述第一晶體管的所述第一載流電極且所述第一半導體區(qū)域形成所述第一晶體管的所述控制電極且其中所述觸發(fā)器件的一部分形成在所述第一半導體區(qū)域與第二半導體區(qū)域之間的結(jié)上。
6.根據(jù)權(quán)利要求5所述的ESD器件，其還包括第二封阻結(jié)構(gòu)，其形成為具有周邊的第二閉合多邊形，所述周邊圍繞所述第一半導體層的所述第一部分外部的所述第一半導體層的第二部分，第二低電容二極管形成在所述第一半導體層的所述第二部分內(nèi)，所述第二低電容二極管耦合在所述輸入端與所述第一晶體管的所述第二載流電極之間。
7.根據(jù)權(quán)利要求5所述的ESD器件，其還包括所述第一導電類型的第三半導體區(qū)域，其在所述第一半導體區(qū)域內(nèi)且鄰接所述第二半導體區(qū)域。
8.一種形成ESD器件的方法，其包括: 提供第一導電類型的半導體襯底，所述半導體襯底具有第一表面及第二表面； 在所述半導體襯底的所述第一表面上形成第二導電類型的第一半導體層，所述第一半導體層具有第一峰值摻雜濃度； 形成所述第二導電類型的第一半導體區(qū)域，其定位在所述半導體襯底與所述第一半導體層之間，所述第一半導體區(qū)域具有大于所述第一峰值摻雜濃度的第二峰值摻雜濃度，其中所述第一半導體區(qū)域的至少一部分與所述半導體襯底形成第一齊納二極管； 在所述第一半導體層的所述第一部分內(nèi)形成第二半導體區(qū)域，所述第二半導體區(qū)域具有所述第一導電類型及大于所述第一峰值摻雜濃度的所述第二峰值摻雜濃度，其中所述第二半導體區(qū)域形成第一晶體管的控制電極； 形成圍繞所述第一半導體區(qū)域的所述第一部分的周邊的第一隔離結(jié)構(gòu)； 在所述第二半導體區(qū)域內(nèi)形成第三半導體區(qū)域，所述第三半導體區(qū)域具有所述第二導電類型，其中所述第三半導體區(qū)域形成所述第一晶體管的第一載流電極；及 形成第二隔離結(jié)構(gòu)，其圍繞所述第一半導體區(qū)域的所述第一部分外部的所述第一半導體區(qū)域的第二部分的周邊，其中所述第一半導體區(qū)域的所述第二部分形成第一二極管，所述第一二極管具有耦合至所述第一齊納二極管的所述第一電極的第一電極且具有耦合至所述ESD器件的輸入端 的第二電極。
9.根據(jù)權(quán)利要求8所述的方法，其還包括形成延伸穿過所述第一半導體層的所述第一部分及所述第二部分外部的所述第一半導體層的第三部分的開口，其中所述開口暴露所述半導體襯底的一部分以及在所述半導體襯底的所述暴露部分上形成第一導體及將所述半導體襯底電連接至所述第一晶體管的所述第一載流電極及所述第一晶體管的第二載流電極中的一個。
10.根據(jù)權(quán)利要求8所述的方法，其還包括在所述第一半導體區(qū)域的所述第一部分中形成所述第一導電類型的第四半導體區(qū)域且其與所述第二半導體區(qū)域分隔開，其中所述第四半導體區(qū)域形成第二晶體管的第一載流電極，其中所述第一半導體區(qū)域的所述第一部分形成耦合至所述第一齊納二極管的第一電極的所述第二晶體管的控制電極，其中所述第一晶體管的所述第一載流電極耦合至所述第一齊納二極管的第二電極，其中所述第二半導體區(qū)域形成耦合至所述第一晶體管的所述控制電極的所述第二晶體管的第二載流電極，且其中所述第一晶體管及所述第二晶體管形成SCR。
11.根據(jù)權(quán)利要求10所述的方法，其還包括在所述第一半導體區(qū)域的所述第一部分中形成第五半導體區(qū)域且其與所述第四半導體區(qū)域分隔開，其中所述第五半導體區(qū)域形成所述第一晶體管的第二載流電極。
12.根據(jù)權(quán)利要求8所述的方法，其還包括在所述第一半導體區(qū)域的所述第一部分中形成第四半導體區(qū)域，其中所述第四半導體區(qū)域形成所述第一晶體管的第二載流電極且其中所述第三半導體區(qū)域與所述第二半導體區(qū)域形成第二齊納二極管，所述第二齊納二極管耦合至所述第一載流電極及耦合至所述第一晶體管的所述控制電極；及 其中形成所述第二半導體區(qū)域包括形成比所述第一峰值摻雜濃度大至少大約四個量級的所述第二峰值摻雜濃度。
13.根據(jù)權(quán)利要求12所述的方法，其還包括形成第三隔離結(jié)構(gòu)，其圍繞所述第一半導體區(qū)域的所述第一部分及所述第二部分外部的所述第一半導體區(qū)域的第三部分的周邊； 在所述第一半導體區(qū)域的所述第三部分中形成第二二極管，其包括在所述第一半導體區(qū)域的所述第三部分中形成所述第一導電類型的第五半導體區(qū)域，其中所述第五半導體區(qū)域形成耦合至所述ESD器件的所述輸入端的所述第二二極管的第一電極；及 在所述第一半導體區(qū)域的所述第三部分中形成所述第二導電性的第六半導體區(qū)域，其中所述第六半導體區(qū)域形成耦合至所述第一齊納二極管的所述第一電極的所述第二二極管的第二電極。
14.根據(jù)權(quán)利要求8所述的方法，其還包括在所述第二半導體區(qū)域中形成第四半導體區(qū)域，其中所述第四半導體區(qū)域形成所述第一晶體管的第二載流電極且其中所述第三半導體區(qū)域與所述第二半導體區(qū)域形成第二齊納二極管，所述第二齊納二極管耦合至所述第一載流電極并且耦合至所述第一晶體管的所述控制電極。
15.根據(jù)權(quán)利要求8所述的方法，其還包括形成所述第一導電類型的第四半導體區(qū)域，其在所述第二半導體區(qū)域中且鄰接所述第三半導體區(qū)域，其中所述第四半導體區(qū)域與所述第三半導體區(qū)域形成第二齊納二極管，其中所述第四半導體區(qū)域形成耦合至所述第一晶體管的控制電極的所述第二齊納二極管的第一電流導體且所述第三半導體區(qū)域形成耦合至所述第一晶體管的所述第一載流電極的所述第二齊納二極管的第二電流導體。
16.根據(jù)權(quán)利要求15所述的方法，其中形成所述第一半導體區(qū)域包括形成從所述半導體襯底的所述第一表面朝向所述第二半導體區(qū)域延伸的所述第一半導體區(qū)域，其包括形成SCR，其中所述第一半導體區(qū)域形成`所述第一晶體管的第二載流電極及第二晶體管的控制電極，其中所述第二半導體區(qū)域形成耦合至所述第一晶體管的所述控制電極的所述第二晶體管的第一載流電極，其中所述半導體襯底形成所述第二晶體管的第二載流電極，且其中所述第一晶體管及所述第二晶體管形成SCR。
17.一種形成ESD器件的方法，其包括: 提供半導體襯底； 形成覆蓋所述半導體襯底的至少一部分的半導體層； 形成圍繞所述半導體層的第一部分的第一封阻結(jié)構(gòu)； 在所述半導體層的所述第一部分內(nèi)形成SCR的至少一部分； 在所述半導體層中形成開口以暴露所述半導體襯底的一部分； 形成導體以歐姆接觸所述SCR的陽極或陰極中的一個且延伸以電接觸所述半導體襯底的所述部分以在其間提供歐姆電連接； 形成圍繞所述半導體層的第二部分的第二封阻結(jié)構(gòu)；及 在所述半導體層的所述第二部分中形成低電容二極管且其電連接至所述SCR。
18.根據(jù)權(quán)利要求17所述的方法，其中形成所述SCR的至少所述部分包括使所述SCR形成為延伸至所述半導體襯底中。
19.根據(jù)權(quán)利要求18所述的方法，其中形成所述低電容二極管包括透過所述導體形成耦合至所述SCR的所述陰極的所述低電容二極管的陽極。
20.根據(jù)權(quán)利要求18所述的方法，形成被所述第一封阻結(jié)構(gòu)圍繞的所述SCR的觸發(fā)器件，其中所述觸發(fā)器件的至少`一部分在所述第一半導體層的所述第一部分內(nèi)。
【文檔編號】H01L27/04GK103872046SQ201310606297
【公開日】2014年6月18日 申請日期:2013年11月25日 優(yōu)先權(quán)日:2012年12月9日
【發(fā)明者】D·D·馬里羅, 陳宇鵬, R·沃爾, U·夏爾馬, H·Y·吉 申請人:半導體元件工業(yè)有限責任公司