用于增強電荷載流子的遷移率的方法和設(shè)備的制作方法

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用于增強電荷載流子的遷移率的方法和設(shè)備的制作方法
【專利摘要】本發(fā)明用于增強電荷載流子的遷移率的方法和設(shè)備。一種集成電路可以包括兩個類型的半導體器件。第一類型的器件可以包括金屬柵極和以第一方式應(yīng)變的溝道。第二類型的器件可以包括金屬柵極和以第二方式應(yīng)變的溝道。柵極可以共同地包括三種或者更少金屬材料。柵極可以共享相同金屬材料。一種在集成電路上形成半導體器件的方法可以包括分別在集成電路的與第一和第二柵極對應(yīng)的第一和第二區(qū)域中沉積第一和第二金屬層。
【專利說明】用于增強電荷載流子的遷移率的方法和設(shè)備

【技術(shù)領(lǐng)域】
[0001] 本公開內(nèi)容涉及用于增強電荷載流子的遷移率的方法和設(shè)備。本公開內(nèi)容的一些實施例具體地涉及具有金屬柵極半導體器件的集成電路，其中一個類型的金屬柵極半導體器件的溝道被壓縮性地應(yīng)變而另一類型的金屬柵極半導體器件的溝道被拉伸性地應(yīng)變。

【背景技術(shù)】
[0002] 應(yīng)變半導體器件的溝道可以提高器件的性能。一些半導體器件（諸如晶體管）具有電荷載流子在半導體器件被激活時移動經(jīng)過的溝道。電荷載流子在器件的溝道中的遷移率可以是在確定器件的性能時的重要因素。例如半導體器件的切換速度和/或驅(qū)動強度可以依賴于電荷載流子在器件的溝道中的遷移率。應(yīng)變半導體器件的溝道可以增強電荷載流子在溝道中的遷移率（相對于電荷載流子在未應(yīng)變的溝道中的遷移率），由此提高器件的性能（例如切換速度或者驅(qū)動強度）。例如可以在拉伸性地應(yīng)變的溝道中增強空穴（用于一些類型的半導體器件，諸如η溝道M0SFET的電荷載流子）的遷移率?？梢酝ㄟ^施加拉伸性應(yīng)力來變形（例如伸展）拉伸性地應(yīng)變的溝道。作為另一示例，可以在壓縮性地應(yīng)變的溝道中增強電子（用于一些類型的半導體器件（諸如Ρ溝道M0SFET)的電荷載流子）的遷移率?？梢酝ㄟ^施加壓縮性應(yīng)力來變形（例如壓縮）壓縮性地應(yīng)變的溝道。
[0003] 已知用于制作具有應(yīng)變的溝道的半導體器件的技術(shù)?？梢栽诠枰r底中通過在具有不同晶格的另一晶態(tài)襯底上面生長硅襯底來引起應(yīng)變。例如可以通過在具有比硅更大的晶格、因此向硅晶格施加拉伸性應(yīng)力的鍺化硅（SiGe)上面生長硅襯底來引起拉伸應(yīng)變。作為另一示例，可以通過在具有比硅更小的晶格、因此向硅晶格施加壓縮性應(yīng)力的碳化硅（例如SiCP)上面生長硅襯底來引起壓縮應(yīng)變。然而利用這一技術(shù)，可能難以在硅的一些部分 (例如用于PFET溝道）中引起壓縮應(yīng)變而在硅的其它部分（例如用于NFET溝道）中引起拉伸應(yīng)變。
[0004] 可以通過向硅襯底中注入材料以改變襯底的區(qū)域中（例如溝道區(qū)域中）的晶格來形成應(yīng)變的溝道。例如注入可以用來形成拉伸性地應(yīng)變的碳化硅（例如SiCP)溝道區(qū)域，因為硅襯底的更大晶格向碳化硅溝道的更小晶格施加拉伸性應(yīng)力。作為另一示例，注入可以用來形成壓縮性地應(yīng)變的鍺化硅（例如SiGe)溝道區(qū)域，因為硅襯底的更小晶格向鍺化硅溝道的更大晶格施加壓縮性應(yīng)力。然而這一技術(shù)可能需要在制作工藝期間的很低溫度（例如-60°C )并且可能加劇短溝道效應(yīng)（SCE)。
[0005] 也可以通過半導體器件的柵極上形成"襯墊"或者"蓋層"來形成應(yīng)變的溝道。例如在PFET的柵極上形成的氮化硅襯墊可以向PFET的溝道施加壓縮性應(yīng)力，并且在NFET的柵極上形成的不同氮化硅襯墊可以向NFET的溝道施加拉伸性應(yīng)力。然而這一技術(shù)可能需要包括化學機械拋光（CMP)的附加工藝步驟。
[0006] 在半導體器件的柵極包括金屬材料時，器件的"金屬柵極"可以向溝道施加應(yīng)力、由此形成應(yīng)變的溝道。一些金屬柵極可以包括金屬部分和功函數(shù)層。功函數(shù)層可以調(diào)制柵極的功函數(shù)、由此向工藝工程師給予對器件的帶隙、閾值電壓等的控制。

【發(fā)明內(nèi)容】

[0007] 根據(jù)一個實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一應(yīng)變的溝道。第一柵極包括第一金屬部分。第一應(yīng)變的溝道是以第一方式應(yīng)變的。第二類型的第二半導體器件包括第二柵極和第二應(yīng)變的溝道。第二柵極包括第二金屬材料。第二應(yīng)變的溝道是以第二方式應(yīng)變的。第一和第二柵極共同地包括三種或者更少的金屬材料。
[0008] 根據(jù)另一實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一應(yīng)變的溝道。第一柵極包括第一金屬部分。第一應(yīng)變的溝道是以第一方式應(yīng)變的。第二類型的第二半導體器件包括第二柵極和第二應(yīng)變的溝道。第二柵極包括第二金屬材料。第二應(yīng)變的溝道是以第二方式應(yīng)變的。在第一半導體器件的第一柵極中和在第二半導體器件的第二柵極中包括相同金屬材料。
[0009] 根據(jù)另一實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一溝道。第一柵極包括第一金屬材料。第二類型的第二半導體器件包括第二柵極和第二溝道。第二柵極包括第二金屬材料。該集成電路還包括用于使用第一和第二柵極以分別增加電荷載流子在第一半導體器件和第二半導體器件的溝道中的遷移率的裝置。第一和第二柵極共同地包括三種或者更少金屬材料。
[0010] 根據(jù)另一實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一溝道。第一柵極包括第一金屬材料。第二類型的第二半導體器件包括第二柵極和第二溝道。第二柵極包括第二金屬材料。該集成電路還包括用于使用第一和第二柵極以分別增加電荷載流子在第一半導體器件和第二半導體器件的溝道中的遷移率的裝置。在第一半導體器件的第一柵極中和在第二半導體器件的第二柵極中包括相同金屬材料。
[0011] 根據(jù)另一實施例，提供一種在集成電路上形成半導體器件的方法。半導體器件中的第一半導體器件具有第一柵極和第一應(yīng)變的溝道，半導體器件中的第二半導體器件具有第二柵極和第二應(yīng)變的溝道。該方法包括分別在集成電路的與第一和第二柵極對應(yīng)的第一和第二區(qū)域中沉積第一金屬層。該方法還包括分別在集成電路的與第一柵極和第二柵極對應(yīng)的第一和第二區(qū)域中沉積第二金屬層。第一和第二柵極共同地包括三種或者更少金屬材料。第一應(yīng)變的溝道是以第一方式應(yīng)變的，并且第二應(yīng)變的溝道是以第二方式應(yīng)變的。
[0012] 根據(jù)另一實施例，提供一種在集成電路上形成半導體器件的方法。半導體器件中的第一半導體器件具有第一柵極和第一應(yīng)變的溝道，半導體器件中的第二半導體器件具有第二柵極和第二應(yīng)變的溝道。該方法包括分別在集成電路的與第一和第二柵極對應(yīng)的第一和第二區(qū)域中沉積第一金屬層。該方法還包括分別在集成電路的與第一柵極和第二柵極對應(yīng)的第一和第二區(qū)域中沉積第二金屬層。在第一半導體器件的第一柵極中和在第二半導體器件的第二柵極中包括相同金屬材料。第一應(yīng)變的溝道是以第一方式應(yīng)變的，并且第二應(yīng) 變的溝道是以第二方式應(yīng)變的。

【專利附圖】

【附圖說明】
[0013] 為了理解一些實施例，現(xiàn)在將僅通過示例參照附圖，在附圖中：
[0014] 圖1示出根據(jù)一些實施例的集成電路；
[0015] 圖2A示出根據(jù)一些實施例的具有柵極240a的晶體管200a，該柵極包括一種或者多種金屬材料；
[0016] 圖2B示出根據(jù)一些實施例的具有柵極240b的晶體管200b，該柵極包括一種或者多種金屬材料；
[0017] 圖2C示出根據(jù)一些實施例的具有柵極240c的晶體管200c，該柵極包括一種或者多種金屬材料；
[0018] 圖2D示出根據(jù)一些實施例的具有柵極240d的晶體管200d，該柵極包括一種或者多種金屬材料；
[0019] 圖3示出根據(jù)一些實施例的在集成電路上形成半導體器件的方法的流程圖；
[0020] 圖4A示出根據(jù)一些實施例的在形成源極和漏極擴散區(qū)域之后的集成電路400的部分；
[0021] 圖4B示出根據(jù)一些實施例的在形成源極和漏極擴散區(qū)域之后的集成電路400的部分；
[0022] 圖5A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、312、314 和333作為后柵極（gate-last)工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET ;
[0023] 圖5B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、312、314、333 和336作為先柵極（gate-first)工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET ;
[0024] 圖6A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320、323和333作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET 和金屬柵極NFET ;
[0025] 圖6B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、323、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET ;
[0026] 圖7A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320和333作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET ;
[0027] 圖7B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極 Ν--Τ ;
[0028] 圖8A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、324、328、 330、332和333作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET ;
[0029] 圖8B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、324、328、330、 332、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極 Ν--Τ ;
[0030] 圖9Α示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、324和333 作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET ;并且
[0031] 圖9B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、324、333和336 作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。
[0032] 為了清楚，已經(jīng)在不同附圖中用相同標號標示相同單元，并且另外如在集成電路表示中常見的那樣，各種附圖未按比例。為了清楚，僅已經(jīng)示出并且將討論對理解描述的實施例有用的那些步驟和單元。

【具體實施方式】
[0033] 用于制作金屬柵極半導體器件的一些常規(guī)技術(shù)可以生產(chǎn)包含拉伸性地應(yīng)變的溝道或者壓縮性地應(yīng)變的溝道但不是包含二者的集成電路。用于制作金屬柵極半導體器件的一些常規(guī)技術(shù)可以使用大量金屬和/或處理步驟。申請人:已經(jīng)認識和理解需要一種用于使用少量處理步驟和/或金屬材料來制作金屬柵極半導體器件、從而所得集成電路包括拉伸性地應(yīng)變的溝道和壓縮性地應(yīng)變的溝道二者的方法。
[0034] 根據(jù)一個實施例，一種集成電路可以包括第一和第二類型的半導體器件。例如集成電路可以包括NFET和PFET。第一類型的半導體器件（例如NFET)可以包括柵極和拉伸性地應(yīng)變的溝道。第二類型的半導體器件（例如PFET)可以包括柵極和拉伸性地應(yīng)變的溝道。柵極可以包括一種或者多種金屬材料。
[0035] 在一些實施例中，兩個類型的半導體器件的柵極可以共同地包括三種或者更少金屬材料。在一些實施例中，可以在兩個類型的半導體器件的柵極中包括相同金屬材料。
[0036] 在一些實施例中，第一類型的半導體器件（例如NFET)的柵極可以向第一類型的半導體器件的溝道施加拉伸性應(yīng)力。在一些實施例中，第二類型的半導體器件（例如PFET) 的柵極可以向第二類型的半導體器件的溝道施加壓縮性應(yīng)力。
[0037] 在一些實施例中，任一種或者兩種類型的半導體器件的柵極可以包括功函數(shù)層。在一些實施例中，器件的功函數(shù)層的性質(zhì)（例如功函數(shù)層的厚度、在功函數(shù)層中包括的材料、或者向用于功函數(shù)層的陰極電弧沉積的陰極提供的功率）可以調(diào)制器件的金屬柵極向器件的溝道施加的應(yīng)力。例如功函數(shù)的性質(zhì)可以確定柵極向溝道施加的應(yīng)力是否為壓縮性或者拉伸性。作為另一示例，功函數(shù)層的性質(zhì)可以確定柵極向溝道施加的應(yīng)力的量值。
[0038] 以下進一步描述以上描述的特征以及附加特征?？梢詡€別地、全部一起或者在任何組合中使用這些特征，因為就這一點而言未限制本技術(shù)。
[0039] 圖1示出根據(jù)一些實施例的集成電路。圖1的集成電路100包括兩個晶體管110 和150。在一些實施例中，晶體管110和150可以是M0SFET (金屬氧化物半導體場效應(yīng)晶體管）。在一些實施例中，晶體管110可以是η溝道MS0FET(也稱為"NMOS FET"或者"NFET")。在一些實施例中，晶體管150可以是p溝道M0SFET(也稱為"PMOS FET"或者"PFET"）。
[0040] 在圖1的實施例中，分別在襯底102的區(qū)域112和152中形成晶體管110和150 的本體。在一些實施例中，襯底102可以包括硅、鍺化硅、碳化硅和/或本領(lǐng)域普通技術(shù)人員已知的或者另外適合于制作半導體器件的其它材料。在一些實施例中，襯底102可以是 P襯底，區(qū)域112可以是P襯底的一部分，并且區(qū)域152可以是在P襯底中形成的η阱。在一些實施例中，襯底102可以是η襯底，區(qū)域112可以是在η襯底中形成的ρ阱，并且區(qū)域 152可以是η襯底的一部分。在一些實施例中，襯底102可以是體襯底、絕緣體上硅（SOI) 襯底、直接在絕緣體上的應(yīng)變的硅（SSD0I)襯底、在絕緣體上的應(yīng)變的異質(zhì)結(jié)構(gòu)（HOI)襯底或者本領(lǐng)域普通技術(shù)人員已知的或者另外適合于制作半導體器件的任何其它類型的襯底。
[0041] 在一些實施例中，可以使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于隔離半導體器件的任何技術(shù)、包括但不限于淺溝槽隔離（STI)來相互完全地或者部分地隔離晶體管 110 和 150。
[0042] 在圖1的實施例中，晶體管110包括柵極118、源極擴散區(qū)域（也稱為"源極"或者 "源極擴散"）114、漏極擴散區(qū)域（也稱為"漏極"或者"漏極擴散" 116)、溝道122和本體。在一些實施例中，源極和漏極擴散可以是摻雜（例如重摻雜）的P型擴散區(qū)域。在一些實施例中，可以升高源極114和/或漏極116?？梢允褂帽绢I(lǐng)域普通技術(shù)人員已知的或者另外適合于形成升高的源極或者漏極的任何技術(shù)（包括但不限于蝕刻襯底102的一部分和/或硅化物化擴散區(qū)域的一部分）來形成升高的源極或者漏極。如以上描述的那樣，可以在襯底102的區(qū)域112中形成晶體管110的本體，該區(qū)域可以是η摻雜的硅區(qū)域。晶體管110 的溝道122可以占據(jù)襯底102的、在柵極118之下的、在源極114與漏極116之間的部分。柵極118可以例如包括在襯底102上形成的絕緣層和在絕緣層上形成的材料部分。在一些實施例中，材料部分可以例如由多晶硅、一種或者多種金屬材料和/或本領(lǐng)域普通技術(shù)人員已知的或者另外適合于形成柵極的任何材料形成。
[0043] 在一些實施例中，柵極118可以包括間隔物層、襯墊、蓋層和/或任何其它類型的 '柵極覆蓋層'，或者可以由間隔物層、襯墊、蓋層和/或任何其它類型的'柵極覆蓋層'部分地或者完全地覆蓋?？梢越柚绢I(lǐng)域普通技術(shù)人員已知的或者另外適合于形成柵極覆蓋層的手段、包括但不限于沉積和光刻圖案化柵極覆蓋材料在晶體管的柵極附近（例如在柵極之上和/或與柵極的側(cè)壁相鄰）形成柵極覆蓋層。在一些實施例中，柵極覆蓋層可以包括氮化物和/或氧化物，諸如氮化硅（SiN)或者氧化硅（SiO)。在一些實施例中，柵極覆蓋層可以將柵極與集成電路的其它部分絕緣、有助于自對準晶體管制作工藝、向晶體管溝道施加應(yīng)力等。
[0044] 在圖1的實施例中，晶體管150包括柵極158、源極擴散區(qū)域154、漏極擴散區(qū)域 156、溝道162和本體。在一些實施例中，源極和漏極區(qū)域可以是摻雜（例如重摻雜）的η 型擴散區(qū)域。如以上描述的那樣，可以在襯底102的區(qū)域152中形成晶體管150的本體，該區(qū)域可以是Ρ摻雜的硅區(qū)域。晶體管150的溝道162可以占據(jù)襯底102的、在柵極158之下的、在源極154與漏極156之間的部分。柵極158可以例如包括在襯底102上形成的絕緣層和在絕緣層上形成的材料部分。在一些實施例中，材料部分可以例如由多晶硅、一種或者多種金屬材料和/或本領(lǐng)域普通技術(shù)人員已知的或者另外適合于形成柵極的任何材料形成。在一些實施例中，柵極158可以包括柵極覆蓋層，或者可以由柵極覆蓋層部分地或者完全地覆蓋。
[0045] 在圖1的實施例中，溝道122和162是應(yīng)變的。在一些實施例中，可以用不同方式應(yīng)變溝道122和162。例如，溝道122可以是拉伸性地應(yīng)變的，并且溝道162可以是壓縮性地應(yīng)變的。在一些實施例中，溝道122可以在水平方向124上被拉伸性地應(yīng)變（例如在與襯底的表面大致地平行的方向（諸如在源極114與漏極116之間延伸的方向）上被伸展）和/或在堅直方向126上被拉伸性地應(yīng)變（例如在與襯底的表面大致地正交的方向（諸如在柵極118與襯底102之間延伸的方向上）被伸展）。類似地，溝道162可以在水平方向 164上被壓縮性地應(yīng)變（例如在與襯底的表面大致地平行的方向（諸如在源極154與漏極 156之間延伸的方向）上被壓縮）和/或在堅直方向166上被壓縮性地應(yīng)變（例如在與襯底的表面大致地正交的方向（諸如在柵極158與襯底102之間延伸的方向）上被壓縮）。
[0046] 雖然在圖1的示例中示出M0SFET，但是未在這方面限制實施例。實施例可以包括 (或者用來制作）本領(lǐng)域普通技術(shù)人員已知的或者另外適合于與應(yīng)變的溝道操作的任何半導體器件、包括但不限于二極管、其它類型的晶體管等。
[0047] 圖2A示出根據(jù)一些實施例的具有柵極240a的晶體管200a，該柵極包括一種或者多種金屬材料。具有包括一種或者多種金屬材料的柵極的晶體管可以稱為"金屬柵極晶體管"。在一些實施例中，可以使用后柵極制作工藝（諸如替換柵極制作工藝）來形成金屬柵極晶體管200a。在一些實施例中，金屬柵極晶體管200a可以是具有柵極240a、源極擴散區(qū) 域208、漏極擴散區(qū)域206、溝道204和本體的M0SFET?？梢栽谝r底102的區(qū)域中形成金屬柵極晶體管200a的本體?？梢該诫s（例如重摻雜）源極和漏極擴散區(qū)域。擴散區(qū)域206和 208以及本體區(qū)域的摻雜類型可以是相反摻雜類型。在一些實施例中，溝道204可以在柵極 240a之下在源極和漏極區(qū)域之間延伸。在圖2A的實施例中，升高源極208和漏極206。然而未在這方面限制實施例。在一些實施例中，金屬柵極晶體管200a可以包括未升高的源極和/或未升高的漏極。
[0048] 在圖2A的實施例中，金屬柵極晶體管200a的柵極240a包括金屬部分224。金屬部分224可以例如包括鋁（A1)、鎢（W)、銅（Cu)和/或本領(lǐng)域普通技術(shù)人員已知的或者另外適合于作為金屬柵極晶體管的柵極的金屬部分工作的任何其它金屬材料。
[0049] 在圖2A的實施例中，金屬柵極晶體管200a的柵極240a包括電介質(zhì)層222。在一些實施例中，電介質(zhì)層222可以將金屬部分224與集成電路的其它部分（包括但不限于源極208和/或漏極206)絕緣。在一些實施例中，電介質(zhì)層222可以包括電介質(zhì)材料，諸如多晶硅、高k電介質(zhì)材料（例如具有比多晶硅的介電常數(shù)更高的介電常數(shù)的材料）和/或本領(lǐng)域普通技術(shù)人員已知的或者另外適合于絕緣金屬柵極晶體管的柵極的部分的任何其它材料。例如電介質(zhì)層222可以包括氧化鉿（Hf0 2)。在一些實施例中，可以在襯底102之上并且在金屬部分224之下形成電介質(zhì)層222的部分。在一些實施例中，可以沿著柵極240a 的側(cè)壁堅直地形成電介質(zhì)層222的一些部分。
[0050] 在圖2A的實施例中，溝道204是應(yīng)變的。溝道204可以是水平地和/或堅直地應(yīng) 變的。在一些實施例中（例如在其中晶體管200a是NFET的實施例中），溝道204可以是拉伸性地應(yīng)變的。在一些實施例中（例如在其中晶體管200a是PFET的實施例中），溝道204 可以是壓縮性地應(yīng)變的。
[0051] 在一些實施例中，柵極240a可以向溝道204施加應(yīng)力。柵極240a施加的應(yīng)力可以對在溝道204中的應(yīng)變有貢獻。例如在一些實施例中，金屬部分224可以向溝道204施加應(yīng)力（例如壓縮性或者拉伸性應(yīng)力）從而對在溝道204中的應(yīng)變（例如分別為壓縮性或者拉伸性應(yīng)變）有貢獻。在一些實施例中，柵極240a向溝道204施加的應(yīng)力的量值可以少于 lOOMPa、在100與300MPa之間、在300與500MPa之間或者大于500MPa。在一些實施例中，金屬柵極晶體管200a的柵極240a可以包括柵極覆蓋層220,或者可以由柵極覆蓋層220完全地或者部分地覆蓋。
[0052] 圖2B是示出根據(jù)一些實施例的具有柵極240b的晶體管200b，該柵極包括一種或者多種金屬材料（"金屬柵極晶體管"）。在一些實施例中，金屬柵極晶體管200b可以是使用后柵極半導體制作工藝而形成的M0SFET。以上已經(jīng)參照圖2A描述圖2B中所示金屬柵極晶體管200b的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0053] 在一些實施例中，金屬柵極晶體管200b的柵極240b除了電介質(zhì)層222和金屬部分224之外還可以包括功函數(shù)層230。在一些實施例中，可以在金屬部分224與電介質(zhì)層 222之間形成功函數(shù)層230。例如可以在電介質(zhì)層222之上并且在金屬層224之下形成功函數(shù)層230的部分。作為另一示例，可以在金屬部分224的側(cè)壁部分與電介質(zhì)層222之間形成功函數(shù)層230的部分。
[0054] 在一些實施例中，柵極240b向溝道204施加的應(yīng)力量值和/或類型可以依賴于功函數(shù)層230的性質(zhì)，其包括但不限于：在功函數(shù)層230中包括的材料、沉積功函數(shù)層230的方式、功函數(shù)層230的厚度250和/或功函數(shù)層230的應(yīng)力。
[0055] 功函數(shù)層230的實施例可以包括本領(lǐng)域普通技術(shù)人員已知的或者另外適合于調(diào) 制金屬部分224的功函數(shù)的任何材料。在一些實施例中，功函數(shù)層230可以是具有在4. 0 與5. 0電子伏特之間（例如在其中晶體管200b是η溝道器件的實施例中在4. 0與4. 5eV 之間或者在其中晶體管200b是p溝道器件的實施例中在4. 5與5. OeV之間）的帶隙的材料。在一些實施例中，功函數(shù)層230可以包括金屬碳化物和/或金屬氮化物。例如在一些實施例中，功函數(shù)層230可以包括氮化鈦（TiN)、碳化鈦（TiC)、氮化鑭（LaN)、碳化鑭（LaC)、氮化鉭（TaN)和/或碳化鉭（TaC)。在一些實施例中，功函數(shù)層230可以包括與氧清除 (oxygen-scavenging)金屬（諸如 TiWN、TiAlN、TiCuN、TaWN、TaAlN或者TaCuN)混合的TiN 或者TaN。
[0056] 在一些實施例中，可以通過物理氣相沉積（PVD)技術(shù)沉積功函數(shù)層230。例如可以通過陰極電弧沉積來沉積功函數(shù)層230。在一些實施例中，向用于功函數(shù)層230的陰極電弧沉積的陰極供應(yīng)的功率可以少于3kW、在3kW與9kW之間、在9kW與12kW之間、在12kW 與19kW之間或者大于19kW。實施例不限于通過陰極電弧沉積或者物理氣相沉積而沉積的功函數(shù)層。在一些實施例中，可以使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于形成功函數(shù)層的任何技術(shù)來形成功函數(shù)層230。
[0057] 在一些實施例中，功函數(shù)層230可以包括兩個或者更多子層。在一些實施例中，子層可以包括不同材料。在一些實施例中，可以使用不同沉積技術(shù)（例如與在沉積相應(yīng)子層期間向陰極供應(yīng)的不同功率數(shù)量使用陰極電弧沉積）來沉積子層。在一些實施例中，子層可以具有不同厚度。
[0058] 如以上描述的那樣，在一些實施例中，在溝道204中引起的應(yīng)變可以依賴于功函數(shù)層23〇的厚度 25〇。功函數(shù)層23〇的厚度25〇可以例如少于1〇〇埃（A)、在1〇〇與300 Λ 之間、在300與500 Α之間或者大于500 A。
[0059] 圖2C示出根據(jù)一些實施例的具有柵極240c的晶體管200c，該柵極包括一種或者多種金屬材料（"金屬柵極晶體管"）。在一些實施例中，金屬柵極晶體管200c可以使用后柵極或者先柵極（gate-first)半導體制作工藝而形成的MOSFET。以上已經(jīng)參照圖2A描述圖2C中所示金屬柵極晶體管200c的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0060] 圖2C示出根據(jù)一些實施例的具有金屬柵極240c的晶體管200c。在一些實施例中，可以使用先柵極半導體制作工藝來形成金屬柵極晶體管200c。以上已經(jīng)參照圖2A和/ 或2B描述圖2C中所示金屬柵極晶體管200c的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0061] 在圖2C的實施例中，金屬柵極晶體管200c的柵極240c包括電介質(zhì)層222和金屬部分224。在一些實施例中，金屬柵極晶體管200c的柵極240c可以包括柵極覆蓋層220或者由柵極覆蓋層220完全地或者部分地覆蓋。在一些實施例中，可以在襯底102之上并且在金屬部分224之下形成電介質(zhì)層222的部分。在一些實施例中，可以與金屬層224的側(cè) 壁相鄰形成電介質(zhì)層222的部分。在圖2C的實施例中，溝道204被（例如水平地和/或堅直地和壓縮性地或者拉伸性地）應(yīng)變。在一些實施例中，柵極240c向溝道204施加對在溝道204中的應(yīng)變有貢獻的應(yīng)力。
[0062] 圖2D示出根據(jù)一些實施例的具有金屬柵極240d的晶體管200d。在一些實施例中，可以使用先柵極半導體制作工藝來形成金屬柵極晶體管200d。以上已經(jīng)參照圖2A和/ 或2B描述圖2D中所示金屬柵極晶體管200d的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0063] 在圖2D的實施例中，金屬柵極晶體管200c的柵極240d包括電介質(zhì)層222、功函數(shù) 層230和金屬部分224。在一些實施例中，金屬柵極晶體管200d的柵極240d可以包括柵極覆蓋層220，或者可以由柵極覆蓋層220完全地或者部分地覆蓋。在一些實施例中，可以在襯底102之上并且在功函數(shù)層230之下形成電介質(zhì)層222的部分。在一些實施例中，可以與功函數(shù)層230和/金屬層224的側(cè)壁相鄰形成電介質(zhì)層222的部分。在一些實施例中，可以在電介質(zhì)層222之上并且在金屬部分224之下形成功函數(shù)層230的部分。在一些實施例中，可以與電介質(zhì)層222和/金屬層224的側(cè)壁相鄰形成功函數(shù)層230的部分。
[0064] 圖3示出根據(jù)一些實施例的在集成電路上形成半導體器件的方法的流程圖。在一些實施例中，圖3的方法可以用來在集成電路上形成第一和第二類型的半導體器件。第一類型的半導體器件可以具有金屬柵極和以第一方式應(yīng)變的溝道。第二類型的半導體器件可以具有金屬柵極和以第二方式應(yīng)變的溝道。在一些實施例中，例如圖3的方法可以用來在集成電路上形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET。
[0065] I.形成半導體器件的方法的后柵極實施例
[0066] 在一些實施例中，圖3的方法可以用來在集成電路上并且作為后柵極半導體制作工藝的部分形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET。在后柵極半導體制作工藝中，在形成晶體管的柵極之后形成晶體管的源極和漏極。
[0067] 在圖3的作為后柵極半導體制作工藝的部分而使用的實施例中，執(zhí)行步驟304。在步驟304,在形成晶體管的金屬柵極之前，形成晶體管的源極和漏極擴散區(qū)域。在步驟304 中，可以使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于在后柵極半導體制作工藝中形成漏極和源極擴散區(qū)域的技術(shù)來形成PFET和NFET的源極和漏極擴散區(qū)域。在一些實施例中，可以形成'虛設(shè)'（例如暫時）柵極（以有助于自對準晶體管的源極和漏極區(qū)域與晶體管的柵極）。例如可以在與NFET和PFET的柵極對應(yīng)的區(qū)域中在集成電路的襯底上形成虛設(shè)柵極。虛設(shè)柵極可以由本領(lǐng)域普通技術(shù)人員已知的或者另外適合于形成暫時柵極的任何材料、包括但不限于多晶硅形成。在一些實施例中，虛設(shè)柵極可以由柵極覆蓋層完全地或者部分地覆蓋。例如可以與虛設(shè)柵極的側(cè)壁相鄰形成間隔物層。
[0068] 在形成虛設(shè)柵極和柵極覆蓋層之后，可以在NFET和PFET的源極和漏極區(qū)域中向集成電路襯底中注入摻雜物，可以激活注入的摻雜物，并且可以去除虛設(shè)柵極?？梢允褂帽?領(lǐng)域普通技術(shù)人員已知的或者另外適合于注入摻雜物、激活摻雜物或者從集成電路去除材料的任何技術(shù)來實現(xiàn)注入摻雜物、激活摻雜物和去除虛設(shè)柵極。例如可以通過退火集成電路來激活摻雜物，并且可以通過蝕刻來去除虛設(shè)柵極。
[0069] 圖4A示出根據(jù)一些實施例的在步驟304中形成源極和漏極擴散區(qū)域之后的集成電路400a的部分。在圖4A的實施例中，集成電路400a包括襯底401(例如體硅襯底）。在一些實施例中，襯底401可以是η型襯底，區(qū)域402可以是在襯底401中形成的p阱，并且區(qū)域404可以是襯底401的部分。在一些實施例中，襯底401可以是ρ型襯底，區(qū)域402可以是襯底401的部分，并且區(qū)域404可以是在襯底401中形成的η阱。在一些實施例中，可以（例如通過淺溝槽隔離）相互完全地或者部分地隔離區(qū)域402和404。實施例不受襯底類型（例如體、S0I、SSD0I、H0I等）、襯底材料（例如硅、鍺等）或者隔離類型限制。在圖4 的實施例中，在集成電路400a的與NFET的柵極對應(yīng)的區(qū)域中形成柵極覆蓋層411，并且在集成電路400a的與PFET的柵極對應(yīng)的區(qū)域中形成柵極覆蓋層412。
[0070] 在圖4A的實施例中，襯底401包括NFET的源極414和漏極416區(qū)域以及PFET的源極418和漏極420區(qū)域。在一些實施例中，可以向NFET的源極和漏極擴散區(qū)域（414,416) 注入（"摻雜"）或者重注入（"重摻雜"）n型摻雜物。在一些實施例中，可以向PFET的源極和漏極擴散區(qū)域（418,420)注入（"摻雜"）或者重注入（"重摻雜"）p型摻雜物。雖然未升高圖4中所示漏極和源極，但是就這一點而言未限制是示例。在一些實施例中，可以升高NFET源極414、NFET漏極416、FFET源極418或者PFET漏極420中的一項或者多項。
[0071] II.形成半導體器件的方法的先柵極實施例
[0072] 在一些實施例中，圖3的方法可以用來在集成電路上并且作為先柵極半導體制作工藝的部分形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET。在先柵極半導體制作工藝中，在形成晶體管的源極和漏極區(qū)域之后形成晶體管的柵極。
[0073] 在圖3的作為先柵極半導體制作工藝的部分而使用的實施例中，執(zhí)行步驟336。在步驟336,在形成晶體管的金屬柵極之后，使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于在先柵極半導體制作工藝中形成漏極和源極擴散區(qū)域的技術(shù)來形成晶體管的源極和漏極擴散區(qū)域。在步驟336的一些實施例中，可以通過在NFET的源極和漏極區(qū)域中向集成電路襯底中注入摻雜物并且通過激活注入的摻雜物來形成源極和漏極擴散區(qū)域?？梢允褂帽绢I(lǐng) 域普通技術(shù)人員已知的或者另外適合于注入和激活摻雜物的任何技術(shù)來實現(xiàn)注入和激活慘雜物。
[0074] 在步驟336的一些實施例中，柵極可以由柵極覆蓋層完全地或者部分地覆蓋。在一些實施例中，柵極覆蓋層413和415可以包括在集成電路制作工藝的相同步驟中沉積的相同材料。
[0075] 圖4B示出根據(jù)一些實施例的在步驟336中形成源極和漏極擴散區(qū)域之后的集成電路400b的部分。以上已經(jīng)參照圖4A描述圖4B中所示集成電路400的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0076] 在圖4B的實施例中，NFET405和PFET407分別包括柵極406和408。在一些實施例中，任一柵極或者兩個柵極可以包括金屬材料。在一些實施例中，NFET柵極406可以由柵極覆蓋層413完全地或者部分地覆蓋，并且NFET柵極408可以由柵極覆蓋層415完全地或者部分地覆蓋。
[0077] III.形成半導體器件的方法的實施例
[0078] 在一些實施例中，圖3的方法可以用來在集成電路上并且作為后柵極工藝或者先柵極工藝的部分形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET，其中金屬柵極的金屬部分包括相同材料，并且其中PFET柵極或者NFET 柵極具有功函數(shù)層，但是其它類型的柵極沒有。在一些實施例中，形成這樣的金屬柵極PFET 和金屬柵極NFET可以包括圖3中所示方法的步驟306、308、312、314和333。
[0079] 在步驟306,在集成電路的與PFET和NFET對應(yīng)的部分之上沉積電介質(zhì)層?？梢允?用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于沉積電介質(zhì)材料的任何技術(shù)來沉積電介質(zhì) 層。電介質(zhì)層可以例如包括高k電介質(zhì)材料，諸如二氧化硅（Si0 2)。
[0080] 在步驟308,在集成電路的與PFET和NFET對應(yīng)的部分之上沉積第一金屬層?？梢?使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于沉積金屬材料的任何技術(shù)、包括但不限于物理氣相沉積（例如陰極電弧沉積）來沉積第一金屬層。在一些實施例中，第一金屬層可以作為功函數(shù)層工作。第一金屬層可以例如包括金屬碳化物和/或金屬氮化物。
[0081] 在步驟312,從集成電路的與PFET或者NFET對應(yīng)的部分去除第一金屬層（例如功函數(shù)層）?？梢允褂帽绢I(lǐng)域普通技術(shù)人員已知的或者另外適合于從集成電路選擇性地去除金屬材料的任何技術(shù)、包括但不限于光刻圖案化、干蝕刻、濕蝕刻、反應(yīng)離子蝕刻、各向同性蝕刻、各向異性蝕刻等從集成電路的選擇的部分去除第一金屬層。
[0082] 在步驟314,在集成電路的與PFET和NFET對應(yīng)的部分之上沉積第二金屬層?？梢?使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于沉積金屬材料的任何技術(shù)來沉積第二金屬層。在一些實施例中，第二金屬層可以包括適合于用作金屬柵極的金屬部分的材料。第二金屬層可以例如包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0083] 在步驟333,可以去除電介質(zhì)層、金屬層和/或柵極覆蓋層的未與PFET和NFET的柵極對應(yīng)的部分，從而PFET和FNET的柵極保留?？梢允褂帽绢I(lǐng)域普通技術(shù)人員已知的或者另外適合于從集成電路選擇性地去除這樣的材料的任何技術(shù)來去除這些層中的一層或者多層的部分。例如光刻圖案化、干蝕刻、濕蝕刻、反應(yīng)離子蝕刻、各向同性蝕刻或者各向異性蝕刻可以用來從集成電路的除了 PFET和NFET的柵極之外的區(qū)域去除這些層的部分。
[0084] 圖5A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、312、314 和333作為后柵極工藝的部分在集成電路400上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4A描述圖5A中所示集成電路400a的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0085] 在圖5A的實施例中，NFET405包括柵極406、源極擴散區(qū)域414、漏極擴散區(qū)域 416、溝道區(qū)域409和本體。在襯底401的區(qū)域402中形成本體。溝道409可以占據(jù)襯底 401的、在柵極406之下的、在源極414與漏極416之間的部分。在一些實施例中，溝道409 可以是拉伸性地應(yīng)變的。在圖5A的實施例中，金屬柵極NFET405的柵極406包括（在圖3 的方法的步驟306中沉積的）電介質(zhì)層420和（在步驟314中沉積的）第二金屬層422。第二金屬層422可以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性應(yīng)力。在一些實施例中，柵極406也可以包括柵極覆蓋層411或者由柵極覆蓋層411完全地或者部分地覆蓋。在一些實施例中，可以在制作集成電路期間（例如在圖3的方法的步驟333期間）去除柵極覆蓋層411。
[0086] 在圖5A的實施例中，PFET407包括柵極408、源極擴散區(qū)域418、漏極擴散區(qū)域 420、溝道區(qū)域410和本體。在襯底401的區(qū)域404中形成本體。溝道410可以占據(jù)襯底 401的、在柵極408之下的、在源極418與漏極420之間的部分。在一些實施例中，溝道410 可以是壓縮性地應(yīng)變的。在圖5A的實施例中，金屬柵極PFET407的柵極408包括（在圖3 的方法的步驟306中沉積的）電介質(zhì)層420、（在步驟308中沉積的）第一金屬層421和 (在步驟314中沉積的）第二金屬層422。第一金屬層421可以作為功函數(shù)層工作，并且第二金屬層422可以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道 410施加壓縮性應(yīng)力。在一些實施例中，柵極408可以包括柵極覆蓋層412或者由柵極覆蓋層412完全地或者部分地覆蓋。在一些實施例中，可以在制作集成電路期間（例如在圖 3的方法的步驟333期間）去除柵極覆蓋層412。
[0087] 圖5B示出根據(jù)一些實施例的使用圖3中所示的方法的步驟306、308、312、314、333 和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4B和5A描述圖5B中所示集成電路400b的單元。為了簡潔，這里未重復這樣的單元的描述。
[0088] 因此，圖5A和5B的每個集成電路（400a，400b)包括具有拉伸性地應(yīng)變的溝道的金屬柵極NFET和具有壓縮性地應(yīng)變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵極 NFET的柵極包括一種金屬材料（第二金屬層422)，并且金屬柵極PFET的柵極包括兩種金屬材料（第一金屬層421和第二金屬層422)。也在一些實施例中，金屬柵極NFET和PFET 的柵極共享金屬材料（例如第二金屬層422)。在一些實施例中，可以在集成電路制作工藝的相同處理步驟中在集成電路上沉積NFET和PFET的柵極共享的金屬材料。
[0089] IV.形成半導體器件的方法的另一實施例
[0090] 在一些實施例中，圖3的方法可以用來在集成電路上并且作為后柵極工藝或者先柵極工藝的部分形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET，其中金屬柵極的金屬部分包括不同材料，并且PFET或者NFET柵極具有功函數(shù)層，但是其它類型的柵極沒有。在一些實施例中，形成這樣的金屬柵極PFET和金屬柵極NFET可以包括圖3中所示方法的步驟306、308、312、314、318、320、323和333。
[0091] 以上參照圖3的方法在第III節(jié)中描述適合于在形成這樣的金屬柵極PFET和金屬柵極NFET時使用的步驟306、308、312、314和333的實施例。為了簡潔，這里未重復這些步驟的描述。
[0092] 在步驟318,從集成電路的與PFET或者NFET對應(yīng)的部分去除第二金屬層?？梢允?用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于從集成電路選擇性地去除金屬材料的任何技術(shù)（包括但不限于光刻圖案化、干蝕刻、濕蝕刻、反應(yīng)離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從集成電路的選擇的部分去除第二金屬層。
[0093] 在步驟320,在集成電路的與PFET和NFET對應(yīng)的部分上沉積第三金屬層?？梢允?用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于沉積金屬材料的任何技術(shù)來沉積第三金屬層。在一些實施例中，第二金屬層可以作為金屬柵極的金屬層工作。第三金屬層可以例如包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0094] 在步驟323,從集成電路的與PFET或者NFET對應(yīng)的部分去除第三金屬層，從而第二金屬層保留于集成電路的與PFET或者NFET之一對應(yīng)的部分之上，并且第三金屬層保留于集成電路的與PFET或者NFET中的另一個對應(yīng)的部分之上。可以使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于從集成電路選擇性地去除金屬材料的任何技術(shù)（包括但不限于光刻圖案化、干蝕刻、濕蝕刻、反應(yīng)離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從集成電路的選擇的部分去除第三金屬層。
[0095] 圖6A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320、323和333作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET 和金屬柵極NFET。以上已經(jīng)參照圖4A和/或5A描述圖6A中所示集成電路400a的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0096] 在圖6A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟306 中沉積的）電介質(zhì)層420和（在步驟314中沉積的）第二金屬層422。第二金屬層422可以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性應(yīng)力。在一些實施例中，柵極406可以包括柵極覆蓋層411，或者可以由柵極覆蓋層411完全地或者部分地覆蓋。在一些實施例中，在制作集成電路期間（例如在圖3的方法的步驟 333期間）去除柵極覆蓋層411。
[0097] 在圖6A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質(zhì)層420、（在步驟308中沉積的）第一金屬層421和（在步驟320中沉積的）第三金屬層423。第一金屬層421可以作為功函數(shù)層工作，并且第三金屬層423可以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性應(yīng)力。在一些實施例中，柵極408可以包括柵極覆蓋層412或者由柵極覆蓋層412完全地或者部分地覆蓋。在一些實施例中，可以在制作集成電路期間（例如在圖3的方法的步驟 333期間）去除柵極覆蓋層412。
[0098] 圖6B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、323、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4B和6A描述圖6B中所示集成電路400b的單元。為了簡潔，這里未重復這樣的單元的描述。
[0099] 因此，圖6A和6B的每個集成電路（400a，400b)包括具有拉伸性地應(yīng)變的溝道的金屬柵極NFET和具有壓縮性地應(yīng)變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵極 NFET的柵極包括一種金屬材料（第二金屬層422)，并且金屬柵極PFET的柵極包括兩種金屬材料（第一金屬層421和第三金屬層423)。
[0100] V.形成半導體器件的方法的另一實施例
[0101] 在一些實施例中，圖3的方法可以用來在集成電路上并且作為后柵極工藝或者先柵極工藝的部分形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET，其中金屬柵極具有不同功函數(shù)層，并且其中金屬柵極的金屬部分包括相同材料。在一些實施例中，形成這樣的金屬柵極PFET和金屬柵極NFET可以包括圖3中所示方法的步驟 306、308、312、314、318、320 和 333。
[0102] 以上參照圖3的方法在第III節(jié)中描述適合于在形成這樣的金屬柵極PFET和金屬柵極NFET時使用的步驟306、308和312的實施例。以上參照圖3的方法分別在第III 和IV節(jié)中描述適合于在形成這樣的金屬柵極PFET和金屬柵極NFET時使用的步驟320和 333的實施例。為了簡潔，這里未重復這些步驟的描述。
[0103] 在步驟314,在集成電路的與PFET和NFET對應(yīng)的部分之上沉積第二金屬層?？梢?使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于沉積金屬材料的任何技術(shù)（包括但不限于物理氣相沉積（例如陰極電弧沉積））來沉積第二金屬層。在一些實施例中，第二金屬層可以作為功函數(shù)層工作。第二金屬層可以例如包括金屬碳化物和/或金屬氮化物。
[0104] 在步驟318,從集成電路的與PFET或者NFET對應(yīng)的部分去除第二金屬層（例如功函數(shù)層），從而第一金屬層保留于集成電路的與PFET或者NFET之一對應(yīng)的部分上，并且第二金屬層保留于集成電路的與PFET或者NFET中的另一個對應(yīng)的部分之上?？梢允褂帽绢I(lǐng) 域普通技術(shù)人員已知的或者適合于從集成電路選擇性地去除金屬材料的任何技術(shù)（包括但不限于光刻圖案化、干蝕刻、濕蝕刻、反應(yīng)離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從集成電路的選擇的部分去除第二金屬層。
[0105] 圖7A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320和333作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4A和5A描述圖7A中所示集成電路400a的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0106] 在圖7A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟 306中沉積的）電介質(zhì)層320、（在步驟314中沉積的）第二金屬層422和（在步驟320中沉積的）第三金屬層423。第二金屬層422可以作為柵極406的功函數(shù)層工作。第三金屬層423可以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性應(yīng)力。在一些實施例中，柵極406可以包括柵極覆蓋層411，或者可以由柵極覆蓋層411完全地或者部分地覆蓋。
[0107] 在圖7A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質(zhì)層420、（在步驟308中沉積的）第一金屬層421和（在步驟320中沉積的第三金屬層423)。第一金屬層421可以作為功函數(shù)層工作，并且第三金屬層423可以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性應(yīng)力。在一些實施例中，柵極408可以包括柵極覆蓋層412或者由柵極覆蓋層412完全地或者部分地覆蓋。
[0108] 圖7B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4B和7A描述圖7B中所示集成電路400b的單元。為了簡潔，這里未重復這樣的單元的描述。
[0109] 因此，圖7A和7B的每個集成電路（400a，400b)包括具有拉伸性地應(yīng)變的溝道的金屬柵極NFET和具有壓縮性地應(yīng)變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵極 NFET的柵極包括第二金屬層422,金屬柵極PFET的柵極包括第一金屬層421，并且兩個FET 的柵極包括第三金屬層423。也在一些實施例中，金屬柵極NFET和PFET的柵極共享金屬材料（例如第三金屬層423)。在一些實施例中，可以在集成電路制作工藝的相同處理步驟中在集成電路上沉積NFET和PFET的柵極共享的金屬材料。
[0110] VI.形成半導體器件的方法的另一實施例
[0111] 在一些實施例中，圖3的方法可以用來在集成電路上并且作為后柵極工藝或者先柵極工藝的部分形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET，其中金屬柵極具有相同功函數(shù)層和不同金屬層。在一些實施例中，形成這樣的金屬柵極PFET和金屬柵極NFET可以包括圖3中所示方法的步驟306、308、324、328、 330、332 和 333。
[0112] 以上參照圖3的方法在第III節(jié)中描述適合于在形成這樣的金屬柵極PFET和金屬柵極NFET時使用的步驟306、308和333的實施例。為了簡潔，這里未重復這些步驟的描述。
[0113] 在步驟324,在集成電路的與PFET和NFET對應(yīng)的部分之上沉積第二金屬層?？梢?使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于沉積金屬材料的任何技術(shù)來沉積第二金屬層。在一些實施例中，第二金屬層可以作為金屬柵極的金屬部分工作。第二金屬層可以例如包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0114] 在步驟328,從集成電路的與PFET或者NFET對應(yīng)的部分去除第二金屬層?？梢允?用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于從集成電路選擇性地去除金屬材料的任何技術(shù)（包括但不限于光刻圖案化、干蝕刻、濕蝕刻、反應(yīng)離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從集成電路的選擇的部分去除第二金屬層。
[0115] 在步驟330,在集成電路的與PFET和NFET對應(yīng)的部分之上沉積第三金屬層?？梢?使用本領(lǐng)域普通技術(shù)人員已知的或者另外適合于沉積金屬材料的任何技術(shù)來沉積第三金屬層。在一些實施例中，第三金屬層可以作為金屬柵極的金屬層工作。第二金屬層可以例如包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0116] 在步驟332,從集成電路的與PFET或者NFET對應(yīng)的部分去除第三金屬層，從而第二金屬層保留于集成電路的與PFET或者NFET之一對應(yīng)的部分之上，并且第三金屬層保留于集成電路的與PFET或者NFET中的另一個對應(yīng)的部分之上?？梢允褂帽绢I(lǐng)域普通技術(shù)人員已知的或者另外適合于從集成電路選擇性地去除金屬材料的任何技術(shù)（包括但不限于光刻圖案化、干蝕刻、濕蝕刻、反應(yīng)離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從集成電路的選擇的部分去除第三金屬層。
[0117] 圖8A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、323、328、 330、332和333作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4A和5A描述圖8A中所示集成電路400a的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0118] 在圖8A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟 306中沉積的）電介質(zhì)層420、（在步驟308中沉積的）第一金屬層421和（在步驟330中沉積的）第三金屬層423。第一金屬層421可以作為功函數(shù)層工作，并且第三金屬層423可以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性應(yīng)力。在一些實施例中，柵極406包括柵極覆蓋層411，或者可以由柵極覆蓋層411完全地或者部分地覆蓋。
[0119] 在圖8A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質(zhì)層420、（在步驟308中沉積的）第一金屬層421和（在步驟324中沉積的）第二金屬層422。第一金屬層421可以作為功函數(shù)層工作，并且第二金屬層422可以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性應(yīng)力。在一些實施例中，柵極408可以包括柵極覆蓋層412,或者可以由柵極覆蓋層412完全地或者部分地覆蓋。
[0120] 圖8B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、324、328、330、 332、 333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4B和8A描述圖8B中所示集成電路400d的單元。為了簡化，這里未重復這樣的單元的描述。
[0121] 因此，圖8A和8B的每個集成電路（400a，400b)包括具有拉伸性地應(yīng)變的溝道的金屬柵極NFET和具有壓縮性地應(yīng)變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵極NFET的柵極包括第三金屬層423 (金屬材料），金屬柵極PFET的柵極包括第二金屬層 422 (另一金屬材料），并且兩個FET的柵極包括第一金屬層421 (第三金屬材料）。也在一些實施例中，金屬柵極NFET和PFET的柵極共享金屬材料（例如第一金屬層421)。在一些實施例中，可以在集成電路制作工藝的相同處理步驟中在集成電路上沉積NFET和PFET的柵極共享的金屬材料。
[0122] VII.形成半導體器件的方法的另一實施例
[0123] 在一些實施例中，圖3的方法可以用來在集成電路上并且作為后柵極工藝或者先柵極工藝的部分形成具有壓縮性地應(yīng)變的溝道的金屬柵極PFET和具有拉伸性地應(yīng)變的溝道的金屬柵極NFET，其中金屬柵極具有相同功函數(shù)層和相同金屬層。在一些實施例中，形成這樣的金屬柵極PFET和金屬柵極NFET可以包括圖3中所示方法的步驟306、308、324和 333。
[0124] 以上在圖3的方法的第VI節(jié)中描述適合于在形成這樣的金屬柵極PFET和金屬柵極NFET時使用的步驟306、308、324和333的實施例。為了簡潔，這里未重復這些步驟的描述。
[0125] 圖9A示出根據(jù)一些實施例的使用圖3中所示方法的步驟304、306、308、324和333 作為后柵極制作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4A和5A描述圖9A中所示集成電路400a的許多單元。為了簡潔，這里未重復這樣的單元的描述。
[0126] 在圖9A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟 306中沉積的）電介質(zhì)層420、（在步驟308中沉積的）第一金屬層421和（在步驟324中沉積的）第二金屬層422。第一金屬層421可以作為功函數(shù)工作，并且第二金屬層422可以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性應(yīng) 力。在一些實施例中，柵極406可以包括柵極覆蓋層411，或者可以由柵極覆蓋層411完全地或者部分地覆蓋。
[0127] 在圖9A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質(zhì)層420、（在步驟308中沉積的）第一金屬層421和（在步驟324中沉積的第二金屬層422)。第一金屬層421可以作為功函數(shù)層工作，并且第二金屬層422可以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性應(yīng)力。在一些實施例中，柵極408可以包括柵極覆蓋層412,或者可以由柵極覆蓋層412完全地或者部分地覆蓋。
[0128] 圖9B示出根據(jù)一些實施例的使用圖3中所示方法的步驟306、308、324、333和336 作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。以上已經(jīng)參照圖4B和9A描述圖9B中所示集成電路400b的單元。為了簡潔，這里未重復這樣的單元的描述。
[0129] 因此，圖9A和9B的每個集成電路（400a，400b)包括具有拉伸性地應(yīng)變的溝道的金屬柵極NFET和具有壓縮性地應(yīng)變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，NFET和PFET 的柵極共同地包括第一金屬層421 (金屬材料）和第二金屬層422 (第二金屬材料）。此外，在一些實施例中，金屬柵極NFET和PFET的柵極共享金屬材料（例如第一金屬層421和/ 或第二金屬層422)。在一些實施例中，可以在集成電路制作工藝的相同處理步驟中在集成電路上沉積NFET和PFET的柵極共享的金屬材料。
[0130] 如以上示例所示，圖3的方法的實施例可以包括圖3中所示步驟的子集。一些實施例可以包括圖3中所示單個步驟。在該方法的包括圖3中所示方法中的步驟中的兩個或者更多步驟的實施例中，未必以圖3中所示順序執(zhí)行步驟。例如在一些實施例中，可以在步驟314和318之前執(zhí)行步驟320和323。
[0131] 雖然前文公開內(nèi)容引用NFET和PFET作為半導體器件的示例，但是未在這方面限制實施例。這里描述的技術(shù)可以用來增強電荷載流子在本領(lǐng)域普通技術(shù)人員已知的或者另外適合于與遷移率增強的電荷載流子的任何半導體器件、包括但不限于任何電子設(shè)備、 MEMS(微機電系統(tǒng)）器件、光電子設(shè)備等中的遷移率。
[0132] 在一些實施例中，使用以12kW DC供電的陰極通過陰極電弧沉積而沉積的包括具有400埃（A )厚度的TiN的功函數(shù)層可以作為用于金屬柵極PFET的功函數(shù)層良好工作并且提供在功函數(shù)層的應(yīng)力與密度之間的良好平衡。
[0133] 在任何電子設(shè)備、包括但不限于微處理器、移動電子設(shè)備、移動電話、智能電話、平板計算機、膝上計算機、桌面計算機或者服務(wù)器中包括在本公開內(nèi)容中描述的實施例。
[0134] 不應(yīng)解釋這里用來描述結(jié)構(gòu)單元的定位關(guān)系的術(shù)語，諸如"在......之上"、 "在......之下"、"在......旁邊"和"與......相鄰"為要求結(jié)構(gòu)單元相互接觸或者直接有關(guān)（例如不應(yīng)解釋"在......之上"意味著"直接在......之上"或者在描述結(jié)構(gòu)A 為"在"結(jié)構(gòu)B "之上"時要求無其它結(jié)構(gòu)居間于結(jié)構(gòu)A與結(jié)構(gòu)B之間），即使在圖中所示結(jié) 構(gòu)單元的一些或者所有實施例示出結(jié)構(gòu)單元相互接觸和/或定位而無任何結(jié)構(gòu)居間于它們之間。
[0135] 這里所用措詞和術(shù)語也用于描述而不應(yīng)視為限制。這里使用"包括"或者"具有"、 "包含"、"涉及到"及其變化意味著涵蓋隨后列舉的項目及其等效項目以及附加項目。
[0136] 已經(jīng)這樣描述本發(fā)明的至少一個示例實施例，各種變更、修改和改進將容易為本領(lǐng)域技術(shù)人員所想到。這樣的變更、修改和改進旨在于在本發(fā)明的精神實質(zhì)和范圍內(nèi)。因而前文描述僅為距離而未旨在于作為限制。僅如在所附權(quán)利要求及其等效含義中定義的那樣限制本發(fā)明。
【權(quán)利要求】
1. 一種集成電路，包括：第一類型的第一半導體器件，包括第一柵極和第一應(yīng)變的溝道，所述第一柵極包括第一金屬材料，所述第一應(yīng)變的溝道是以第一方式應(yīng)變的；以及第二類型的第二半導體器件，包括第二柵極和第二應(yīng)變的溝道，所述第二柵極包括第二金屬材料，所述第二應(yīng)變的溝道是以第二方式應(yīng)變的，其中所述第一柵極和所述第二柵極共同地包括三種或者更少的金屬材料。
2. 根據(jù)權(quán)利要求1所述的集成電路，其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二柵極中包括相同金屬材料。
3. 根據(jù)權(quán)利要求1所述的集成電路，其中向所述第一應(yīng)變的溝道施加的應(yīng)力的量值和/或定向至少部分依賴于所述第一柵極的單元的性質(zhì)。
4. 根據(jù)權(quán)利要求3所述的集成電路，其中：所述第一半導體器件和所述第二半導體器件分別是P溝道晶體管和η溝道晶體管；以所述第一方式應(yīng)變所述第一應(yīng)變的溝道包括壓縮性地應(yīng)變所述第一應(yīng)變的溝道；并且以所述第二方式應(yīng)變所述第二應(yīng)變的溝道包括拉伸性地應(yīng)變的所述第二應(yīng)變的溝道。
5. 根據(jù)權(quán)利要求4所述的集成電路，其中：所述第一柵極向所述第一半導體器件的所述第一應(yīng)變的溝道施加壓縮性應(yīng)力；并且所述第二柵極向所述第二半導體器件的所述第二應(yīng)變的溝道施加拉伸性應(yīng)力。
6. 根據(jù)權(quán)利要求5所述的集成電路，其中壓縮性地應(yīng)變所述第一應(yīng)變的溝道包括在水平方向和/或堅直方向上壓縮性地應(yīng)變所述第一應(yīng)變的溝道。
7. 根據(jù)權(quán)利要求5所述的集成電路，其中拉伸性地應(yīng)變所述第二應(yīng)變的溝道包括在水平方向和/或堅直方向上拉伸性地應(yīng)變所述第二應(yīng)變的溝道。
8. 根據(jù)權(quán)利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應(yīng)變的溝道施加的所述壓縮性應(yīng)力的量值不多于lOOMPa。
9. 根據(jù)權(quán)利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應(yīng)變的溝道施加的所述壓縮性應(yīng)力的量值在lOOMPa與300MPa之間。
10. 根據(jù)權(quán)利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應(yīng)變的溝道施加的所述壓縮性應(yīng)力的量值在300MPa與500MPa之間。
11. 根據(jù)權(quán)利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應(yīng)變的溝道施加的所述壓縮性應(yīng)力的量值至少為500MPa。
12. 根據(jù)權(quán)利要求5所述的集成電路，其中所述第一半導體器件的所述第一金屬材料包括鋁（A1)、鎢（W)和/或銅（Cu)。
13. 根據(jù)權(quán)利要求3所述的集成電路，其中：所述第一半導體器件包括：在所述第一應(yīng)變的溝道上方的第一電介質(zhì)層和在所述第一應(yīng)變的溝道上方的功函數(shù)層；所述第一金屬材料在所述功函數(shù)層上方；所述第二半導體器件包括在所述第二應(yīng)變的溝道上方的第二電介質(zhì)層；所述第二金屬材料在所述第二電介質(zhì)層上方；并且所述功函數(shù)層是所述第一柵極的所述單元。
14. 根據(jù)權(quán)利要求13所述的集成電路，其中所述第一金屬材料和所述第二金屬材料是相同金屬材料。
15. 根據(jù)權(quán)利要求13所述的集成電路，其中所述功函數(shù)層具有在4. OeV與4. 5eV之間或者在4. 5eV與5. OeV之間的帶隙。
16. 根據(jù)權(quán)利要求13所述的集成電路，其中所述功函數(shù)層包括金屬碳化物和/或金屬氮化物。
17. 根據(jù)權(quán)利要求13所述的集成電路，其中所述功函數(shù)層包括氮化鈦（TiN)、碳化鈦 (TiC)、氮化鑭（LaN)、碳化鑭（LaC)、氮化鉭（TaN)和/或碳化鉭（TaC)。
18. 根據(jù)權(quán)利要求13所述的集成電路，其中所述功函數(shù)層的厚度不多于100埃。
19. 根據(jù)權(quán)利要求13所述的集成電路，其中所述功函數(shù)層的厚度在100與300埃之間。
20. 根據(jù)權(quán)利要求13所述的集成電路，其中所述功函數(shù)層的厚度至少為300埃。
21. 根據(jù)權(quán)利要求13所述的集成電路，其中通過物理氣相沉積（PVD)沉積所述功函數(shù) 層。
22. 根據(jù)權(quán)利要求13所述的集成電路，其中所述第一電介質(zhì)層的介電常數(shù)高于二氧化硅（Si02)的介電常數(shù)。
23. 根據(jù)權(quán)利要求13所述的集成電路，其中所述第一電介質(zhì)層包括氧化鉿（Hf02)。
24. 根據(jù)權(quán)利要求13所述的集成電路，其中：所述第二半導體器件還包括在所述第二應(yīng)變的溝道上方的第二功函數(shù)層；并且所述第二金屬材料在所述第二功函數(shù)層上方。
25. 根據(jù)權(quán)利要求24所述的集成電路，其中所述功函數(shù)層和所述第二功函數(shù)層是相同材料。
26. 根據(jù)權(quán)利要求25所述的集成電路，其中所述第一金屬材料和所述第二金屬材料是相同金屬材料。
27. 根據(jù)權(quán)利要求1所述的集成電路，其中所述集成電路是絕緣體上硅（SOI)器件、體器件、直接在絕緣體上的應(yīng)變的硅（SSD0I)器件或者在絕緣體上的應(yīng)變的異質(zhì)結(jié)構(gòu)（H0I) 器件。
28. -種電子設(shè)備，包括根據(jù)權(quán)利要求1所述的集成電路，其中所述電子設(shè)備是微處理器、移動電子設(shè)備、移動電話、智能電話、平板計算機、膝上型計算機、桌面計算機或者服務(wù) 器。
29. -種集成電路，包括：第一類型的第一半導體器件，包括第一柵極和第一應(yīng)變的溝道，所述第一柵極包括第一金屬材料，所述第一應(yīng)變的溝道是以第一方式應(yīng)變的；以及第二類型的第二半導體器件，包括第二柵極和第二應(yīng)變的溝道，所述第二柵極包括第二金屬材料，所述第二應(yīng)變的溝道是以第二方式應(yīng)變的，其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二柵極中包括相同金屬材料。
30. 根據(jù)權(quán)利要求29所述的集成電路，其中所述第一柵極和所述第二柵極共同地包括三種或者更少金屬材料。
31. -種集成電路，包括：第一類型的第一半導體器件，包括第一柵極和第一溝道，所述第一柵極包括第一金屬材料；以及第二類型的第二半導體器件，包括第二柵極和第二溝道，所述第二柵極包括第二金屬材料，用于使用所述第一柵極和所述第二柵極以分別增加電荷載流子在所述第一半導體器件和所述第二半導體器件的溝道中的遷移率的裝置，其中所述第一柵極和所述第二柵極共同地包括三種或者更少金屬材料。
32. 根據(jù)權(quán)利要求31所述的集成電路，其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二柵極中包括相同金屬材料。
33. 根據(jù)權(quán)利要求31所述的集成電路，其中使用所述第一柵極以增加電荷載流子在所述第一半導體器件的所述第一溝道中的所述遷移率包括使用所述第一柵極以壓縮性地應(yīng) 變所述第一半導體器件的所述第一溝道。
34. 根據(jù)權(quán)利要求31所述的集成電路，其中使用所述第二柵極以增加電荷載流子在所述第二半導體器件的所述第二溝道中的所述遷移率包括使用所述第二柵極以拉伸性地應(yīng) 變所述第二半導體器件的所述第二溝道。
35. 根據(jù)權(quán)利要求31所述的集成電路，其中所述第一半導體器件的所述第一柵極還包括功函數(shù)層。
36. 根據(jù)權(quán)利要求35所述的集成電路，其中所述第二半導體器件的所述第二柵極還包括第二功函數(shù)層。
37. 根據(jù)權(quán)利要求36所述的集成電路，其中所述功函數(shù)層和所述第二功函數(shù)層是相同材料。
38. -種集成電路，包括：第一類型的第一半導體器件，包括第一柵極和第一溝道，所述第一柵極包括第一金屬材料；以及第二類型的第二半導體器件，包括第二柵極和第二溝道，所述第二柵極包括第二金屬材料，用于使用所述第一柵極和所述第二柵極以分別增加電荷載流子在所述第一半導體器件和所述第二半導體器件的溝道中的遷移率的裝置，其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二柵極中包括相同金屬材料。
39. 根據(jù)權(quán)利要求38所述的集成電路，其中所述第一柵極和所述第二柵極共同地包括三種或者更少金屬材料。
40. -種在集成電路上形成半導體器件的方法，所述半導體器件中的第一半導體器件具有第一柵極和第一應(yīng)變的溝道，所述半導體器件中的第二半導體器件具有第二柵極和第二應(yīng)變的溝道，所述方法包括：分別在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的第一區(qū)域和第二區(qū)域中沉積第一金屬層；并且分別在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的所述第一區(qū)域和所述第二區(qū)域中沉積第二金屬層，其中所述第一柵極和所述第二柵極共同地包括三種或者更少金屬材料，其中所述第一應(yīng)變的溝道是以第一方式應(yīng)變的，并且其中所述第二應(yīng)變的溝道是以第二方式應(yīng)變的。
41. 根據(jù)權(quán)利要求40所述的方法，還包括：在沉積所述第二金屬層之前，從所述集成電路的與所述第二柵極對應(yīng)的所述第二區(qū)域去除所述第一金屬層。
42. 根據(jù)權(quán)利要求41所述的方法，其中：所述第一金屬層形成所述第一柵極的功函數(shù)層，并且所述第二金屬層形成所述第一柵極和所述第二柵極的金屬部分。
43. 根據(jù)權(quán)利要求41所述的方法，還包括：從所述集成電路的與所述第一柵極對應(yīng)的所述第一區(qū)域去除所述第二金屬層；并且分別在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的所述第一區(qū)域和所述第二區(qū)域中沉積第三金屬層。
44. 根據(jù)權(quán)利要求43所述的方法，其中：所述第一金屬層形成所述第一柵極的第一功函數(shù)層，所述第二金屬層形成所述第二柵極的第二功函數(shù)層，并且所述第三金屬層形成所述第一柵極和所述第二柵極的金屬部分。
45. 根據(jù)權(quán)利要求43所述的方法，還包括：從所述集成電路的與所述第二柵極對應(yīng)的所述第二區(qū)域去除所述第三金屬層。
46. 根據(jù)權(quán)利要求45所述的方法，其中：所述第一金屬層形成所述第一柵極的第一功函數(shù)層，所述第二金屬層形成所述第二柵極的金屬部分，并且所述第三金屬層形成所述第一柵極的金屬部分。
47. 根據(jù)權(quán)利要求40所述的方法，還包括：從所述集成電路的與所述第二柵極對應(yīng)的所述第二區(qū)域去除所述第二金屬層；分別在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的所述第一區(qū)域和所述第二區(qū)域中沉積第三金屬層；并且從所述集成電路的與所述第一柵極對應(yīng)的所述第一區(qū)域去除所述第三金屬層。
48. 根據(jù)權(quán)利要求47所述的方法，其中：所述第一金屬層形成所述第一柵極和所述第二柵極的功函數(shù)層，所述第二金屬層形成所述第一柵極的第一金屬部分，并且所述第三金屬層形成所述第二柵極的第二金屬部分。
49. 根據(jù)權(quán)利要求40所述的方法，其中：所述第一金屬層形成所述第一柵極和所述第二柵極的功函數(shù)層，并且所述第二金屬層形成所述第一柵極和所述第二柵極的金屬部分。
50. 根據(jù)權(quán)利要求40所述的方法，其中沉積所述第一金屬層包括通過物理氣相沉積 (PVD)沉積所述第一金屬層。
51. 根據(jù)權(quán)利要求50所述的方法，其中通過物理氣相沉積來沉積所述第一金屬層包括通過陰極電弧沉積來沉積所述第一金屬層。
52. 根據(jù)權(quán)利要求51所述的方法，其中向用于所述陰極電弧沉積的陰極供應(yīng)的功率不多于3kW。
53. 根據(jù)權(quán)利要求51所述的方法，其中向用于所述陰極電弧沉積的陰極供應(yīng)的功率在 3kW與9kW之間。
54. 根據(jù)權(quán)利要求51所述的方法，其中向用于所述陰極電弧沉積的陰極供應(yīng)的功率在 9kW與19kW之間。
55. 根據(jù)權(quán)利要求51所述的方法，其中向用于所述陰極電弧沉積的陰極供應(yīng)的功率大于 19kW。
56. 根據(jù)權(quán)利要求40所述的方法，還包括：在沉積所述第一金屬層和所述第二金屬層之前，在與所述第一柵極和所述第二柵極對應(yīng)的所述第一區(qū)域和所述第二區(qū)域中形成虛設(shè) 柵極；形成所述第一半導體器件和所述第二半導體器件的源極擴散和漏極擴散；退火所述集成電路；并且去除所述虛設(shè)柵極。
57. 根據(jù)權(quán)利要求40所述的方法，還包括：在沉積所述第一金屬層和所述第二金屬層之后，形成所述第一半導體器件和所述第二半導體器件的源極擴散和漏極擴散；并且退火所述集成電路。
58. 根據(jù)權(quán)利要求40所述的方法，還包括：在沉積所述第一金屬層和所述第二金屬層之前，在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的第一區(qū)域和所述第二區(qū)域中沉積電介質(zhì)層。
59. 根據(jù)權(quán)利要求58所述的方法，其中所述電介質(zhì)層的介電常數(shù)高于二氧化娃（Si02) 的介電常數(shù)。
60. 根據(jù)權(quán)利要求40所述的方法，其中：所述第一半導體器件是P溝道晶體管；并且所述第二半導體器件是η溝道晶體管。
61. 根據(jù)權(quán)利要求60所述的方法，其中：以所述第一方式應(yīng)變所述第一溝道包括壓縮性地應(yīng)變所述第一溝道；并且以所述第二方式應(yīng)變所述第二溝道包括拉伸性地應(yīng)變所述第二溝道。
62. 根據(jù)權(quán)利要求61所述的方法，其中：所述第一柵極向所述第一溝道施加壓縮性應(yīng)力；并且所述第二柵極向所述第二溝道施加拉伸性應(yīng)力。
63. 根據(jù)權(quán)利要求40所述的方法，其中分別在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的所述第一區(qū)域和所述第二區(qū)域中沉積所述第一金屬層包括：在集成電路制作工藝的相同處理步驟期間在所述第一區(qū)域和所述第二區(qū)域中沉積所述第一金屬層。
64. -種在集成電路上形成半導體器件的方法，所述半導體器件中的第一半導體器件具有第一柵極和第一應(yīng)變的溝道，所述半導體器件中的第二半導體器件具有第二柵極和第二應(yīng)變的溝道，所述方法包括：分別在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的第一區(qū)域和第二區(qū)域中沉積第一金屬層；并且在所述集成電路的分別與所述第一柵極和所述第二柵極對應(yīng)的所述第一區(qū)域和所述第二區(qū)域中沉積第二金屬層，其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二柵極中包括相同金屬材料，其中以第一方式應(yīng)變所述第一溝道，并且其中以第二方式應(yīng)變所述第二溝道。
65.根據(jù)權(quán)利要求64所述的方法，其中在所述集成電路的與所述第一柵極和所述第二柵極對應(yīng)的所述第一區(qū)域和所述第二區(qū)域中共同地沉積不多于三種的金屬。
【文檔編號】H01L27/088GK104103637SQ201310669330
【公開日】2014年10月15日申請日期:2013年12月10日優(yōu)先權(quán)日:2013年4月3日
【發(fā)明者】J·H·張, 牛成玉, 楊珩申請人:意法半導體公司

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