半導(dǎo)體器件以及用于制造半導(dǎo)體器件的方法
【專利摘要】本發(fā)明涉及半導(dǎo)體器件以及用于制造半導(dǎo)體器件的方法。本發(fā)明可以增加在布線層中形成的有源元件中的柵極絕緣膜的選擇性。根據(jù)本發(fā)明的半導(dǎo)體器件具有使用形成于布線層中的Al布線之上的抗反射膜作為柵極布線的底柵型晶體管。
【專利說明】半導(dǎo)體器件以及用于制造半導(dǎo)體器件的方法
[0001]相關(guān)申請的交叉引用
[0002]通過參考將于2012年12月27日提交的包括說明書、附圖、以及摘要的日本專利申請N0.2012-286074的公開整個引入到這里。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及一種半導(dǎo)體器件，尤其是涉及一種在布線層中所形成的底柵型MIS(金屬絕緣半導(dǎo)體)的布局結(jié)構(gòu)。
【背景技術(shù)】
[0004]像在日本未審專利公開N0.2010-141230 (參見專利文獻(xiàn)I)中所述的半導(dǎo)體器件一樣，用于在布線層中形成具有開關(guān)功能和整流功能的有源元件的技術(shù)為大家所熟知。通過在布線層中形成有源元件，可顯著地改變整個半導(dǎo)體器件的功能而不會改變形成于半導(dǎo)體襯底之上的半導(dǎo)體元件的布局。
[0005]圖1是示出了在專利文獻(xiàn)I中所述的半導(dǎo)體器件的結(jié)構(gòu)的示例的視圖。在圖1中，在專利文獻(xiàn)I中所述的半導(dǎo)體器件具有形成于半導(dǎo)體襯底之上的布線層900和半導(dǎo)體元件910。布線層900具有形成于防擴(kuò)散膜901之上的絕緣膜921以及嵌入在絕緣膜921中的布線904和過孔903。在布線904和過孔903及其它結(jié)構(gòu)(絕緣膜921、防擴(kuò)散膜901、以及布線904)之間的界面處形成了圖中未示出的勢壘金屬。在布線層900和絕緣膜922之上形成了防擴(kuò)散膜911并且在防擴(kuò)散膜911之上形成了嵌入在絕緣膜922中的布線916和過孔915。半導(dǎo)體元件910具有柵電極902、柵極絕緣膜911、以及半導(dǎo)體層912。半導(dǎo)體層912形成于柵極絕緣膜911之上并且通過過孔913與布線914相聯(lián)接。在布線層900中的柵極絕緣膜911之下形成了柵電極902。在布線914和過孔913及其他結(jié)構(gòu)(絕緣膜922和半導(dǎo)體層912)之間的界面處形成了圖中未示出的勢壘金屬。
[0006][現(xiàn)有技術(shù)文獻(xiàn)]
[0007][專利文獻(xiàn)]
[0008][專利文獻(xiàn)I]
[0009]日本未審專利N0.2010-141230

【發(fā)明內(nèi)容】

[0010]Cu具有高擴(kuò)散系數(shù)并且很可能在層間絕緣膜中擴(kuò)散并且由此，當(dāng)使用Cu布線處理時，必須在布線層之間形成勢壘金屬和防擴(kuò)散膜(還稱為布線帽絕緣膜)。在專利文獻(xiàn)I中所述的半導(dǎo)體器件中，通過使用形成于布線層900之上的防擴(kuò)散膜作為柵極絕緣膜911來實(shí)現(xiàn)使用Cu布線作為柵極布線902的底柵型晶體管(還稱為背柵型晶體管或反相型晶體管)。
[0011]然而在Cu布線處理中，必須形成如上所述的能夠防止Cu擴(kuò)散的勢壘金屬和防擴(kuò)散膜。為此，當(dāng)通過使用Cu布線處理在布線層中形成有源元件時，關(guān)注的是構(gòu)成柵極絕緣膜的材料被限制在能夠防止Cu擴(kuò)散的防擴(kuò)散膜。因此，期望增加可用作在布線層中所形成的底柵型晶體管的柵極絕緣膜的材料的選擇性。
[0012]根據(jù)本發(fā)明的半導(dǎo)體器件具有使用形成于布線層中的Al布線之上的抗反射膜作為柵極布線的底柵型晶體管。
[0013]本發(fā)明可增加在布線層中所形成的有源元件中的柵極絕緣膜的選擇性。
【專利附圖】

【附圖說明】
[0014]圖1是示出了在日本未審專利公開N0.2010-141230中所述的半導(dǎo)體器件的配置的視圖。
[0015]圖2是示出了根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置的示例的視圖。
[0016]圖3是示出了根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置的另一示例的視圖。
[0017]圖4A是示出了用于制造圖2或圖3所示的半導(dǎo)體器件的方法的示例的視圖。
[0018]圖4B是示出了用于制造圖2或圖3所示的半導(dǎo)體器件的方法的示例的視圖。
[0019]圖4C是示出了用于制造圖2或圖3所示的半導(dǎo)體器件的方法的示例的視圖。
[0020]圖4D是示出了用于制造圖2或圖3所示的半導(dǎo)體器件的方法的示例的視圖。
[0021]圖4E是示出了用于制造圖2或圖3所示的半導(dǎo)體器件的方法的示例的視圖。
[0022]圖5是示出了根據(jù)第二實(shí)施例的半導(dǎo)體器件的配置的示例的視圖。
[0023]圖6A是示出了用于制造圖5所示的半導(dǎo)體器件的方法的示例的視圖。
[0024]圖6B是示出了用于制造圖5所示的半導(dǎo)體器件的方法的示例的視圖。
[0025]圖6C是示出了用于制造圖5所示的半導(dǎo)體器件的方法的示例的視圖。
[0026]圖7是示出了根據(jù)實(shí)施例的底柵型晶體管的平面結(jié)構(gòu)的視圖。
[0027]圖8是示出了沿著圖7所示的底柵型晶體管的A — A’線的橫截面結(jié)構(gòu)的視圖。
[0028]圖9是示出了根據(jù)實(shí)施例的底柵型晶體管的結(jié)構(gòu)(耐高壓結(jié)構(gòu))的示例的視圖。
[0029]圖10是示出了根據(jù)實(shí)施例的布線層有源元件與基礎(chǔ)邏輯電路(在半導(dǎo)體襯底上所形成的邏輯電路)之間的連接關(guān)系的示例的視圖。
[0030]圖11是示出了根據(jù)實(shí)施例的布線層有源元件與基礎(chǔ)邏輯電路之間的連接關(guān)系的另一不例的視圖。
[0031]圖12是示出了根據(jù)實(shí)施例的布線層有源元件與基礎(chǔ)邏輯電路之間的連接關(guān)系的又一示例的視圖。
[0032]圖13是示出了用于將通過Al布線處理所形成的布線層與通過Cu布線處理所形成的布線層合成一體的半導(dǎo)體器件的配置的示例的視圖。
【具體實(shí)施方式】
[0033]在下面參考附圖對根據(jù)本發(fā)明的實(shí)施例進(jìn)行說明。在附圖中，相同或相似參考符號表示相同、相似、或等同的部件。
[0034]第一實(shí)施例
[0035]參考圖2和圖3對根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件10的配置進(jìn)行詳細(xì)說明。圖2是示出了根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置的示例的視圖。在圖2中，根據(jù)第一實(shí)施例的半導(dǎo)體器件10具有形成于襯底100之上的基礎(chǔ)邏輯元件20、多個布線層200，300，400，500、以及形成于布線層400中的底柵型晶體管11 (還稱為布線層有源元件)。
[0036]在襯底100(優(yōu)選地單晶半導(dǎo)體襯底，例如Si襯底)中，形成了通過元件絕緣層101而分離成部分的基礎(chǔ)邏輯元件20。在這里作為示例，示出了具有柵極布線201、源極擴(kuò)散層102、以及漏極擴(kuò)散層103的晶體管以作為基礎(chǔ)邏輯元件20。具體地說，在襯底100 (例如Psub襯底)中的元件絕緣層101之間形成了雜質(zhì)(例如N型雜質(zhì))所注入到的擴(kuò)散區(qū)(源極擴(kuò)散層102和漏極擴(kuò)散層103)。通過層間絕緣膜220在源極擴(kuò)散層102與漏極擴(kuò)散層103之間的溝道區(qū)域處的上層中形成了柵極布線201。
[0037]在基礎(chǔ)邏輯元件20之上形成了第一布線層200?；A(chǔ)邏輯元件20通過第一布線層200與另一元件、電源等等相聯(lián)接。例如，第一布線層200具有將基礎(chǔ)邏輯元件20與第二布線層300相聯(lián)接的接觸210以及圖中未示出的布線。接觸210包括接觸塞203和勢壘金屬202。例如，W (鎢)塞優(yōu)選地用作接觸塞203并且在界面處形成由TiN所例示的勢壘金屬202。
[0038]在第一布線層200之上形成了第二布線層300。布線層200，300，400，500中的每一個可以具有包括多層的結(jié)構(gòu)并且在這里第二布線層300包括兩個層間絕緣膜321和322。在層間絕緣膜321和322的每一個中形成了布線302和過孔310。在布線302與層間絕緣膜321和322每一個之間的界面處的頂面和底面之上分別形成了抗反射膜301和303。然而可以不形成抗反射膜301。過孔310包括過孔塞305和勢壘金屬304。例如，W (鎢)塞優(yōu)選地用作過孔塞305并且在界面處形成由TiN所例示的勢壘金屬304。
[0039]在第二布線層300之上形成了第三布線層400。第三布線層400具有布線402、過孔410、以及形成于層間絕緣膜420中的底柵型晶體管11。在布線402與層間絕緣膜420之間的界面處的頂面和底面之上分別形成了抗反射膜401和403。然而可以不形成抗反射膜401。過孔410包括過孔塞405和勢壘金屬404。例如，W (鎢)塞優(yōu)選地用作過孔塞405并且在界面處形成由TiN所例示的勢壘金屬404。
[0040]底柵型晶體管11具有布線2、抗反射膜I和3、柵極絕緣膜4、以及半導(dǎo)體層5并且通過勢壘金屬7和接觸塞8與第四布線層500中的布線502相聯(lián)接。布線2以及抗反射膜I和3包括與第三布線層400中的布線402以及抗反射膜401和403相同的材料。然而可以不形成抗反射膜I。
[0041]本實(shí)施例中的布線層200，300，400，500優(yōu)選地通過Al布線處理形成。也就是說，布線2，302，402，502包括Al或者含Al的材料。此外，具有接近于Al布線的能力的材料(例如TiN或TiN/Ti的層壓材料)優(yōu)選地用作抗反射膜3，301，303，401，403，501，503。柵極絕緣膜4、半導(dǎo)體層5、以及硬掩模絕緣膜6在抗反射膜3之上從下層開始依次層疊。可通過使用抗反射膜3作為柵電極來使用氧化膜或各種結(jié)構(gòu)的氮化膜以作為柵極絕緣膜4。例如，柵極絕緣膜 4 可以包括含 SiN、Si02、SiCN、Si0N、SiC0H、Al203 (Alx0y)、以及 Ta2O5 (TaxOy)中的任何一個的絕緣膜。否則柵極絕緣膜4可以包含具有高介電常數(shù)的高k材料(例如Zr02、Hf02、La203、或LaAlO3X此外，柵極絕緣膜4可以包括通過使上述絕緣膜和上述高k材料層疊所形成的層疊結(jié)構(gòu)(例如A102/Si02、Si02/SiN、Al203/SiN、或Al203/Si02/SiN)。因此在本實(shí)施例中，因?yàn)樵贏l布線處理中所使用的抗反射膜3用作柵極布線，因此可選擇可用作柵極絕緣膜4的材料而無需考慮Al的擴(kuò)散。
[0042]在專利文獻(xiàn)I中所述的半導(dǎo)體器件中，因?yàn)镃u布線用作柵極布線，因此Cu布線的布線帽絕緣膜用作柵極絕緣膜。在這種結(jié)構(gòu)中，必須使用用于防止Cu布線擴(kuò)散的布線帽絕緣膜(例如SiN或SiCN)以作為柵極絕緣膜并且由此關(guān)注的是可應(yīng)用的柵極絕緣膜受到限制。另一方面，在根據(jù)本實(shí)施例的半導(dǎo)體器件10中，不必考慮柵電極的擴(kuò)散并且因此許多材料可用作柵極絕緣膜4。因此在本實(shí)施例中，在由于柵極絕緣膜4而使晶體管特性(1n-1off特性(接通狀態(tài)電流與斷開狀態(tài)電流之間的相關(guān)性)、閾值電壓特性等等)和器件可靠性(BT1:偏壓溫度不穩(wěn)定性、磁滯特性等等)劣化的情況下，通過改變柵極絕緣膜4的材料和層壓結(jié)構(gòu)可改善該特性。也就是說，本發(fā)明可改善在布線層中所形成的底柵型有源元件的處理裕度。
[0043]在半導(dǎo)體層5中接觸9所聯(lián)接到的區(qū)域間(源極區(qū)域與漏極區(qū)域之間)處形成了溝道區(qū)域。通過將氧缺陷或雜質(zhì)引入到半導(dǎo)體層5中形成了在半導(dǎo)體層5中接觸9所聯(lián)接到的區(qū)域(圖中未示出的源級區(qū)域或漏極區(qū)域)。氧化物半導(dǎo)體材料優(yōu)選地用于半導(dǎo)體層5。在這里，當(dāng)半導(dǎo)體層5起P型半導(dǎo)體層的作用時，作為P溝道材料的半導(dǎo)體層5包括SnO、Ni0、Zn0、Cu20、以及NiO中的任何一個或者可以包括那些的層壓結(jié)構(gòu)。同時，當(dāng)半導(dǎo)體層5起N型半導(dǎo)體層的作用時，作為N溝道材料的半導(dǎo)體層5包括InGaZnO、ZnO、InZnO、InHfZnO(那些是ZnO系的材料)、Sn02、以及CuO中的任何一個或者可以包括那些的層壓結(jié)構(gòu)。例如，優(yōu)選地包括IGZ0/A1203/IGZ0/A1203的層壓膜用作半導(dǎo)體層5。
[0044]在半導(dǎo)體層5之上形成了用于對半導(dǎo)體層5和柵極絕緣膜4進(jìn)行處理的硬掩模絕緣膜6。例如，SiN, SiO2, SiCOH、或者TiN優(yōu)選地用作硬掩模絕緣膜6。
[0045]在半導(dǎo)體層5之上形成了接觸9，該接觸9在給定位置穿入到硬掩模絕緣膜6中并且到達(dá)形成于第四布線層500中的布線(在這里抗反射膜501)。接觸9包括接觸塞8和勢壘金屬7。例如，W (鎢)塞優(yōu)選地用作接觸塞8并且在該界面處形成由TiN所例示的勢壘金屬7。
[0046]在第三布線層400之上形成了第四布線層500。底柵型晶體管11的源極和漏極(接觸9)通過第四布線層500與另一元件、電源等等相聯(lián)接。第四布線層500具有形成于層間絕緣膜520中的布線502。在布線502與層間絕緣膜520之間的界面處的頂面和底面之上形成了抗反射膜501和503。然而可以不形成抗反射膜501。
[0047]圖3是示出了根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置的另一示例的視圖。鑒于W/TiN結(jié)構(gòu)的接觸9用作圖2的示例中的底柵型晶體管11的源極接觸和漏極接觸，通過將布線材料嵌入到圖3所示的示例中的通孔而使第四布線層500中的布線與半導(dǎo)體層5相聯(lián)接。在下面就與圖2所示的示例不同的部分對圖3所示的半導(dǎo)體器件10的配置進(jìn)行說明。
[0048]就從襯底100至第三布線層400中的半導(dǎo)體層5的部分而言圖3所示的半導(dǎo)體器件10的結(jié)構(gòu)與圖2所示的結(jié)構(gòu)相同。在圖3中，在半導(dǎo)體層5之上形成了通過硬掩模絕緣膜6中的給定區(qū)域而到達(dá)第四布線層500的內(nèi)嵌布線16。內(nèi)嵌布線16示出了從下層開始依次包括抗反射膜13、布線14 (Al布線)、以及抗反射膜15的層壓結(jié)構(gòu)?？狗瓷淠?3和15示出了例如TiN/Ti的層壓結(jié)構(gòu)。
[0049]繼續(xù)地，參考圖4A至圖4E對用于制造圖2或圖3所示的根據(jù)第一實(shí)施例的半導(dǎo)體器件10的方法的示例進(jìn)行說明。
[0050]首先，對用于制造圖2所示的半導(dǎo)體器件10的方法的示例進(jìn)行說明。
[0051]在圖4A中，通過普通半導(dǎo)體制造處理(例如通過將雜質(zhì)注入到襯底100中來形成擴(kuò)散層并且通過掩模和蝕刻來形成柵極布線)形成了在Si襯底中形成的基礎(chǔ)邏輯元件20。在基礎(chǔ)邏輯元件20之上形成了層間絕緣膜220，通過CMP (化學(xué)機(jī)械拋光)等等應(yīng)用平整處理，并且進(jìn)一步通過Al布線處理在其上形成布線層200和300。普通Al布線處理也可用于布線層200和300。例如，在通過濺射法、CVD (化學(xué)氣相沉積)法、涂敷法等等形成了具有層壓結(jié)構(gòu)材料的膜之后，通過由掩模和蝕刻的圖案形成處理形成了層壓結(jié)構(gòu)的布線(抗反射膜301/布線302/抗反射膜303)、過孔310、或者接觸210。在這里例如，形成了層壓結(jié)構(gòu)的Al布線(TiN/Al/TiN)、過孔(W/TiN)、或者接觸(W/TiN)。在所形成的布線、接觸、以及過孔之上形成了層間絕緣膜220，321，322(例如SiO2)，通過CMP應(yīng)用平整處理，并且形成布線層 200 和 300。
[0052]在圖4A中，在第二布線層300之上按照與上述布線處理相同的方式利用布線材料形成了層壓結(jié)構(gòu)的膜之后，通過圖案形成處理形成了層壓布線(抗反射膜401/布線402/抗反射膜403)以及層壓結(jié)構(gòu)的柵極布線(抗反射膜I/布線2/抗反射膜3)。在這里例如，形成了層壓結(jié)構(gòu)的Al布線(例如TiN/Al/TiN)以作為層壓布線(抗反射膜401/布線402/抗反射膜403)和柵極布線(抗反射膜I/布線2/抗反射膜3)。在層壓布線(抗反射膜401/布線402/抗反射膜403)和柵極布線(抗反射膜I/布線2/抗反射膜3)之上形成了層間絕緣膜420 (例如SiO2)并且如圖4B所示通過CMP部分地除去層間絕緣膜420并使其平整。其結(jié)果是，抗反射膜3和403 (TiN)暴露于最外表面。
[0053]在圖4C中，通過濺射法、CVD法、涂敷法等等在包括抗反射膜3和403的第二布線層300的表面之上從下層依次地形成絕緣膜64和65。絕緣膜64通過隨后的蝕刻處理成為柵極絕緣膜4并且因此包括與上述柵極絕緣膜4相同的材料。同樣地，絕緣膜65通過隨后的蝕刻處理成為半導(dǎo)體層5并且因此包括與上述半導(dǎo)體層5相同的材料。
[0054]繼續(xù)地，在絕緣膜65之上形成圖案已形成的硬掩模絕緣膜6。優(yōu)選地含硅介電材料(例如SiN、SiO2, SiCOH中的任何一個或者那些的層壓結(jié)構(gòu))用作硬掩模絕緣膜6。在這里，當(dāng)半導(dǎo)體層5是例如諸如InGaZn0、InZn0、Zn0、ZnA10、或者ZnCuO這樣的氧化物半導(dǎo)體時，期望在形成硬掩模絕緣膜6之前通過用于引入諸如N2O這樣的氧化氣體的等離子體處理來使半導(dǎo)體層5的表面的氧化態(tài)穩(wěn)定。
[0055]在圖4D中，通過利用用作掩模的硬掩模絕緣膜6對絕緣膜64和65進(jìn)行蝕刻而在起柵電極作用的抗反射膜3之上形成了包括柵極絕緣膜4、半導(dǎo)體層5、以及硬掩模絕緣膜6的層疊結(jié)構(gòu)。例如作為用于形成包括柵極絕緣膜4、半導(dǎo)體層5、以及硬掩模絕緣膜6的層疊結(jié)構(gòu)的蝕刻處理，優(yōu)選地使用利用C12、BC13、N2中的任何一個或者那些的混合氣體的干蝕刻。在本實(shí)施例中，因?yàn)橥ㄟ^利用用作掩模的硬掩模絕緣膜6進(jìn)行干蝕刻來對絕緣膜64和65進(jìn)行處理而形成了柵極絕緣膜4和半導(dǎo)體層5，因此在防止半導(dǎo)體特性損失的同時可微制造半導(dǎo)體層5。
[0056]繼續(xù)地，在圖4E中，形成了與層壓布線(抗反射膜401/布線402/抗反射膜403)相聯(lián)接的通孔410以及與半導(dǎo)體層5相聯(lián)接的接觸9。具體地說，層間絕緣膜420 (例如SiO2)層疊在圖4D所示的層間絕緣膜420、抗反射膜403、以及硬掩模絕緣膜6的表面之上；并且通過CMP部分地除去層間絕緣膜420并使其平整。繼續(xù)地，通過圖案形成處理在給定位置(例如在成為半導(dǎo)體層5中的源極區(qū)域和漏極區(qū)域以及布線的位置之上)形成通孔(接觸孔)。在這里，期望是通過具有對硬掩模絕緣膜6高選擇性的氟系干蝕刻形成通孔(接觸孔)。繼續(xù)地，通過將濺射應(yīng)用于通孔和接觸孔形成了勢壘金屬材料的膜并且通過CVD方法形成過孔塞材料的膜。繼續(xù)地，通過由CMP除去表面上的勢壘金屬材料和過孔塞材料來使表面平整。通過這樣做，使過孔410和接觸9暴露于表面上并且在底柵型晶體管11形成處，形成第三布線層400。
[0057]按照與布線層300相同的方式通過普通Al布線處理在第三布線層400之上形成了布線層500。通過這樣做，形成了圖2中所示的半導(dǎo)體器件10。
[0058]在下面對用于制造圖3所示的半導(dǎo)體器件10的方法的示例進(jìn)行說明。從圖4A至圖4D的處理與先前所述相同并且因而省略該說明。當(dāng)形成了圖3所示的半導(dǎo)體器件10時，繼圖4D所示的處理之后應(yīng)用嵌入布線的處理。具體地說，層間絕緣膜420(例如SiO2)層疊在圖4D所示的層間絕緣膜420、抗反射膜403、以及硬掩模絕緣膜6的表面之上，并且通過CMP部分地除去層間絕緣膜420并使其平整。繼續(xù)地，通過圖案形成處理在給定位置(例如在成為半導(dǎo)體層5中的源極區(qū)域和漏極區(qū)域以及布線的位置之上)形成通孔(接觸孔)。在這里，期望是通過具有對硬掩模絕緣膜6高選擇性的氟系干蝕刻形成通孔(接觸孔)。繼續(xù)地，通過將濺射應(yīng)用于通孔和接觸孔(圖中未示出)而依次利用勢壘金屬材料和布線材料形成膜。通過掩模處理和蝕刻處理的圖案形成在利用布線材料等等所形成的膜的表面之上形成內(nèi)嵌布線16和530。
[0059]可根據(jù)布線層500的位置(例如是否是最上布線層)、布線寬度等等來任意地選擇圖2和3所示的布線層500的結(jié)構(gòu)。
[0060]如上所述，通過根據(jù)本發(fā)明的半導(dǎo)體器件10，因?yàn)锳l布線的抗反射膜3(例如TiN)用作柵電極，因此可將A1203、SiO2、或者Al203/Si02的柵極層疊結(jié)構(gòu)應(yīng)用到作為可在布線層中形成的有源元件的柵極絕緣膜的布線層。例如在使用Cu布線作為背柵電極(底柵電極)的有源元件結(jié)構(gòu)的情況下，通過限制使用布線帽絕緣膜(SiN，SiCN)作為柵極絕緣膜的必要性，還限制了晶體管特性和設(shè)備可靠性的改善。另一方面，在采用根據(jù)本實(shí)施例的結(jié)構(gòu)的情況下，通過使用具有小陷阱電荷的高k材料的Al2O3、具有很少H缺陷的SiO2等等，可改善晶體管特性。例如，可預(yù)料到降低柵漏，抑制閾值漂移，并且改善閾值控制、占空比、以及設(shè)備耐壓性這樣的效果。
[0061]第二實(shí)施例
[0062]第一實(shí)施例中所示的底柵型晶體管11可以與形成于布線層中的另一底柵型晶體管一起形成邏輯電路。例如，如圖5所示，CMOS (互補(bǔ)金屬氧化物半導(dǎo)體)電路30可以利用P溝道型的底柵型晶體管11和N溝道型的底柵型晶體管12形成。參考圖5，對根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件10的配置進(jìn)行詳細(xì)說明。在圖5中，根據(jù)第二實(shí)施例的半導(dǎo)體器件10具有形成于襯底100之上的基礎(chǔ)邏輯元件20、多個布線層200，300，400，500、以及形成于布線層400中的CMOS電路30 (還稱為布線層有源元件)。
[0063]在這里，底柵型晶體管11是P溝道型晶體管并且底柵型晶體管12是N溝道型晶體管。雖然圖中未示出，但是底柵型晶體管11和12的柵極彼此聯(lián)接并且底柵型晶體管11和12的漏極彼此聯(lián)接。
[0064]圖5中所示的范圍從襯底100至第二布線層300的結(jié)構(gòu)與圖2所示的結(jié)構(gòu)相同。此外，除了形成于第三布線層400中的底柵型晶體管12之外的底柵型晶體管的結(jié)構(gòu)(例如底柵型晶體管11)與圖2的結(jié)構(gòu)相同并且因此說明被省略。[0065]在圖5中，底柵型晶體管12具有起柵極布線作用的層壓布線(抗反射膜21/布線22/抗反射膜23)、柵極絕緣膜24、半導(dǎo)體層25、硬掩模絕緣膜26、以及接觸29 (勢壘金屬27/接觸塞28)。這兩個接觸29使半導(dǎo)體層25中的源極區(qū)域和漏極區(qū)域分別與第四布線層500中的布線(抗反射膜501/布線502/抗反射膜503)相聯(lián)接。
[0066]底柵型晶體管11與底柵型晶體管12之間的配置差異在于半導(dǎo)體層5與半導(dǎo)體層25之間的導(dǎo)電類型不同并且柵極絕緣膜4與柵極絕緣膜24之間的材料(結(jié)構(gòu))不同。底柵型晶體管11與12之間的除了上述結(jié)構(gòu)之外的其它結(jié)構(gòu)相同。在這里，柵極絕緣膜4和柵極絕緣膜24可以包括相同材料(結(jié)構(gòu))。
[0067]在下面參考圖6A至6C對用于制造圖5所示的根據(jù)第二實(shí)施例的半導(dǎo)體器件10的方法的示例進(jìn)行說明。
[0068]在圖6A中，通過與第一實(shí)施例相似的方法(普通制造處理)形成基礎(chǔ)邏輯元件20、第一布線層200、以及第二布線層300。
[0069]繼續(xù)地，通過與第一實(shí)施例相似的布線處理在第二布線層300之上形成了層壓布線(抗反射膜401/布線402/抗反射膜403)以及層壓結(jié)構(gòu)的柵極布線(抗反射膜I/布線2/抗反射膜3)和(抗反射膜21/布線22/抗反射膜23)。在該示例中，柵極布線(抗反射膜I/布線2/抗反射膜3)和柵極布線(抗反射膜21/布線22/抗反射膜23)在圖中未示出的位置處彼此聯(lián)接。在層壓布線(抗反射膜401/布線402/抗反射膜403)和柵極布線(抗反射膜I/布線2/抗反射膜3)和(抗反射膜21/布線22/抗反射膜23)之上形成了層間絕緣膜420 (例如SiO2);并且通過CMP部分地除去層間絕緣膜420并使其平整。通過這樣做，抗反射膜3，13，403 (TiN)暴露于最外表面。還在第二實(shí)施例中，通過與第一實(shí)施例相似的Al布線處理可利用相同材料同時地形成層壓布線和柵極布線。通過與第一實(shí)施例(參見圖4D)相似的方法在平整且露出的抗反射膜3之上形成包括柵極絕緣膜4、半導(dǎo)體層5、以及硬掩模絕緣膜6的層疊結(jié)構(gòu)。
[0070]在圖6B中，通過濺射法、CVD法、涂敷法等等在抗反射膜23和403、層間絕緣膜420、以及硬掩模絕緣膜6的表面之上從下層依次地形成絕緣膜74和75。絕緣膜74通過隨后的蝕刻處理成為柵極絕緣膜24并且因此包括與上述柵極絕緣膜24相同的材料。同樣地，絕緣膜75通過隨后的蝕刻處理成為半導(dǎo)體層25并且因此包括與上述半導(dǎo)體層25相同的處理。
[0071]繼續(xù)地，在絕緣膜75之上形成圖案已形成的硬掩模絕緣膜26。含硅介電材料(例如諸如SiN、Si02、SiCOH中的任何一個或者那些的層壓結(jié)構(gòu))優(yōu)選地用作硬掩模絕緣膜26。在這里，當(dāng)半導(dǎo)體層25是例如諸如InGaZnO、InZnO, ΖηΟ、ΖηΑΙΟ、或者ZnCuO這樣的氧化物半導(dǎo)體時，期望在形成硬掩模絕緣膜26之前通過用于引入諸如N2O這樣的氧化氣體的等離子體處理來使半導(dǎo)體層25的表面的氧化態(tài)穩(wěn)定。
[0072]在圖6C中，通過利用用作掩模的硬掩模絕緣膜6和26對絕緣膜64，65，74，75進(jìn)行蝕刻而在起晶體管11的柵電極作用的抗反射膜3之上形成包括柵極絕緣膜4、半導(dǎo)體層
5、以及硬掩模絕緣膜6的層疊結(jié)構(gòu)并且在起晶體管12的柵電極作用的抗反射膜23之上形成包括柵極絕緣膜24、半導(dǎo)體層25、以及硬掩模絕緣膜26的層疊結(jié)構(gòu)。例如作為用于形成這種層疊結(jié)構(gòu)的蝕刻處理，優(yōu)選地使用利用C12、BC13、N2中的任何一個或者那些的混合氣體的干蝕刻。在本實(shí)施例中，因?yàn)橥ㄟ^利用用作掩模的硬掩模絕緣膜6和26進(jìn)行干蝕刻來對絕緣膜64，65，74，75進(jìn)行處理而形成了柵極絕緣膜4和24以及半導(dǎo)體層5和25，因此在防止半導(dǎo)體特性損失的同時可微制造半導(dǎo)體層5和25。
[0073]繼續(xù)地，在圖5中，形成了與層壓布線(抗反射膜401/布線402/抗反射膜403)相聯(lián)接的過孔410、與半導(dǎo)體層5相聯(lián)接的接觸9、以及與半導(dǎo)體層25相聯(lián)接的接觸29。具體地說，層間絕緣膜420 (例如SiO2)層疊在圖6C所示的層間絕緣膜420、抗反射膜403、以及硬掩模絕緣膜6和26的表面之上；并且通過CMP部分地除去層間絕緣膜420并使其平整。繼續(xù)地，通過圖案形成處理在給定位置處(例如在成為半導(dǎo)體層5和25以及布線中的源極區(qū)域和漏極區(qū)域以及布線的位置之上)形成通孔(接觸孔)。在這里，期望是通過具有對硬掩模絕緣膜6和26高選擇性的氟系干蝕刻形成通孔(接觸孔)。繼續(xù)地，通過將濺射應(yīng)用于通孔形成勢壘金屬材料的膜并且通過CVD方法形成接觸孔以及過孔塞材料的膜。繼續(xù)地，通過CMP除去表面上的勢壘金屬材料和過孔塞材料并且從而使表面平整。通過這樣做,使過孔410以及接觸9和29暴露于表面上并且形成在其中形成底柵型晶體管11和12的第三布線層400。通過第三布線層400之上的與第一實(shí)施例相似的布線處理在接觸9和29之上形成了層壓布線。在本示例中，在圖中未輸出的位置處將半導(dǎo)體層5中的漏極區(qū)域相聯(lián)接的接觸9之上的布線以及半導(dǎo)體層25中的漏極區(qū)域相聯(lián)接的接觸29之上的布線彼此聯(lián)接。
[0074]如上所述，在根據(jù)本發(fā)明的半導(dǎo)體器件10中，可在相同布線層中同時形成具有多個底柵型晶體管11和12的邏輯電路(例如CMOS電路30)。
[0075]根據(jù)本實(shí)施例的半導(dǎo)體器件10按照與第一實(shí)施例相同的方式也使用Al布線的抗反射膜3和23 (例如TiN)作為柵電極并且由此改善了對能夠形成于布線層中的邏輯電路的柵極絕緣膜的選擇性。其結(jié)果是，在根據(jù)本實(shí)施例的半導(dǎo)體器件10中，可預(yù)料到改善邏輯電路中的晶體管特性的效果，諸如降低柵漏，抑制閾值漂移，以及改善閾值控制、占空比、器件耐壓性這樣的效果。
[0076]雖然在這里在圖5所示的示例中示出了在相同布線層中形成兩個底柵型晶體管11和12的配置，但是本發(fā)明并不局限于該配置并且還可在另一布線層中形成多個底柵型晶體管。此外，雖然在本實(shí)施例中通過使用CMOS電路作為示例來進(jìn)行說明，但是很明顯的是本發(fā)明可應(yīng)用于另一邏輯電路(例如轉(zhuǎn)移柵極，諸如AND電路、NAND電路、OR電路、或NOR電路這樣的邏輯操作電路，或者諸如SRAM或DRAM這樣的存儲器單元)，只要可使用形成于布線層中的底柵型晶體管。
[0077]在下面參考圖7和8對根據(jù)本實(shí)施例的底柵型晶體管11的平面結(jié)構(gòu)的示例進(jìn)行說明。圖7是示出了根據(jù)實(shí)施例的底柵型晶體管11的平面結(jié)構(gòu)的視圖。圖8是示出了沿著圖7中的線A-A’的底柵型晶體管11的橫斷面結(jié)構(gòu)的視圖。
[0078]圖7所示的平面結(jié)構(gòu)的示例示出了梳狀柵極結(jié)構(gòu)并且即使在小區(qū)域中也可以以大電流有效地驅(qū)動。在下文中，將底柵型晶體管11的柵極布線(抗反射膜I/布線2/抗反射膜3)稱為柵極布線41，將與半導(dǎo)體層5的源極區(qū)域相聯(lián)接的接觸9稱為源極接觸42，并且將與半導(dǎo)體層5的漏極區(qū)域相聯(lián)接的接觸9稱為漏極接觸43。此外，將與源極接觸42相聯(lián)接的上層布線稱為源極布線44并且將與漏極接觸43相聯(lián)接的上層布線稱為漏極布線45。
[0079]在圖7和8中，漏極布線45示出了梳狀形狀并且具有在與該布線相垂直的方向上從一個布線延伸出的多個布線(在下面稱為漏極梳狀布線)。在平面視圖中在多個漏極梳狀布線之間形成了源極布線44并且該源極布線44與梳狀布線相平行地延伸。柵極布線41示出了梳狀形狀并且具有在與該布線相垂直的方向上從一個布線延伸出的多個布線(在下面稱為柵極梳狀布線)。在平面視圖中在漏極梳狀布線與源極布線44之間形成了柵極梳狀布線并且該柵極梳狀布線與漏極梳狀布線和源極布線44相平行地延伸。
[0080]形成多個源極接觸42以便使源極布線44與半導(dǎo)體層5相聯(lián)接并且形成多個漏極接觸43以便使漏極布線45中的漏極梳狀布線與半導(dǎo)體層5相聯(lián)接。
[0081]通過上述配置，可密集地形成底柵型晶體管11的柵極布線、源極接觸42、以及漏極接觸，并且有效地增加每個區(qū)域的現(xiàn)場電流。通過這樣做，可實(shí)現(xiàn)面積降低以及高現(xiàn)場電流并且可獲得尺寸縮小的高性能布線開關(guān)。
[0082]圖9是示出了根據(jù)實(shí)施例的底柵型晶體管的結(jié)構(gòu)(耐高壓結(jié)構(gòu))的示例的視圖。在圖9中，通過使柵極布線41與漏極接觸43分離給定距離，即通過在柵極與漏極之間采用偏置結(jié)構(gòu)，可增強(qiáng)器件耐壓性。
[0083]上述布線層有源元件(例如底柵型晶體管11或CMOS電路30)優(yōu)選地與包括基礎(chǔ)邏輯元件20的基礎(chǔ)邏輯電路電聯(lián)接。例如，布線層有源元件(例如底柵型晶體管11或CMOS電路30)通過被形成于信號焊墊或電源焊墊的低布線層中可用作I/O (輸入/輸出)信號開關(guān)或電源開關(guān)。圖10示出了使用布線層有源元件11作為輸出信號開關(guān)的示例，圖11示出了使用布線層有源元件11作為輸入信號開關(guān)的示例，并且圖12示出了使用布線層有源元件作為電源開關(guān)的示例。
[0084]圖10是示出了根據(jù)實(shí)施例的布線層有源元件與基礎(chǔ)邏輯電路之間的連接關(guān)系的示例的視圖。在這里，將包括基礎(chǔ)邏輯元件20的電路稱為基礎(chǔ)邏輯電路600并且將具有布線層有源元件11的電路稱為布線層電路700。布線層有源元件11形成于布線層中并且由此可提供與提供給基礎(chǔ)邏輯電路600的電源電壓VDD2 (例如3V)不同的電源電壓VDDl (例如12V)。本示例中的基礎(chǔ)邏輯電路600響應(yīng)于從第二電源所提供的電源電壓VDD2而操作并且具有NAND電路以及包括多個反相電路的時鐘樹電路。將基礎(chǔ)邏輯電路600的輸出信號輸入到布線層有源元件11的柵極布線41中。布線層有源元件11的源極布線44與第一電源(電源電壓VDDl)和輸出信號布線OUT相聯(lián)接并且漏極布線45與第三電源(例如GND)相聯(lián)接。
[0085]通過這種配置，布線層電路700作為輸出信號開關(guān)進(jìn)行操作以控制將信號從基礎(chǔ)邏輯電路600傳輸?shù)捷敵鲂盘柌季€OUT。在基礎(chǔ)邏輯電路600之上的布線層中形成了布線層電路700并且由此可將在低電源電壓VDD2處進(jìn)行操作的基礎(chǔ)邏輯電路600與在高電源電壓VDDl處進(jìn)行操作的布線層有源元件11合并在同一芯片中。因此通過根據(jù)本實(shí)施例的半導(dǎo)體器件10可實(shí)現(xiàn)電路配置以利用高操作電壓的布線層電路700來控制低操作電壓的基礎(chǔ)邏輯電路600的輸出，同時防止芯片面積增大。此外，在基礎(chǔ)邏輯電路600之上的布線層中形成了布線層電路700并且因此通過改變布線層的布局而無需改變基礎(chǔ)邏輯電路600的布局，可改變輸出信號開關(guān)的設(shè)置以控制來自基礎(chǔ)邏輯電路600的輸出信號以及輸出信號的接入點(diǎn)。通過這樣做，可避免與基礎(chǔ)邏輯電路600的修改有關(guān)的折返處理并且可顯著地降低設(shè)計(jì)時間。
[0086]圖11是示出了根據(jù)實(shí)施例的布線層有源元件與基礎(chǔ)邏輯電路之間的連接關(guān)系的另一示例的視圖。在這里，將包括基礎(chǔ)邏輯元件20的電路稱為基礎(chǔ)邏輯電路601并且將具有布線層有源元件11和12的電路稱為布線層電路701。布線層有源元件11和12形成于布線層中并且由此可提供與提供給基礎(chǔ)邏輯電路601的電源電壓VDD2 (例如3V)不同的電源電壓VDDl (例如12V)。本示例中的基礎(chǔ)邏輯電路601具有響應(yīng)于從第二電源所提供的電源電壓VDD2而進(jìn)行操作的反相電路。布線層電路701具有多個信號控制電路，這多個信號控制電路的每一個包括源極與第一電源(電源電壓VDDl)相聯(lián)接并且柵極與輸入信號布線相聯(lián)接的布線層有源元件11以及源極與第三電源(GND)相聯(lián)接并且柵極與輸出信號布線相聯(lián)接的布線層有源元件12。在這里，布線層有源元件11和12的漏極和布線層有源元件12的柵極與輸出信號布線(下一級的輸入信號布線)相聯(lián)接。布線層電路701的末級處的信號控制電路中的輸出信號布線VOUT與基礎(chǔ)邏輯電路601中的反相電路的輸入端子相聯(lián)接。
[0087]通過這種配置，布線層電路701作為輸入信號開關(guān)進(jìn)行操作以控制將輸入信號(電壓Vin)傳輸?shù)交A(chǔ)邏輯電路601。按照與上述相同的方式，在基礎(chǔ)邏輯電路601之上的布線層中形成了布線層電路701并且由此可將在低電源電壓VDD2進(jìn)行操作的基礎(chǔ)邏輯電路601與在高電源電壓VDDl進(jìn)行操作的布線層有源元件11合并在同一芯片中。因此通過根據(jù)本實(shí)施例的半導(dǎo)體器件10可實(shí)現(xiàn)電路配置以利用高操作電壓的布線層電路701來控制到低操作電壓的基礎(chǔ)邏輯電路601中的輸入，同時防止芯片面積增大。此外，在基礎(chǔ)邏輯電路601之上的布線層中形成了布線層電路701并且因此通過改變布線層的布局而無需改變基礎(chǔ)邏輯電路601的布局，可改變輸出信號開關(guān)的設(shè)置以控制到基礎(chǔ)邏輯電路601的輸入信號以及該輸入信號的接入點(diǎn)。通過這樣做，可避免與基礎(chǔ)邏輯電路601的修改有關(guān)的折返處理并且可顯著地降低設(shè)計(jì)時間。
[0088]圖12是示出了根據(jù)實(shí)施例的布線層有源元件與基礎(chǔ)邏輯電路之間的連接關(guān)系的又一示例的視圖。在這里，將包括基礎(chǔ)邏輯元件20的電路稱為基礎(chǔ)邏輯電路602并且將具有布線層有源元件11的電路稱為布線層電路702。根據(jù)本示例的基礎(chǔ)邏輯電路602具有響應(yīng)于通過布線層電路702從第二電源提供的電源電壓VDD2而進(jìn)行操作的反相電路、具體地說，布線層電路702具有源極與第二電源(電源電壓VDD2)相聯(lián)接并且漏極與基礎(chǔ)邏輯電路602的電源線相聯(lián)接的P溝道型底柵型晶體管11。基礎(chǔ)邏輯電路602具有包括源極與底柵型晶體管11的漏極相聯(lián)接的P溝道型晶體管以及源極與第三電源(GND)相聯(lián)接的N溝道型晶體管。
[0089]通過這種配置，布線層電路702響應(yīng)于輸入到布線層有源元件11的柵極之中的電壓Vin來控制第二電源(電源電壓VDD2)與基礎(chǔ)邏輯電路602之間的連接。也就是說，布線層電路702起電源開關(guān)的作用以控制將電源電壓VDD2提供給基礎(chǔ)邏輯電路602。在基礎(chǔ)邏輯電路602之上的布線層中形成了布線層電路702并且由此通過改變布線層的布局而無需改變基礎(chǔ)邏輯電路602的布局，可改變電源開關(guān)的設(shè)置以控制至基礎(chǔ)邏輯電路602的電功率以及電源的供給目的地。通過這樣做，可避免與基礎(chǔ)邏輯電路602的修改有關(guān)的折返處理并且可顯著地降低設(shè)計(jì)時間。
[0090]布線層電路700，701，702不局限于上述電路配置，只要它們是包括在本實(shí)施例中所示的布線層有源元件(底柵型晶體管11和12以及CMOS電路30)的電路。此外，基礎(chǔ)邏輯電路600，601，602不局限于上述電路配置，只要它們具有由布線層電路700，701，702所控制的基礎(chǔ)邏輯元件20。[0091]如上所述，通過根據(jù)上述實(shí)施例的半導(dǎo)體器件10，通過使用通過Al布線處理所形成的抗反射膜(帽膜)作為柵極布線可任意地選擇柵極絕緣膜的類型。其結(jié)果是，可改善與特性的改善有關(guān)的處理裕度。
[0092]雖然至此已對根據(jù)本發(fā)明的實(shí)施例進(jìn)行了詳細(xì)地描述，但是具體配置不局限于該實(shí)施例并且任何修改包含在本發(fā)明中，只要該修改在不脫離本發(fā)明的要旨的范圍之中?？稍诩夹g(shù)上可能的范圍中將第一實(shí)施例與第二實(shí)施例彼此組合在一起。此外，還可通過Al布線處理形成布線層有源元件11，12,30并且可通過Cu布線處理形成另一布線層和基礎(chǔ)邏輯元件20并且因而形成半導(dǎo)體器件。
[0093]圖13是示出了用于使通過Al布線處理所形成的布線層與通過Cu布線處理所形成的布線層合成一體的半導(dǎo)體器件10的配置的示例的視圖。在圖13中，本示例的半導(dǎo)體器件10具有形成于襯底100之上的基礎(chǔ)邏輯元件20、多個布線層250，350，400，500、以及形成于布線層400中的底柵型晶體管11 (還稱為布線層有源元件)。
[0094]通過Cu布線處理形成了襯底100之上的第一布線層250和第二布線層350，基礎(chǔ)邏輯元件20的配置、包括底柵型晶體管11的第三布線層400、以及形成于其上的第四布線層500與圖3中所示的配置相似，并且由此說明被省略。
[0095]第一布線層250形成在基礎(chǔ)邏輯元件20之上?；A(chǔ)邏輯元件20通過第一布線層250與另一元件、電源等等相聯(lián)接。例如，第一布線層250具有用于使基礎(chǔ)邏輯元件20與第二布線層350相聯(lián)接的內(nèi)嵌布線230。內(nèi)嵌布線230包括勢壘金屬231 (例如TiN)以及含Cu作為主要成分的布線232。內(nèi)嵌布線230包括嵌入在形成于基礎(chǔ)邏輯元件20之上的層間絕緣膜221之中的接觸部分以及嵌入在形成于其上的層間絕緣膜222之中的布線部分。在內(nèi)嵌布線230和層間絕緣膜222之上形成了諸如SiCN膜這樣的防擴(kuò)散膜251。
[0096]第二布線層350具有用于使第一布線層250與第三布線層400相聯(lián)接的內(nèi)嵌布線330和333。內(nèi)嵌布線330包括勢壘金屬331 (例如TiN)以及含Cu作為主要成分的布線332。內(nèi)嵌布線330嵌入在防擴(kuò)散膜251以及形成于防擴(kuò)散膜251之上的層間絕緣膜321之中，并且包括與內(nèi)嵌布線230相聯(lián)接的接觸部分以及嵌入在形成于其上的層間絕緣膜322之中的布線部分。在內(nèi)嵌布線330和層間絕緣膜322之上形成諸如SiCN膜這樣的防擴(kuò)散膜351。內(nèi)嵌布線333包括勢壘金屬334 (例如TiN)以及含Cu作為主要成分的布線335。內(nèi)嵌布線333內(nèi)嵌在防擴(kuò)散膜351以及形成于防擴(kuò)散膜351之上的層間絕緣膜323之中，并且具有與內(nèi)嵌布線330相聯(lián)接的接觸部分。
[0097]第三布線層400和第四布線層500的配置與圖3相類似，但是在內(nèi)嵌布線333之上形成了通過Al布線處理所形成的Al布線(抗反射膜401/布線402/抗反射膜403)和柵極布線(抗反射膜I/布線2/抗反射膜3)以便與內(nèi)嵌布線333相聯(lián)接。
[0098]布線層500可以是按照與圖3相同的方式由內(nèi)嵌布線16實(shí)現(xiàn)的或者具有與圖2相似的布線結(jié)構(gòu)。
【權(quán)利要求】
1.一種半導(dǎo)體器件，所述半導(dǎo)體器件具有基礎(chǔ)邏輯元件和底柵型晶體管，所述基礎(chǔ)邏輯元件形成于襯底之上，所述底柵型晶體管使用形成于鋁布線之上的抗反射膜作為柵電極， 其中，所述底柵型晶體管形成于在所述基礎(chǔ)邏輯元件之上所形成的布線層中。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述底柵型晶體管具有形成于所述抗反射膜之上的柵極絕緣膜，并且 所述柵極絕緣膜包括Al2O3或者SiO2中的任一種物質(zhì)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中， 所述底柵型晶體管具有形成于所述柵極絕緣膜之上的氧化物半導(dǎo)體層，并且 所述氧化物半導(dǎo)體層包括InGaZn0、InZn0、Zn0、ZnA10、以及ZnCuO中的任意一種物質(zhì)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中， 所述半導(dǎo)體器件進(jìn)一步具有形成于所述氧化物半導(dǎo)體層之上的硬掩模絕緣膜。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述半導(dǎo)體器件進(jìn)一步具有另一底柵型晶體管，所述另一底柵型晶體管使用形成于另一鋁布線之上的另一抗反射膜作為柵電極，并且 所述另一底柵型晶體管形成于在所述基礎(chǔ)邏輯元件之上所形成的布線層中，并且與所述底柵型晶體管一起構(gòu)成互補(bǔ)金屬氧化物半導(dǎo)體CMOS電路。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述基礎(chǔ)邏輯元件經(jīng)由銅布線與另一基礎(chǔ)邏輯元件相聯(lián)接，并且 所述鋁布線與所述銅布線相聯(lián)接。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述底柵型晶體管與用于提供第一電源電壓的電源布線相聯(lián)接，并且所述基礎(chǔ)邏輯元件與用于提供第二電源電壓的電源布線相聯(lián)接，所述第二電源電壓比所述第一電源電壓低。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述基礎(chǔ)邏輯元件的輸出電壓被提供給所述柵電極。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述半導(dǎo)體器件具有設(shè)置有所述底柵型晶體管的邏輯電路，并且 所述邏輯電路的輸出電壓被提供給所述基礎(chǔ)邏輯元件的輸入端子。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述底柵型晶體管聯(lián)接在電源布線與所述基礎(chǔ)邏輯元件之間，并且基于提供給所述柵電極的輸入電壓來控制在所述電源布線與所述基礎(chǔ)邏輯元件之間的連接。
11.一種用于制造半導(dǎo)體器件的方法，包括以下各步驟: 在襯底之上形成基礎(chǔ)邏輯元件； 在所述基礎(chǔ)邏輯元件之上的布線層中形成鋁布線； 在所述鋁布線之上形成抗反射膜； 在所述抗反射膜之上從下層起依次地形成柵極絕緣膜和氧化物半導(dǎo)體層；并且 形成與所述氧化物半導(dǎo)體層相聯(lián)接的源極接觸和漏極接觸。
12.根據(jù)權(quán)利要求11所述的用于制造半導(dǎo)體器件的方法，其中，形成鋁布線的步驟包括以下步驟: 在同一處理中形成第一鋁布線和第二鋁布線； 形成抗反射膜的步驟包括以下步驟: 在同一處理中形成第一抗反射膜和第二抗反射膜，所述第一抗反射膜形成在所述第一鋁布線之上，所述第二抗反射膜形成在所述第二鋁布線之上； 形成柵極絕緣膜和氧化物半導(dǎo)體層的步驟包括以下各步驟: 在所述第一抗反射膜之上，從下層起依次地形成第一柵極絕緣膜、第一氧化物半導(dǎo)體層、以及第一硬掩模， 在所述第一硬掩模和所述第二抗反射膜之上，從下層起依次地形成用于第二柵極絕緣膜的絕緣膜、用于第二氧化物半導(dǎo)體層的氧化物半導(dǎo)體層、以及第二硬掩模，以及 通過蝕刻，在所述第二抗反射膜之上形成所述第二柵極絕緣膜和所述第二氧化物半導(dǎo)體層； 形成源極接觸和漏極接觸的步驟包括以下步驟: 在同一處理中形成與所述第一氧化物半導(dǎo)體層相聯(lián)接的第一源極接觸和第一漏極接觸以及與所述第二氧化物半導(dǎo)體層相聯(lián)接的第二源極接觸和第二漏極接觸，并且 所述第一氧化物半導(dǎo)體層的導(dǎo)電類型與所述第二氧化物半導(dǎo)體層的導(dǎo)電類型不同。
13.根據(jù)權(quán)利要求12所述的用于制造半導(dǎo)體器件的方法，其中， 所述第一鋁布線與所述第二鋁布線相聯(lián)接，并且 所述第一漏極接觸經(jīng)由布線與所述第二漏極接觸相聯(lián)接。
【文檔編號】H01L29/772GK103904109SQ201310741171
【公開日】2014年7月2日 申請日期:2013年12月27日 優(yōu)先權(quán)日:2012年12月27日
【發(fā)明者】金子貴昭, 砂村潤, 林喜宏 申請人:瑞薩電子株式會社