半導體器件的制作方法
【專利摘要】本實用新型提供一種半導體器件，其包括：補償區(qū)，其包括p區(qū)和n區(qū)；位于所述補償區(qū)上的包括柵電極的多個晶體管單元；一個或多個用于電連接柵電極的互連，其中所述柵電極具有比所述單元的節(jié)距的1/2小的寬度。
【專利說明】半導體器件

【技術領域】
[0001] 本實用新型涉及一種半導體器件，尤其涉及一種超結器件。

【背景技術】
[0002] 為了快速開關超結晶體管，期望的是具有低的柵極電荷。這將減少開關損耗，驅動 損耗并且能夠有助于驅動概念。例如，在驅動器之后用來給開關晶體管的柵極提供高峰值 電流的升壓器可以被省略。因此，可以節(jié)約開發(fā)成本，板的空間，冷卻努力和額外的器件。
[0003] 另一方面，超結晶體管的減小的棚極電荷減少所述晶體管開啟和關斷的延時。由 于延時時間減少了控制回路中的相位裕量，具有較低延時的超結晶體管改善控制回路的 穩(wěn)定性。
[0004] 很明顯，小的柵極電荷對于超結晶體管是有益的。
[0005] 超結晶體管的柵極電荷由柵源電容和柵漏電容主宰。因此，可以通過分別減小源 極與柵極以及柵極與漏極之間的重疊區(qū)域來減小柵極電荷。此目標可以通過最小化所述超 結器件的柵電極面積而實現。
[0006] 減小的柵電極面積的主要缺點為柵電極的串聯電阻由于其越小的橫截面而升高。 因此，超結晶體管的開關將變得不均勻。例如，與所述超結晶體管的柵極連接相鄰的芯片區(qū) 域的一部分已經對柵極電壓的改變做出響應而與柵極連接(柵極焊盤）距離較遠的芯片區(qū) 域的部分仍然保持在它們以前的狀態(tài)。這樣延遲的并且非均勻的開關可能導致開關損耗變 大，導致不穩(wěn)定的開關甚至是導致振蕩。
[0007] 然而，通過增加電極的厚度，所述柵電極的橫截面可能沒有充分地增加，因為其在 生產期間會在超結器件上導致增加的拓撲。這里，最大的電極厚度不能被超過以維持超結 晶體管的可制造性。
[0008] 需要這樣一種結構，其能夠通過同時提供柵電極的小的面積和小的內部柵極分布 電阻器使得超結晶體管具有小的柵極電荷。


【發(fā)明內容】

[0009] 本實用新型的目的在于解決以上問題中的一個或多個。
[0010] 根據本實用新型的一個方面，提供一種半導體器件，其包括：
[0011] 補償區(qū)，其包括P區(qū)和η區(qū)；
[0012] 位于所述補償區(qū)上的包括柵電極的多個晶體管單元，
[0013] 一個或多個用于電連接柵電極的互連，
[0014] 其中所述柵電極具有比所述單元的節(jié)距的1/2小的寬度。
[0015] 優(yōu)選地，所述柵電極的寬度比所述單元的節(jié)距的1/3小。
[0016] 優(yōu)選地，所述柵電極包括多晶硅。
[0017] 優(yōu)選地，所述互連包括多晶娃。
[0018] 優(yōu)選地，至少一個所述互連與僅兩個相鄰的柵電極連接。
[0019] 優(yōu)選地，至少一個所述互連與多于兩個柵電極連接。
[0020] 優(yōu)選地，所述半導體器件包括至少第一布線層和第二布線層。
[0021] 優(yōu)選地，所述第一布線層包括所述互連和所述柵電極。
[0022] 優(yōu)選地，所述第二布線層包括柵極條和柵極指中的至少一個和源極金屬化部。
[0023] 優(yōu)選地，所述柵極條和柵極指中的至少一個通過柵極接觸電連接至至少一個所述 互連。
[0024] 優(yōu)選地，所述晶體管單元進一步包括源極區(qū)和本體區(qū)，并且所述源極金屬化部通 過插塞/源接觸孔電連接至所述源極區(qū)和本體區(qū)。
[0025] 優(yōu)選地，所述晶體管單元為條形。
[0026] 優(yōu)選地，所述互連位于所述晶體管單元的端部。
[0027] 優(yōu)選地，所述柵電極連接至所述晶體管單元端部處的柵極環(huán)或連接至所述晶體管 單元的互連處的柵極指。
[0028] 優(yōu)選地，所述互連以規(guī)則的距離布置在有源區(qū)中。
[0029] 優(yōu)選地，所述柵電極彼此相互平行。
[0030] 優(yōu)選地，所述柵電極具有平面結構。
[0031] 優(yōu)選地，所述柵電極至少部分地位于溝槽中。
[0032] 優(yōu)選地，所述互連被實施為橋。
[0033] 優(yōu)選地，所述互連至少部分地位于溝槽中。
[0034] 優(yōu)選地，所述半導體器件進一步包括襯底和位于所述襯底和所述補償區(qū)之間的緩 沖層。
[0035] 優(yōu)選地，所述緩沖層其下部的摻雜濃度大于其上部的摻雜濃度。
[0036] 優(yōu)選地，所述η區(qū)其下部的摻雜濃度大于其上部的摻雜濃度。
[0037] 優(yōu)選地，所述晶體管單元進一步包括位于所述互連下方的本體區(qū)。
[0038] 優(yōu)選地，所述半導體器件是超結器件。

【專利附圖】

【附圖說明】
[0039] 包括以下附圖來進一步理解實施例，所述附圖被結合到說明書中并構成說明書的 一部分。附圖用于解釋實施例且附圖及其相應描述用于解釋實施例的原理。將容易理解認 識到其它的實施例及其意在的優(yōu)點，因為通過參考以下詳細描述它們將變得更好理解。附 圖中的元素彼此之間并非按比例繪制。相同的附圖標記代表同樣的部件。
[0040] 圖1Α、圖1Β和圖1C，示出了超結晶體管的一部分的三個非限制性示例的示意性截 面圖。
[0041] 圖2Α和圖2Β，為超結器件的頂視圖，其示出多個布線層。
[0042] 圖3為與柵電極平行的超結晶體管的截面圖，其中本體區(qū)（在此示出為硅連接的 下擴散）形成多晶硅柵極和漏極之間的屏蔽。
[0043] 圖4Α和圖4Β，示出了根據實施例的具有溝槽柵極結構的超結晶體管的頂視圖和 截面圖。

【具體實施方式】
[0044] 在以下詳細描述中，將參考附圖，其構成說明書的一部分。說明書通過本實用新型 得以實施的具體實施例來進行描述。因此，方向性術語，例如"頂部"，"底部"，"前"，"后"， "前面"，"后面"等參考所描述的附圖的定向而使用。由于實施例的部件可以以許多不同的 定向被定位，方向性術語僅用于示例性目的，而并非限制。應當理解的是在不脫離本實用新 型的范圍的情況下，可以使用其他實施例并可以進行結構或邏輯上的改變。因此，以下詳細 的描述并不以限制意義理解，該實用新型的范圍由所附的權利要求限定。
[0045] 應當理解的是這里所描述的各個示例性實施例的特征除非特別說明外均可彼此 結合。
[0046] 如說明書中所應用的，術語"耦合"和/或"電耦合"并非意指元件必須直接耦合 在一起；"耦合"或"電耦合"的元件之間可以具有中間元件。
[0047] 圖1A、圖1B和圖1C，示出了超結晶體管的三個非限制性示例的示意性截面圖。示 出了多種用于實現補償區(qū)和可選緩沖區(qū)的可能性。這些示例并非限制性的，其可以以任何 方式結合成不同的方案。為簡單起見，僅一部分有源區(qū)，即，承載垂直負載電流的區(qū)域的截 面被示出。而晶體管的其它部分，如邊緣終止系統(tǒng)，劃片區(qū)或者柵極連接并未在圖1A-1C中 明確示出。所示出的器件具有半導體本體，其具有補償區(qū)，所述補償區(qū)包括P區(qū)（P柱）130 和η區(qū)（η柱）134,其中所述補償，S卩，在垂直方向上p柱和η柱之間的摻雜的差既可以是 均勻的也可以是可變的。
[0048] 所述補償區(qū)被連接至M0S晶體管單元，M0S晶體管單元包括源極118,本體區(qū)138 和控制柵極114。在所示出的示例中，所述柵極被構建成位于所述半導體本體頂部的平面柵 電極。然而，所述柵極也能夠在刻蝕進所述半導體本體中的溝槽中實現。
[0049] 絕緣結構140,例如氧化物，將所述柵極114與所述本體區(qū)138,所述源極118,所述 η區(qū)（η柱）134以及金屬化層110電隔離。并且所述絕緣結構140的一部分可用作柵極絕 緣層。
[0050] 所述晶體管的漏極128連接至高摻雜的襯底124。可選緩沖層126可以位于所述 襯底和所述補償區(qū)中間。所述緩沖層具有與所述襯底相同的導電類型，但具有比襯底較低 濃度的摻雜。在垂直方向上所述緩沖層的摻雜可以是變化的。例如，圖1Β的截面示出所述 緩沖層中逐步變化的摻雜水平。例如，所述緩沖層可以包括多個子層，如第一子層（緩沖層 1)和第二子層（緩沖層2)，并且所述第二子層的摻雜可以高于所述第一子層的摻雜。又 例如，圖1C的截面示出所述η區(qū)（η柱）134的摻雜沿著自所述絕緣結構140至所述緩沖層 126的方向逐步增加和/或逐漸增加。根據一實施例（圖1A-1C中未示出），η區(qū)（η柱)的摻 雜和/或Ρ區(qū)（Ρ柱)的摻雜可以沿著自所述絕緣結構140至所述緩沖層126的方向具有一 個或多個局部摻雜最大量及一個或多個局部摻雜最小量。
[0051] 源極接觸通過所述金屬化層110電連接，所述金屬化層在芯片的頂面構建公共源 極焊盤。各個單元柵極114通過多晶硅而被連接以在頂面構建與金屬化部的柵極接觸。并 且因此，具有相同或不同的金屬化部的兩個電極(一個用于源極，另一個用于柵極）被設置 在器件頂面并且通過例如，硅氧化物或硅氮化物鈍化層或者二者彼此隔離。所述漏極接觸 構建在所述器件的后部并且被超結器件的金屬化部128覆蓋。
[0052] 在超結晶體管中，由于用于η溝槽M0SFET的適合的功函數和其可制造性，柵電極 的優(yōu)選材料為η摻雜的多晶硅。然而，多晶硅的串聯電阻被摻雜材料(例如，磷)的溶解度限 制，因此，對于500nm厚的層來說，薄層電阻不能小于大約10 Ω。
[0053] 同時，具有條形單元的超結晶體管通常在基本平行的電極間沒有連接。因此，僅僅 舉幾個可能性，由于漏極的內部反饋，單元間的一些小的(非預期的）結構差別或者芯片中 的溫度梯度，所述超結晶體管的平行單元的柵極電勢可能會不同。所述柵電極可以僅在其 端部與金屬柵極條相連接。本文中的柵極條是高導電線，例如由一些金屬制成，這些金屬能 夠實現在所述柵電極和柵極焊盤之間的低歐姆連接。
[0054] 隨著超結晶體管的芯片面積增加，產生了非均勻開關的問題。
[0055] 本發(fā)明公開的結構對于大于20mm2,或大于35mm2,或大于50mm 2的較大的芯片面積 而言更為重要。
[0056] 根據本實用新型，對于最適宜的柵極電荷來說，優(yōu)選地圖1A-1C所示的所述柵電 極的寬度w不超過所述單元的節(jié)距p的大約50%。在一個實施例中，所述柵電極的寬度w小 于所述單元的節(jié)距P的1/2。在另一個實施例中，所述柵電極的寬度w小于所述單元的節(jié)距 P 的 1/3。
[0057] 此外，為了提供均勻的柵極電壓分布并因此提供均勻的單元開關特性，兩個相鄰 柵電極結構間的電連接可以被使用和/或所述柵電極結構和所述柵極指間的電連接可以 被使用。
[0058] 圖2A和圖2B，為超結晶體管的頂視圖，其示出多個布線層。在半導體層220(其例 如包括上述的晶體管單元）上布置第一布線層，其包括基本平行的柵電極114 (沿著水平方 向延伸)，在所述基本平行的柵電極114之間的一個或多個互連221 (沿著垂直方向延伸）。 在所述第一布線層上布置第二布線層，其包括源極金屬化部110以及柵極條225和柵極指 中的至少一個。所述柵極條和柵極指中的至少一個通過柵極接觸227連接至所述互連221 和/或柵電極114。所述源極金屬化部110通過插塞/源接觸孔228連接至所述源極118 和本體區(qū)138。兩個相鄰柵電極114之間的互連221使得所述超結晶體管的柵電極電勢一 致。圖2A示出了直互連221。圖2B示出了級聯互連221。所述互連221和柵電極114例 如可以由多晶硅形成。
[0059] 如圖2A-2B所示，所述超結晶體管在基本平行的電極114間可以具有一個或多個 互連221。這些互連例如能夠被用來實現所述超結晶體管的柵極電勢的更加均勻的分配，并 且因此用來實現更加均勻的單元開關行為。
[0060] 可選地，這些互連可以在條形單元的端部和/或仍以規(guī)則的距離布置在有源區(qū) 中。在單元區(qū)域的末端還可以提供由柵電極至環(huán)繞的柵極環(huán)的可選連接?？商鎿Q地或附加 地，能夠提供至少一個柵極指，在有源區(qū)中與單元相交。優(yōu)選地，所述柵電極連接至所述晶 體管單元的交叉點處的至少一個柵極指。在這些交叉點處，所述源電極和所述源極接觸的 接觸孔可以被省略（圖2A-2B中未示出）。
[0061] 當然，所述源極和本體連接之間的接觸孔和所述源極金屬化部不必是連續(xù)的，而 是在如圖2A-2B所示的互連221處斷續(xù)的，以防止柵極和源極之間的電流短路。
[0062] 然而，為了保持低柵極電荷這一目標，所述漏電極和附加互連之間的耦合應被最 小化。在一個實施例中，如圖3所示，所述超結晶體管的p本體區(qū)138應位于由絕緣結構 142圍繞的附加互連221下方。接著，所述本體區(qū)138在柵極電勢上形成在所述漏極和所述 附加互連之間的屏蔽。
[0063] 根據另一個實施例，不存在與所述多晶硅互連221相鄰的源極區(qū)118(例如掩蔽注 入）和/或提供額外的P摻雜來防止出現額外的反型溝道（圖3中未示出）。
[0064] 在圖3所示的實施例中，示出了通過p柱130的橫截面。當然，在與圖3所示的橫 截面相比垂直的橫截面中，所述本體區(qū)不必被覆蓋以留出導電溝道。參照圖1A-1C示出這 樣的橫截面。
[0065] 在另一個實施例中，所述超結晶體管也可以采用在溝槽中具有柵電極的單元結構 構建。圖4A和圖4B，示出了超結晶體管(左側）的條形溝槽單元結構的頂視圖和點A-A'的 截面圖(右側）。如圖4A-4B所示，所述柵電極114至少部分地位于溝槽中。
[0066] 根據一個實施例，連接相鄰柵電極的多晶硅橋223可以被實現為所述半導體表面 上方的多晶硅線。
[0067] 根據另一個實施例，所述多晶硅橋被實現在連接相鄰柵極溝槽的溝槽中（未在圖 4A-4B中示出）。
[0068] 盡管在此描述和圖示了特定的實施例，本領域普通技術人員能夠理解在不脫離本 實用新型的范圍的情況下，多種可替換和/或等同的實施方式可以用來替換所示出并描述 的特定實施例。本申請旨在覆蓋任何對此處討論的特定實施例的調整或改變。因此，本實 用新型旨在僅由權利要求及其等價物限制。
【權利要求】
1. 一種半導體器件，其特征在于包括： 補償區(qū)，其包括P區(qū)和η區(qū)； 位于所述補償區(qū)上的包括柵電極的多個晶體管單元； 一個或多個用于電連接柵電極的互連， 其中所述柵電極具有比所述單元的節(jié)距的1/2小的寬度。
2. 根據權利要求1所述的半導體器件，其特征在于所述柵電極的寬度比所述單元的 節(jié)距的1/3小。
3. 根據權利要求1所述的半導體器件，其特征在于所述柵電極包括多晶硅。
4. 根據權利要求1所述的半導體器件，其特征在于所述互連包括多晶硅。
5. 根據權利要求1所述的半導體器件，其特征在于至少一個所述互連與僅兩個相鄰 的柵電極連接。
6. 根據權利要求1所述的半導體器件，其特征在于至少一個所述互連與多于兩個柵 電極連接。
7. 根據權利要求1所述的半導體器件，其特征在于所述半導體器件包括至少第一布 線層和第二布線層。
8. 根據權利要求7所述的半導體器件，其特征在于所述第一布線層包括所述互連和 所述柵電極。
9. 根據權利要求8所述的半導體器件，其特征在于所述第二布線層包括柵極條和柵 極指中的至少一個和源極金屬化部。
10. 根據權利要求9所述的半導體器件，其特征在于所述柵極條和柵極指中的至少一 個通過柵極接觸電連接至至少一個所述互連。
11. 根據權利要求9所述的半導體器件，其特征在于所述晶體管單元進一步包括源極 區(qū)和本體區(qū)，并且所述源極金屬化部通過插塞/源接觸孔電連接至所述源極區(qū)和本體區(qū)。
12. 根據權利要求1所述的半導體器件，其特征在于所述晶體管單元為條形。
13. 根據權利要求12所述的半導體器件，其特征在于所述互連位于所述晶體管單元 的端部。
14. 根據權利要求12所述的半導體器件，其特征在于所述柵電極連接至所述晶體管 單元端部處的柵極環(huán)或連接至所述晶體管單元的互連處的柵極指。
15. 根據權利要求1所述的半導體器件，其特征在于所述互連以規(guī)則的距離布置在有 源區(qū)中。
16. 根據權利要求1所述的半導體器件，其特征在于所述柵電極彼此相互平行。
17. 根據權利要求1所述的半導體器件，其特征在于所述柵電極具有平面結構。
18. 根據權利要求1所述的半導體器件，其特征在于所述柵電極至少部分地位于溝槽 中。
19. 根據權利要求18所述的半導體器件，其特征在于所述互連被實施為橋。
20. 根據權利要求18所述的半導體器件，其特征在于所述互連至少部分地位于溝槽 中。
21. 根據權利要求1所述的半導體器件，其特征在于進一步包括襯底和位于所述襯底 和所述補償區(qū)之間的緩沖層。
22. 根據權利要求21所述的半導體器件，其特征在于所述緩沖層其下部的摻雜濃度 大于其上部的摻雜濃度。
23. 根據權利要求1所述的半導體器件，其特征在于所述η區(qū)其下部的摻雜濃度大于 其上部的摻雜濃度。
24. 根據權利要求1所述的半導體器件，其特征在于所述晶體管單元進一步包括位于 所述互連下方的本體區(qū)。
25. 根據權利要求1所述的半導體器件，其特征在于所述半導體器件是超結器件。
【文檔編號】H01L29/78GK203910808SQ201320675405
【公開日】2014年10月29日 申請日期:2013年10月30日 優(yōu)先權日:2013年10月30日
【發(fā)明者】A.毛德, U.瓦爾, W.凱因德爾 申請人:英飛凌科技奧地利有限公司