具有帶有比共源場(chǎng)效應(yīng)管厚的柵極氧化物的緩沖級(jí)場(chǎng)效應(yīng)管的靜電放電保護(hù)電路的制作方法
【專利摘要】一種用于保護(hù)I/O焊墊(301)的有源FET?ESD單元(300)包括具有第一厚度的柵極氧化物(315)的第一MOS晶體管(310)和具有第二厚度的柵極氧化物(325)的第二MOS晶體管(320)，所述第二厚度比所述第一厚度大至少處理源極跟隨器閾值電壓所需要的量，所述第一晶體管具有連結(jié)到所述I/O焊墊的漏極(313)，連結(jié)到接地點(diǎn)的源極(311)，和連結(jié)到所述第二晶體管的源極(321)并電阻地連接到接地點(diǎn)(340)的柵極(312)，以及所述第二晶體管具有連結(jié)到所述I/O焊墊的漏極(323)和連結(jié)到電容器(330)與電阻器(331)的柵極，其中所述電容器(330)連接到所述I/O焊墊，所述電阻器(331)連接到接地點(diǎn)。
【專利說明】具有帶有比共源場(chǎng)效應(yīng)管厚的柵極氧化物的緩沖級(jí)場(chǎng)效應(yīng)管的靜電放電保護(hù)電路

【技術(shù)領(lǐng)域】
[0001]本文主要涉及半導(dǎo)體器件和工藝領(lǐng)域，尤其是涉及采用具有雙柵極氧化物厚度的MOS晶體管的高電壓靜電放電保護(hù)電路的結(jié)構(gòu)和制造方法。

【背景技術(shù)】
[0002]隨著對(duì)更高運(yùn)行速度、更小工作電壓、更高封裝密度和降低成本的需求推動(dòng)整個(gè)器件尺寸減小，集成電路(IC)中的靜電放電(ESD)現(xiàn)象正變得越來越重要。這通常意味著更薄的介電層，具有更急劇摻雜變換的更高摻雜水平，以及更高的電場(chǎng)一所有這些因素促成對(duì)破壞性的ESD事件的敏感性增加。
[0003]保護(hù)輸入/輸出(I/O)焊墊免受ESD失效的一種常見方案使用金屬氧化物半導(dǎo)體(MOS)器件，例如其漏極連接到要被保護(hù)的引腳并且其源極接地的nMOS晶體管，并且在ESD事件期間依靠寄生雙級(jí)晶體管的模式(源極起發(fā)射極的作用，漏極起集電極的作用，以及體半導(dǎo)體起基極的作用)對(duì)接地點(diǎn)提供低阻抗電流路徑。保護(hù)級(jí)別或失效閾值可以通過改變nMOS器件寬度進(jìn)行設(shè)定。
[0004]器件的電流攜帶能力受雪崩集電極耗盡層的熱效應(yīng)限制。若干效應(yīng)(例如，本征載流子濃度提高、載流子遷移率降低、熱導(dǎo)率的降低以及隧道電流勢(shì)壘的降低)促成熱失控的發(fā)生，二次(熱)擊穿。沖擊電離電流的下降通過載流子的熱生成彌補(bǔ)。在由于自加熱產(chǎn)生的應(yīng)力下在器件中發(fā)起的二次擊穿由觸發(fā)電流It2表征，該觸發(fā)電流對(duì)器件設(shè)計(jì)非常敏感，尤其是摻雜分布；二次擊穿導(dǎo)致結(jié)熔化以及泄漏電流的不可逆增加。
[0005]在支持大約1V與超過100V之間的高電壓的使用模擬技術(shù)的半導(dǎo)體產(chǎn)品中，流行的ESD保護(hù)電路在正常飽和模式中采用MOS場(chǎng)效應(yīng)晶體管(MOSFET)以放電大約0.75與5A之間的電流。所述晶體管經(jīng)常漏擴(kuò)展(DE)，以便提供高電壓鉗位。ESD保護(hù)電路通常稱為有源場(chǎng)效應(yīng)晶體管(FET)單元。在這些單元中，在稱為共源晶體管N1的第一 FET的柵極已經(jīng)充電并通過稱為源極跟隨器緩沖晶體管N2的第二 FET的電流IdSN2導(dǎo)通后，第一 FET電流放電到地電位，免于擊中輸入節(jié)點(diǎn)的ESD事件。進(jìn)而，晶體管N2通過來自連接到輸入節(jié)點(diǎn)的電容器C的位移電流I = C.dV/dt已導(dǎo)通，其中，在ESD事件的上升沿期間流過的I對(duì)隊(duì)的柵極充電。通常，設(shè)計(jì)成在ESD事件的上升沿期間導(dǎo)通的ESD單元被稱為邊緣率觸發(fā)單元；由C及其到地的電阻器R形成的高通濾波器被設(shè)計(jì)成響應(yīng)于ESD事件，但是不對(duì)正常運(yùn)行瞬變響應(yīng)。
[0006]由于晶體管N1的溝道寬度被設(shè)計(jì)成在飽和模式處理ESD放電電流，因此該晶體管具有大的面積。被設(shè)計(jì)成叉指式多指狀元件大面積器件，晶體管N1可以具有300個(gè)指狀元件或更多，每個(gè)指狀元件具有ΙΟΟμπι的寬度。放電晶體管N1的柵極可以直接由C/R驅(qū)動(dòng)。但是，由于需要大的N1,以放電在大約0.75和5Α之間的事件電流，所以也需要大的C，以便提供足夠的電流和柵極電壓。因此，使用晶體管N2的源極跟隨器緩沖級(jí)為放電晶體管N1 (共源FET)提供更加面積高效的柵極驅(qū)動(dòng)，就面積而言，一起使用第一晶體管N1和第二晶體管N2比只單獨(dú)使用單個(gè)晶體管更加經(jīng)濟(jì)。使用源極跟隨器N2緩沖級(jí)驅(qū)動(dòng)共源FET (N1)減少啟動(dòng)電容器C1所需要的面積并允許觸發(fā)器和放電時(shí)間常數(shù)分開。
[0007]在已知的技術(shù)中，晶體管N1和晶體管N2由相同類型的場(chǎng)效應(yīng)晶體管通常是nMOS提供；這些晶體管使用通過相同的制造方法制造并帶有相同厚度的相同柵極氧化物。


【發(fā)明內(nèi)容】

[0008]基于用于共源和源極跟隨器緩沖FET的單柵極氧化物和氧化物厚度這一事實(shí)，分析用于ESD保護(hù)的常規(guī)技術(shù)使用的有源FET單元， 申請(qǐng)人:認(rèn)識(shí)到，由于柵極可靠性約束和源極跟隨器緩沖FET中的體效應(yīng)，共源FET經(jīng)受亞最優(yōu)柵極驅(qū)動(dòng)。為了克服體效應(yīng)，共源和源極跟隨器FET面積必須增加一這是不可接受的方案，這是因?yàn)槠鋾?huì)處于與縮放和收縮器件外形的技術(shù)趨勢(shì)相反的方向。
[0009] 申請(qǐng)人:進(jìn)一步認(rèn)識(shí)到消除可靠性約束和體效應(yīng)的另一個(gè)選項(xiàng)是源極跟隨器FET的隔離。不過，這種選項(xiàng)是不可接受的，這是因?yàn)楦綦x的制造會(huì)增加整個(gè)工藝的復(fù)雜性并因此明顯增加制造成本，并且該隔離需要連接到共源FET的柵極，從而對(duì)共源FET柵極增加電容并降低共源FET的驅(qū)動(dòng)，或需要連接到要被保護(hù)的焊墊，這對(duì)于高電壓DEMOS晶體管并不總是物理上可能的。
[0010] 申請(qǐng)人:發(fā)現(xiàn)共源FET的亞最優(yōu)柵極驅(qū)動(dòng)的問題可以通過使用雙柵極氧化物DEMOS晶體管用于有源FET保護(hù)單元來解決。具體地，源極跟隨器緩沖FET具有的柵極氧化物比共源FET厚至少處理所期望的源極跟隨器閾值電壓的量。通常，源極跟隨器緩沖FET可以具有厚度至少是共源FET的柵極氧化物的至少兩倍的柵極氧化物。通過這種解決辦法，共源FET的柵極驅(qū)動(dòng)可以被優(yōu)化，并且共源FET和源極跟隨器FET兩者的面積可以最小化，即使在存在可靠性約束和體效應(yīng)的情況下。源極跟隨器FET不需要被隔離來實(shí)現(xiàn)共源FET的改善柵極驅(qū)動(dòng)。
[0011]在ISOnm技術(shù)節(jié)點(diǎn)的設(shè)計(jì)引導(dǎo)線下制造的本發(fā)明的實(shí)施例中，源極跟隨器緩沖FET的柵極氧化物大約是13.0nm厚，而共源FET的柵極氧化物大約是4.5nm厚。與用使用相等厚度柵極氧化物的常規(guī)技術(shù)所制造的類擬保護(hù)單元相比，DEMOS FET的指狀元件的數(shù)量可以明顯減少，使得保護(hù)單元所需要的面積現(xiàn)在可以從188000 μ m2降低到大約87000 μ m2。
[0012]本發(fā)明的雙柵極氧化物原理可以針對(duì)nMOS以及pMOS晶體管實(shí)施，并且可以針對(duì)其他ESD保護(hù)單元設(shè)計(jì)例如電平觸發(fā)實(shí)施。

【專利附圖】

【附圖說明】
[0013]圖1是根據(jù)常規(guī)技術(shù)的有源FET ESD保護(hù)單元的示意電路圖。
[0014]圖2示出漏極擴(kuò)展η型MOS場(chǎng)效應(yīng)晶體管的剖面。
[0015]圖3是根據(jù)本發(fā)明的有源FET ESD保護(hù)單元的示意電路圖，其包括針對(duì)共源FET和源極跟隨器緩沖FET的不同柵極氧化物厚度。
[0016]圖4示出根據(jù)本發(fā)明帶有FET的ESD保護(hù)單元的簡(jiǎn)化頂視圖。
[0017]圖5示出根據(jù)常規(guī)技術(shù)帶有FET的ESD保護(hù)單元的簡(jiǎn)化頂視圖。

【具體實(shí)施方式】
[0018]圖1示出已知技術(shù)的靜電放電電路，該靜電放電電路通常被標(biāo)為100，其保護(hù)輸入引腳101，使其免受靜電放電(ESD)事件的破壞。圖1的保護(hù)電路通常被稱為有源FET單元，或actFET單元，這是由于其包括兩個(gè)MOS晶體管；第一晶體管N1被標(biāo)為110并稱為共源晶體管，以及第二晶體管N2被標(biāo)為120并稱為源極跟隨器緩沖晶體管。該兩個(gè)晶體管通常均是增強(qiáng)模式漏極擴(kuò)展(DE)nMOS晶體管，在正常飽和模式運(yùn)行以對(duì)在大約0.75與5A之間的電流放電。遵照引用的命名法，帶有DEnMOS晶體管N1的級(jí)被稱為共源級(jí)，以及帶有DEnMOS晶體管N2的級(jí)被稱為源極跟隨器級(jí)。
[0019]雖然本發(fā)明的描述通常提到相對(duì)于地電位保護(hù)輸入/輸出(I/O)端子，或輸入引腳，但應(yīng)當(dāng)強(qiáng)調(diào)的是，這些語句并不旨在以限制性的意義來解釋。相反，所描述的ESD單元還可以用于保護(hù)電源引腳和許多其他引腳，并因此廣泛適用。
[0020]可操作為用于支持高電壓(在大約10和>100V之間)的模擬半導(dǎo)體產(chǎn)品的高電壓鉗位的漏極擴(kuò)展(DE)MOS場(chǎng)效應(yīng)晶體管(MOSFET)的示例在圖2中示出。大體被標(biāo)為200的DEMOS晶體管是nMOS型。在這個(gè)示例中，在開始硅202上生長(zhǎng)的p型外延材料201具有體觸點(diǎn)214。源極211和漏極213觸點(diǎn)使用重?fù)诫sη型區(qū)域。漏極213的觸點(diǎn)區(qū)域通過較不重?fù)诫s的η型區(qū)域203擴(kuò)展。柵極觸點(diǎn)212通過通常是二氧化硅的柵極氧化層222與ρ型材料201隔離。氧化層222具有厚度223，其由晶體管的制造技術(shù)確定。在圖2的示例MOS晶體管中，柵極212相對(duì)于源極211必須是正的，以便導(dǎo)通。
[0021]現(xiàn)參照?qǐng)D1中的單元100，在晶體管110的柵極112已被正柵極電壓充電并由晶體管120的電流IdSN2導(dǎo)通后，當(dāng)ESD事件擊中輸入引腳101時(shí)，晶體管110將事件電流放電到接地點(diǎn)140。
[0022]如圖1所示，節(jié)點(diǎn)141連結(jié)到晶體管N1 (110)的柵極112 ;從節(jié)點(diǎn)141到接地點(diǎn)的電壓被標(biāo)為VgsN1。節(jié)點(diǎn)142連結(jié)到晶體管N2(120)的柵極122 ;從節(jié)點(diǎn)142到接地點(diǎn)的電壓被標(biāo)為VgbN2。通過使用這些指示,actFET保護(hù)單元的分析揭示如圖1所示的常規(guī)單元的局限性和缺點(diǎn)。晶體管120由電容器C1 (被標(biāo)為130)的位移電流
[0023]I = C1.dV/dt
[0024]導(dǎo)通，其中，電容器C1連接到輸入節(jié)點(diǎn)101。晶體管120的導(dǎo)通在這里被稱為RC觸發(fā)器。在ESD事件的上升沿期間，位移電流I流過，在晶體管120的柵極122生成正電壓。在晶體管隊(duì)(120)的柵極122的電壓受其最大允許柵極本體電壓Vgbmaxffi限制(晶體管120的本體124的節(jié)點(diǎn)143與晶體管110的本體114共享)。
[0025]由于晶體管120的源極121和本體124在不同的電位(源極121與接地節(jié)點(diǎn)140相比是正的，并因此與其本體124相比是正的)，晶體管110的閾值電壓Vt增大。晶體管120的閾值電壓Vt相對(duì)于源極與本體在相同電位的情況的增大通常被稱為體效應(yīng)。結(jié)果，在給定晶體管120的柵極氧化物的可靠性的情況下，更難以導(dǎo)通晶體管120。在節(jié)點(diǎn)141的電壓下降時(shí)，在晶體管110的柵極112的電壓也下降，這是由于晶體管110和120均具有相同的柵極氧化物特性。
[0026]由于晶體管N2(120)和晶體管N1 (110)均具有相同柵極氧化物厚度和相同柵極氧化物類型的事實(shí)，下面的等式適用于晶體管N1(IlO)的柵極112與源極111之間的最大電壓。
[0027]VgsmaxNl — Vgbmaxffi。
[0028]晶體管120的柵極電壓VgbN2受其最大允許電壓Vgbmaxffi限制。
[0029]在常規(guī)技術(shù)中，晶體管110和129均具有相同的柵極氧化物。結(jié)果，下列條件成立:
[0030]VgsN1 — VgbN2
[0031]VgsNl〈VgbN2。
[0032]這一事實(shí)揭示晶體管110不能獲得最大柵極驅(qū)動(dòng):
[0033]VgsN1〈Vgsmax ；
[0034]放電單元100經(jīng)受晶體管110的亞最優(yōu)柵極驅(qū)動(dòng)，因此，關(guān)于電流，
[0035]IdsNl〈Idsmax。
[0036]為了彌補(bǔ)這一缺點(diǎn)并使晶體管N1 (110)的驅(qū)動(dòng)能力達(dá)到其最大能力，常規(guī)技術(shù)建議增加晶體管N1 (110)的面積到更大面積的途徑；不過，這個(gè)建議與市場(chǎng)趨勢(shì)是恰恰相反的。
[0037]晶體管110和120在飽和模式運(yùn)行。用W標(biāo)示晶體管溝道的寬度，用L標(biāo)示漏極到源極溝道的長(zhǎng)度，以及用Vt標(biāo)示溝道電導(dǎo)的導(dǎo)通閾值電壓，電流Ids由:
[0038]Ids =常數(shù)(const).ff/L.(Vgs — Vt)2
[0039]給出。既然晶體管120的源極121和本體124在不同的電位，由于體效應(yīng)，閾值電壓Vt相對(duì)于在零源極-本體電壓的閾值電壓Vtci是增加的:源極121通過節(jié)點(diǎn)141連結(jié)到晶體管110的柵極112并通過電阻器132接地，而本體124通過節(jié)點(diǎn)143連結(jié)到晶體管110的本體114并直接接地。結(jié)果，源極121與接地節(jié)點(diǎn)140相比是正的。在圖1中示出的針對(duì)晶體管110與120的連接是晶體管120未與晶體管110相對(duì)隔離這一事實(shí)的結(jié)果，這是由于源極跟隨器隔離會(huì)明顯增加工藝復(fù)雜性；此外，該隔離必須連接到節(jié)點(diǎn)141或連接到節(jié)點(diǎn)102 (輸入(IN)節(jié)點(diǎn))。將該隔離連接到節(jié)點(diǎn)141對(duì)柵極112增加電容，這會(huì)降低晶體管110的驅(qū)動(dòng)；對(duì)于高電壓DEM0S，尤其是>20V的高電壓器件來說，將該隔離連接到節(jié)點(diǎn)102并不總是物理上可能的。
[0040]圖3示出基于標(biāo)準(zhǔn)CMOS技術(shù)的本發(fā)明的示例實(shí)施例。大體被標(biāo)為300的示例有源FET單元保護(hù)IC的I/O焊墊免于靜電放電事件。雖然許多產(chǎn)品屬于nMOS技術(shù)，但是需要指出，本發(fā)明方案同等適用于pMOS。本實(shí)施例屬于大的模擬半導(dǎo)體產(chǎn)品族，并且包括用于保護(hù)半導(dǎo)體本體中的IC的輸入/輸出(I/O)焊墊免受靜電放電事件的器件。在這里也被稱為N1或共源FET的第一漏極擴(kuò)展(DE)nMOS晶體管310在ρ型半導(dǎo)體本體中形成并具有作為其本體觸點(diǎn)314的節(jié)點(diǎn)343。晶體管310具有第一厚度的氧化物315和在氧化物315上的柵極312。晶體管310的柵極氧化物被稱為核心氧化物。氧化物315的厚度取決于所使用的制造技術(shù)。作為示例，當(dāng)使用180nm技術(shù)時(shí),氧化物315的厚度優(yōu)選在大約4.5nm與5.0nm之間。對(duì)于從65nm延伸到250nm技術(shù)的其他代技術(shù),第一氧化物厚度可以在大約2.0nm與
8.5nm之間。這些氧化物支持核心電壓，并且在本文被稱為核心氧化物。在圖3中的其他標(biāo)號(hào)指示晶體管310、源極311和漏極313。
[0041]如圖3所示，第一晶體管310具有連結(jié)到1/0焊墊301的漏極313，連結(jié)到接地點(diǎn)340的其源極311，以及連結(jié)到第二晶體管320的源極321并進(jìn)一步電阻地連接到接地點(diǎn)(指定為332的電阻器)的其柵極312。
[0042]在圖3的示例實(shí)施例中，進(jìn)一步示出第二漏極擴(kuò)展nMOS晶體管320，在本文也被稱為N2或源極跟隨器緩沖FET。第二晶體管320在ρ型半導(dǎo)體本體中形成，并具有連結(jié)到節(jié)點(diǎn)343的本體觸點(diǎn)324。晶體管320具有第二厚度的氧化物325和在氧化物325上的柵極322。晶體管320的柵極氧化物被稱為I/O氧化物。源極跟隨器緩沖FET具有的柵極氧化物比共源FET厚至少處理所期望的源極跟隨器閾值電壓的量。通常，源極跟隨器緩沖FET可以具有厚度至少是共源FET的柵極氧化物的兩倍的柵極氧化物。氧化物325的厚度取決于所使用的制造技術(shù)，對(duì)于CMOS產(chǎn)品，所述制造技術(shù)可以在DEMOS生產(chǎn)中例行產(chǎn)生雙柵極氧化物厚度。作為示例，當(dāng)使用180nm技術(shù)時(shí)，氧化物325的厚度優(yōu)選在大約12.5nm與13.5nm之間。對(duì)于從65nm延伸到250nm技術(shù)的其他代技術(shù),第二氧化物厚度可以在大約4.0nm到20.9nm之間。這些氧化物支持I/O工作電壓，并在本文被稱為I/O氧化物。在圖3中的另外標(biāo)號(hào)指示晶體管320、源極321和漏極323。
[0043]如圖3所示，第二晶體管320具有連結(jié)到I/O焊墊301的漏極323，以及連結(jié)到電容器330和電阻器331的柵極325，其中電容器330連接到I/O焊墊301，電阻器331連接到接地點(diǎn)。
[0044]相對(duì)于共源FETSlO(N1)的薄柵極氧化物，具有用于源極跟隨器緩沖FET320 (N2)的厚柵極氧化物允許晶體管320的更高柵極電壓:
[0045]VgbN2-max〉Vgsm-max,
[0046]作為物理限制， 以及
[0047]VgsN1<VgbN2,
[0048]作為運(yùn)行狀況。進(jìn)而，這個(gè)優(yōu)點(diǎn)允許晶體管310的柵極315在工作中被可靠驅(qū)動(dòng)到全電壓:
[0049]VgsN1 = Vgsm-眶，
[0050]并因此允許電流:
[0051]IdsNi — Idsm-max。
[0052]由于帶有厚i/o氧化物的DEnM0S320允許晶體管310 (N1)的柵極315被驅(qū)動(dòng)到其薄柵極氧化物的全電壓，所以這種核心氧化物DEnM0S310相比I/O氧化物DEnM0S320在較低柵極電壓實(shí)現(xiàn)峰值驅(qū)動(dòng)電流。結(jié)果，有源FET單元300利用最優(yōu)DEnMOS驅(qū)動(dòng)電流，即使在發(fā)生上述的源極跟隨器體效應(yīng)的情況下。這種能力導(dǎo)致明顯節(jié)省被單元300占用的半導(dǎo)體面積。
[0053]圖4簡(jiǎn)要示出根據(jù)本發(fā)明的示例保護(hù)單元的布局；為清楚起見，已簡(jiǎn)化布局的細(xì)節(jié)。示例單元是在180nm技術(shù)節(jié)點(diǎn)的條件下制造的12V DEnMOS actFET。該單元的周界具有大約423 μ m的長(zhǎng)度401和大約205 μ m的寬度402，以致該單元占用大約86715 μ m2的電路面積。被包括在這個(gè)面積中的是DEnMOS晶體管410的面積【DEnMOS晶體管410在圖3中被指定為N1 (或310)】;DEnM0S晶體管420的面積【DEnMOS晶體管420在圖3中被指定為N2 (或320)】;電容器C1 (430a和430b)的面積；以及電阻器R1的面積431和電阻器R2的面積432。根據(jù)本發(fā)明，晶體管410和420具有不同的柵極氧化物厚度；晶體管410具有大約
4.5nm厚度的柵極氧化物，并且140個(gè)指狀元件中的每個(gè)具有10ym的寬度；以及晶體管420具有大約13.0nm的柵極氧化物，并且10個(gè)指狀元件中的每個(gè)具有100 μ m的寬度。圖4僅示出少量的晶體管指狀元件；例如對(duì)于晶體管410，411被指定為源極，413被指定為漏極，以及412被指定為柵極。
[0054]作為與根據(jù)本發(fā)明的在圖4中示出的示例保護(hù)單元的對(duì)比，以相同比例繪制圖5，以示出根據(jù)常規(guī)技術(shù)的12V DEnMOS單元，其在ESD期間具有相等的鉗位電壓并在180nm技術(shù)節(jié)點(diǎn)的相同條件下制造，但是兩個(gè)晶體管均具有相等的柵極氧化物厚度。為了估算所述晶體管所需要的面積，在圖5中使用的數(shù)字基于通常使用的13.0nm的氧化物(I/O氧化物)厚度。圖5中的常規(guī)單元的周界需要大約1107 μ m的長(zhǎng)度501和大約170 μ m的寬度502，以致該單元占用大約188190μπι2的電路面積。將這個(gè)面積需求與圖4中討論的用于相等放電電流能力的單元面積相比，清楚地表明使用常規(guī)技術(shù)的單元要求的面積是根據(jù)本發(fā)明的相等能力的單元需要的面積的兩倍。被包括在圖5中的面積是DEnMOS晶體管510的面積；DEnM0S晶體管520的面積；電容器C1 (530a.530b.530c以及530d)的面積；以及電阻器R1的面積531和電阻器R2的面積532。晶體管510需要300個(gè)指狀元件，每個(gè)指狀元件具有100 μ m的寬度；以及晶體管520具有60個(gè)指狀元件，每個(gè)指狀元件具有100 μ m的寬度。需要指出，圖5僅示出少量的晶體管指狀元件；其中對(duì)于晶體管510，所述指狀元件511被指定為源極指狀元件，513為漏極指狀元件，以及512為柵極指狀元件。
[0055]所描述的實(shí)施例可以實(shí)施用于pMOS晶體管以及nMOS晶體管中的ESD保護(hù)?；宀牧峡梢园ü琛⒐桄N、砷化鎵和制造中采用的其它半導(dǎo)體材料。本發(fā)明的雙柵極氧化物原理可被實(shí)施用于其他ESD單元電路設(shè)計(jì)，例如用于電平觸發(fā)。
[0056]本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)明白，在要求保護(hù)的本發(fā)明的范圍內(nèi)，可以對(duì)上述示例實(shí)施方式做出更改，并且許多其他的實(shí)施例也是可能的。
【權(quán)利要求】
1.一種用于保護(hù)半導(dǎo)體集成電路的輸入/輸出(I/o)焊墊免于靜電放電(ESD)事件的器件，其包括: 共源級(jí)，所述共源級(jí)包括適合放電ESD電流的第一漏極擴(kuò)展MOS晶體管，所述第一晶體管具有第一厚度的柵極氧化物；以及 通過觸發(fā)器連結(jié)到所述I/O焊墊并連接到所述共源級(jí)的源極跟隨器級(jí)，所述源極跟隨器級(jí)包括具有第二厚度的柵極氧化物的第二漏極擴(kuò)展MOS晶體管，其中所述第二厚度比所述第一厚度大至少處理所述源極跟隨器閾值電壓所需要的量。
2.根據(jù)權(quán)利要求1所述的器件，其中所述第一氧化物厚度在從大約2.0到8.5nm的范圍。
3.根據(jù)權(quán)利要求1所述的器件，其中所述第二氧化物厚度在從大約4.0到20.0nm的范圍。
4.根據(jù)權(quán)利要求1所述的器件，其中所述觸發(fā)器是RC觸發(fā)器。
5.根據(jù)權(quán)利要求1所述的器件，其中所述觸發(fā)器是電壓/電平觸發(fā)器。
6.根據(jù)權(quán)利要求1所述的器件，其中所述第一和第二晶體管是nMOS晶體管。
7.根據(jù)權(quán)利要求1所述的器件，其中所述第一和第二晶體管是PMOS晶體管。
8.一種用于保護(hù)半導(dǎo)體集成電路的輸入/輸出(I/O)焊墊免于靜電放電事件的器件，其包括: 具有第一厚度的柵極氧化物的第一 MOS晶體管；以及 第二 MOS晶體管，其具有至少是所述第一厚度兩倍的第二厚度的柵極氧化物； 所述第一晶體管具有連結(jié)到所述I/O焊墊的漏極，連結(jié)到接地點(diǎn)的源極，以及連結(jié)到所述第二晶體管的源極并電阻地連接到接地點(diǎn)的柵極；以及 所述第二晶體管具有連結(jié)到所述I/O焊墊的漏極，以及連結(jié)到電容器和電阻器的柵極，其中所述電容器連接到所述I/O焊墊，以及所述電阻器連接到接地點(diǎn)。
9.根據(jù)權(quán)利要求8所述的器件，其進(jìn)一步包括在接地點(diǎn)與連結(jié)到所述第二晶體管源極的第一晶體管柵極之間的第一電阻器。
10.根據(jù)權(quán)利要求9所述的器件，其進(jìn)一步包括在接地點(diǎn)與連結(jié)到所述電容器的第二晶體管柵極之間的第二電阻器。
11.根據(jù)權(quán)利要求8所述的器件，其中所述第一和第二晶體管是nMOS晶體管。
12.根據(jù)權(quán)利要求8所述的器件，其中所述第一和第二晶體管是pMOS晶體管。
13.根據(jù)權(quán)利要求8所述的器件，其中所述第一氧化物厚度在從大約2.0到8.5nm的范圍。
14.根據(jù)權(quán)利要求8所述的器件，其中所述第二氧化物厚度在從大約4.0到20.0nm的范圍。
【文檔編號(hào)】H01L21/336GK104054174SQ201380005884
【公開日】2014年9月17日 申請(qǐng)日期:2013年1月17日 優(yōu)先權(quán)日:2012年1月17日
【發(fā)明者】J·布羅德斯基 申請(qǐng)人:德克薩斯儀器股份有限公司