一種三維芯片堆棧結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開一種三維芯片堆棧結(jié)構(gòu)，主要是在每層芯片層鋪設(shè)多個單層導(dǎo)體，其中同一芯片層中相鄰的單層導(dǎo)體在結(jié)構(gòu)上沿芯片縱向鏡像對稱，且每層芯片層的多個單層導(dǎo)體的排列是相對于相鄰芯片層的多個單層導(dǎo)體的排列偏移一個測試墊間距。相鄰芯片層的單層導(dǎo)體是透過垂直的硅通孔而連通。由此，由芯片表層輸入的信號直接透過各層的單一金屬層與硅通孔到達欲選擇或啟動的電路，簡化了多層金屬連接的設(shè)計以及工藝步驟，此外也有助于減少封裝結(jié)構(gòu)整體尺寸與制造成本。
【專利說明】一種三維芯片堆棧結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明相關(guān)于一種半導(dǎo)體結(jié)構(gòu)，特定而言是關(guān)于一種具有優(yōu)選空間配置效率的三維芯片堆棧結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著電子裝置朝微小化與多功能化的發(fā)展，半導(dǎo)體裝置也被迫高度集積化。應(yīng)此需求，已有所謂多芯片封裝結(jié)構(gòu)(Mult1-chip Package)被提出，其涉及將多個芯片堆棧整合，以及對于有限空間的利用。
[0003]圖1與圖2，分別為兩種傳統(tǒng)芯片堆棧結(jié)構(gòu)示意圖。圖1顯示每層芯片層(以90a為例)包含基材901及位于基材901上的介電層902，基材901上有內(nèi)部電路912被介電層902包圍，介電層902上有金屬層911透過通孔903而連接內(nèi)部電路912。利用傳統(tǒng)硅通孔(through silicon via ;TSV) 93a、93b技術(shù)進行雙芯片層90a、90b的堆棧結(jié)構(gòu)制造時,金屬層911除了用于連接芯片內(nèi)部電路912還與上方芯片90a背面的凸塊92相接合。
[0004]另一方面如圖2所示，若上下芯片層95a、95b有需要各自區(qū)別或選擇，通常采用增加第二層金屬層96的方式達到目的，缺點為至少需要兩層金屬層以致于制造成本會提高。
[0005]目前已有許多的改良式堆棧結(jié)構(gòu)被提出，例如美國專利號US7816776所描述的，其特點在于相鄰兩層芯片具有呈對稱的硅通孔及連接凸塊，由此同時形成串行式(series)及并列式(parallel)的層間傳導(dǎo)路徑，并配合內(nèi)部電路運算來得到各層的區(qū)別。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)存在的缺陷和不足，本發(fā)明目的在于減少三維芯片堆棧結(jié)構(gòu)對必要的層間區(qū)別電路與選擇電路需要的層間金屬層數(shù)。
[0007]本發(fā)明另一目的在于提供一種制程簡化及較低成本的三維芯片堆棧結(jié)構(gòu)。
[0008]為達到上述目的，本發(fā)明采用以下技術(shù)方案:
[0009]本發(fā)明提供一種三維芯片堆棧結(jié)構(gòu)，其包括有多層芯片層，每層芯片層于頂側(cè)設(shè)置多個單層導(dǎo)體。上述每個單層導(dǎo)體上設(shè)置測試墊，并且在每層芯片層中，相鄰單層導(dǎo)體在結(jié)構(gòu)上沿芯片層縱向以預(yù)定距離偏移后呈鏡像對稱。
[0010]相鄰測試墊是沿芯片層縱向相隔預(yù)定距離，每層芯片層的多個單層導(dǎo)體的排列是相對于相鄰芯片層的多個單層導(dǎo)體的排列偏移預(yù)定距離。兩層相鄰芯片層中，在上芯片層的多個單層導(dǎo)體的至少一個是經(jīng)由第一硅通孔連通到在下芯片層的對應(yīng)單層導(dǎo)體，第一硅通孔是沿芯片層高度方向垂直延伸的。
[0011]上下相鄰的芯片層包括的多個單層導(dǎo)體與內(nèi)部的硅通孔，為沿芯片層以預(yù)定距離偏移后復(fù)制的圖形。如圖3中單層導(dǎo)體22可視為單層導(dǎo)體11復(fù)制在上下相鄰芯片層并偏移預(yù)定距離的結(jié)果，硅通孔的位置安排也一樣。上述方法可使經(jīng)上層芯片層的特定測試墊所輸入的信號往下層芯片層的相對位置橫向傳輸至相鄰的測試墊與其內(nèi)部電路，而不是只能在堆棧芯片的垂直高度方向上直接傳輸。[0012]由本發(fā)明的堆棧結(jié)構(gòu)設(shè)計可實現(xiàn)一種緊湊半導(dǎo)體裝置，其形成用于不同位置電信號傳導(dǎo)的單層導(dǎo)體所需光罩設(shè)計變得相當(dāng)簡化，使得整體制作過程的效率有效提升，也同時減少了制造成本。
[0013]前述每個單層導(dǎo)體可包含具有夾角的墊分支與非墊分支，其中測試墊位于墊分支上，且兩相鄰芯片層中，在上芯片層至少一個單層導(dǎo)體是通過非墊分支經(jīng)由第一硅通孔垂直地連通到在下芯片層的對應(yīng)單層導(dǎo)體。這樣的單層導(dǎo)體在優(yōu)選實施例中為L型單層導(dǎo)體。單層導(dǎo)體材料最好為金屬，例如銅。
[0014]每個單層導(dǎo)體可連接一個區(qū)別電路，每個區(qū)別電路包括兩個輸入端與兩個輸出端，其中一個輸入端透過重置信號源連接接地面，其中一個輸出端與鎖定控制電路連接。鎖定控制電路包含兩個反相器與兩個N型金氧半場效晶體管，其中后一個N型金氧半場效晶體管的汲極端連接到接地面。
[0015]此外每層芯片層中可配有選擇電路，例如，只有最左或最右方的單層導(dǎo)體連接選擇電路，用以控制特定芯片層的選擇。
[0016]上述測試墊可為各種形狀，例如方形。測試墊材質(zhì)例如為鋁、銀或銅。
[0017]以上所述是用以闡明本發(fā)明的目的、達成此目的的技術(shù)手段、以及其產(chǎn)生的優(yōu)點等等。而本發(fā)明可從以下優(yōu)選實施例的敘述及權(quán)利要求使讀者得以清楚了解。
【專利附圖】

【附圖說明】
[0018]圖1是傳統(tǒng)芯片堆棧結(jié)構(gòu)示意圖。
[0019]圖2是另一傳統(tǒng)芯片堆棧結(jié)構(gòu)示意圖。
[0020]圖3是依據(jù)本發(fā)明第一優(yōu)選實施例具有區(qū)別電路的雙層芯片堆棧結(jié)構(gòu)示意圖。
[0021]圖4是由俯視角度觀察圖3中相鄰芯片層的單層導(dǎo)體相對位置的示意圖。
[0022]圖5是依據(jù)本發(fā)明第二優(yōu)選實施例具有區(qū)別電路的四層芯片堆棧結(jié)構(gòu)示意圖。
[0023]圖6是第二優(yōu)選實施例中與區(qū)別電路控制相關(guān)電路的示意圖。
[0024]圖7是依據(jù)本發(fā)明第三優(yōu)選實施例具有選擇電路的雙層芯片堆棧結(jié)構(gòu)示意圖。
[0025]圖8是依據(jù)本發(fā)明第四優(yōu)選實施例具有選擇電路的四層芯片堆棧結(jié)構(gòu)示意圖。
[0026]圖9是依據(jù)本發(fā)明第五優(yōu)選實施例的多層芯片堆棧結(jié)構(gòu)示意圖。
【具體實施方式】
[0027]本發(fā)明提供一種新穎的三維芯片堆棧結(jié)構(gòu)，主要基本架構(gòu)包括有多層芯片層，其中每層芯片層于頂側(cè)包括多個單層導(dǎo)體沿第一芯片方向依序排列，且每個單層導(dǎo)體包含墊分支與非墊分支，墊分支上設(shè)置測試墊。在每層芯片層中，相鄰單層導(dǎo)體呈偏移預(yù)定距離后對稱擺設(shè)，相鄰測試墊間沿第一芯片方向相隔預(yù)定距離，每層芯片層的多個單層導(dǎo)體的排列是相對于相鄰芯片層的多個單層導(dǎo)體的排列偏移預(yù)定距離(即測試墊間隔)。兩相鄰芯片層中，在上芯片層最末一個單層導(dǎo)體是經(jīng)由第二硅通孔垂直地連通到在下芯片層的孤立單層導(dǎo)體，其余任一個單層導(dǎo)體則通過非墊分支均經(jīng)由第一硅通孔垂直地連通到在下芯片層的對應(yīng)單層導(dǎo)體。
[0028]為求更完整理解如何得到依據(jù)本發(fā)明上述細節(jié)及其它優(yōu)點與目的，將參考以下優(yōu)選實施模式與特定實施例來呈現(xiàn)出本發(fā)明更詳細的描述。以下關(guān)于本發(fā)明的描述只是為說明其一般性原理，不應(yīng)以受限的意義來看待，其是為說明不同實施例所用。因此所提出的特定修飾并不視為對本發(fā)明范圍的限制。本領(lǐng)域技術(shù)人員明顯可在不背離本發(fā)明范圍前提下提出各種均等物、變化以及修飾，且可了解的是這樣的均等實施例是被包含于此的。以下發(fā)明描述中所使用的術(shù)語是欲以其最寬而合理的意義來解讀，即使其是搭配在本發(fā)明特定實施例的詳細描述而被使用。某些用語可能會被特別強調(diào)，但欲以受限方式來闡釋的任何術(shù)語都會在此詳細描述中特定且公然地定義的。若文中允許，使用"單一"或"多"來描述的用語分別也可以包括多或單一的情形。此外，文中"或"字的使用除非已明白指出其代表單個事項而排除包含有兩個或以上事項的清單中的其它事項，否則應(yīng)解釋為包含(a)清單中的單一事項(b)清單中的所有事項或者(C)清單中事項的任意組合。
[0029]參考圖3?4，為第一優(yōu)選實施例具有區(qū)別電路的雙層芯片堆棧結(jié)構(gòu)示意圖及其俯視圖。本例中對多層芯片層排序稱呼原則是采用由上而下排序號碼遞增，單層中多個單層導(dǎo)體及其測試墊的排序稱呼原則是由左而右排序號碼遞增。例如圖中顯示的雙層芯片堆棧結(jié)構(gòu)在上的為第一芯片層10，在下的為第二芯片層20，其中第一芯片層10顯示有四個單層導(dǎo)體，由左而右依序為第一單層導(dǎo)體11、第二單層導(dǎo)體12、第三單層導(dǎo)體13、第四單層導(dǎo)體14。
[0030]每個單層導(dǎo)體，以第一單層導(dǎo)體11為例說明，包含墊分支111與非墊分支112，兩分支夾有一個角度，例如90度，且墊分支111上設(shè)置測試墊lib。本例中所有單層導(dǎo)體都呈L形，這樣并不構(gòu)成本發(fā)明的限制。每個單層導(dǎo)體11?14都各自連接有一個芯片內(nèi)部區(qū)別電路Ila?14a。本例中測試墊為方形鋁墊，但也可為其它金屬材料，且可為其它任意形狀例如矩形或圓形等。本發(fā)明中單層導(dǎo)體可將其接收的信號傳導(dǎo)到上下層芯片垂直相對位置測試墊旁相鄰測試墊的內(nèi)部電路。
[0031]所有單層導(dǎo)體沿芯片縱向(軸線NI)依序排列，使得所有測試墊大致沿芯片縱向排成一直列。
[0032]特別地，在第一芯片層10中，第一單層導(dǎo)體11相對第二單層導(dǎo)體12、第二單層導(dǎo)體12與第三單層導(dǎo)體13、第三單層導(dǎo)體13與第四單層導(dǎo)體14都是以軸線NI呈結(jié)構(gòu)上的鏡像對稱。
[0033]另一方面，在第二芯片層20中，同樣包括有四個單層導(dǎo)體21?24，由圖清楚看出第二芯片層20的單層導(dǎo)體排列(layout)相較于第一芯片層10是向右(即沿芯片縱向)偏移一個測試墊間距D1。當(dāng)然，單層導(dǎo)體21?24的每一個也都連接一個區(qū)別電路21a?24a。
[0034]第一芯片層10與第二芯片層20的導(dǎo)體之間是透過傳統(tǒng)硅通孔技術(shù)來連接。例如，硅通孔101 (孔內(nèi)當(dāng)然填有導(dǎo)電材料以達成所需的電性傳導(dǎo)目的，例如用電鍍法形成金、銅)從第一芯片層10的第一單層導(dǎo)體11的非墊分支112垂直向下，即芯片高度方向(軸線N3)延伸抵達第二芯片層20的L形第二單層導(dǎo)體22的轉(zhuǎn)折點；硅通孔102則連接第一芯片層10的第二單層導(dǎo)體12與第二芯片層20的第三單層導(dǎo)體23。以此可類推硅通孔103則連接第一芯片層10的第三單層導(dǎo)體13與第二芯片層20的第四單層導(dǎo)體24。因此兩層相鄰層中經(jīng)由硅通孔連通兩個單層導(dǎo)體會是同一擺設(shè)方向的，而相鄰層的硅通孔排列也相當(dāng)于是向右偏移一個測試墊間距D1。
[0035]此外圖中也顯示出第一芯片層10最右方的第四單層導(dǎo)體14與第二芯片層20最右方的長條單層導(dǎo)體105經(jīng)硅通孔104連通，此長條單層導(dǎo)體105表示當(dāng)不需進行后續(xù)延伸連接時，可截斷規(guī)律的單層導(dǎo)體結(jié)構(gòu)以減少不必要的空間浪費。
[0036]在此將第一優(yōu)選實施例擴充至四層堆棧結(jié)構(gòu)，請參考圖5。本例中每一芯片層31~34的結(jié)構(gòu)特性與第一優(yōu)選實施例相同而不再贅述，其結(jié)果為:第一芯片層31與第三芯片層33有相同的單層導(dǎo)體排列型態(tài)，而第二芯片層32與第四芯片層34也有相同的單層導(dǎo)體排列型態(tài)。各層導(dǎo)體之間經(jīng)由硅通孔連接的原則如前一實施例所述。
[0037]因此可大致歸納成一個規(guī)則:在多層的結(jié)構(gòu)中，第N芯片層的第M單層導(dǎo)體會透過硅通孔向下依序連接第N+1芯片層的第M+1單層導(dǎo)體、第N+2芯片層的第M+2單層導(dǎo)體、第N+3芯片層的第M+3單層導(dǎo)體…。
[0038]關(guān)于芯片堆棧結(jié)構(gòu)的區(qū)別電路運作簡述如下。當(dāng)堆棧芯片啟動時均維持在一個特定電壓，若從第一芯片層31的第一單層導(dǎo)體311上的測試墊311a施以高電壓,將依次傳入第二層第二個測試墊322a、第三層第三個測試墊333a、第四層第四個測試墊344a，以達到啟動各芯片層內(nèi)部區(qū)別電路的目的。此外還需配合將各層內(nèi)唯一的高電壓區(qū)別電路以外的其它區(qū)別電路(即未啟動的區(qū)別電路)強迫降到低電壓。
[0039]請參考圖6，為第二優(yōu)選實施例中與區(qū)別電路控制相關(guān)電路的示意圖。在單層芯片層中(例如第一芯片層31)，各區(qū)別電路42~45的每一個，以第一區(qū)別電路42為例，具有用于接收信號輸入(來自測試墊或硅通孔)的第一輸入端421以及連接第一 N型金氧半場效晶體管(NMOS) 46的汲極端的第二輸入端422。第一 NMOS 46的閘極端連接重置信號源40，源極端則連接接地面41 (提供Vss電壓)。[0040]區(qū)別電路42的輸出端423透過鎖定控制電路Ml而連接接地面41，鎖定控制電路Ml的組成包括兩個反相器42a、42b及兩個N型金氧半場效晶體管(NMOS) 42c、42d。詳細而言，輸出端423分別連接第一反相器42a的輸入端與第二 NMOS 42c的源極端，第一反相器42a的輸出端分別連接至第二反相器42b的輸入端與第二 NMOS 42c的閘極端。第二反相器42b的輸出端連接至第三NMOS 42d的閘極端，第二 NMOS 42c的汲極端連接至第三NMOS42d的源極端。第三NMOS 42d的汲極端連接至接地面41。此外，還利用一條連接導(dǎo)線47連接所有鎖定控制電路Ml~M4的第三NMOS的源極端。
[0041]重置信號源40在芯片啟動時接收一個高電壓頻率，隨即回復(fù)低電壓。所有區(qū)別電路42~45連接Vss低電壓維持不啟動，且因輸出低電壓使得右方第二 NMOS開啟，第三NMOS關(guān)閉，所有區(qū)別電路為低電壓且暫時在浮接狀態(tài)(floating)。
[0042]接著，外部控制器(圖中未標(biāo)出)經(jīng)測試墊或硅通孔開始送進高電壓給不同層內(nèi)的各個相連接的區(qū)別電路(例如圖中第一區(qū)別電路42)，此區(qū)別電路右方輸出端變成輸出高電壓，第二 NMOS進入關(guān)閉狀態(tài)，第三NMOS開始開啟。至于同一層內(nèi)未接受高電壓的其它區(qū)別電路43~45因第二 NMOS開啟，連接到唯一接受到高電壓的區(qū)別電路右方已開啟的第三NM0S，使得所有未接受高電壓的區(qū)別電路由floating改變成連接右方Vss低電位的狀態(tài)，由此確保每一層僅有一個區(qū)別電路處于高電壓狀態(tài)。高電壓狀態(tài)的區(qū)別電路42于下方輸出信號確定芯片本身的層別。
[0043]由上述可知本發(fā)明的好處有:節(jié)省相當(dāng)?shù)牟季挚臻g使堆棧結(jié)構(gòu)整體更為緊湊。用于各芯片層傳導(dǎo)連接的單層導(dǎo)體圖案樣式具有簡單規(guī)則特性，可以僅利用單層導(dǎo)體排列設(shè)計來獲得各層所需單層導(dǎo)體排列(相鄰層的不同導(dǎo)體配置只要進行偏移步驟即可完成)，在制作成本方面可說是非常低廉，而且也提供一種低難度的工藝。
[0044]參考圖7，為第三優(yōu)選實施例具有選擇電路的雙層芯片堆棧結(jié)構(gòu)示意圖。本實施例示范出一種雙層芯片堆棧結(jié)構(gòu)，每一芯片層50(60)的單層導(dǎo)體51?54(61?64)結(jié)構(gòu)外型與排列都類似于第一優(yōu)選實施例所述，故不再贅述，這樣在上芯片層的單層導(dǎo)體是經(jīng)由硅通孔連通在下芯片層向左偏移一個測試墊間距的單層導(dǎo)體。圖中清楚顯示出各芯片層中只有最左方的單層導(dǎo)體51、61連接有選擇電路51a、61a，是用于特定層的選擇。每一個硅通孔501?504是從在上芯片層50的各單層導(dǎo)體51?54的轉(zhuǎn)折點垂直向下連通至在下芯片層60的各單層導(dǎo)體61?64的非墊分支。
[0045]參考圖8,為上一實施例的雙層芯片堆棧結(jié)構(gòu)的四層延伸版本。本實施例中每一層芯片層71?74的結(jié)構(gòu)特性與第三優(yōu)選實施例相同而不再贅述，第一芯片層71與第三芯片層73有相同的單層導(dǎo)體排列型態(tài)，而第二芯片層72與第四芯片層74也有相同的單層導(dǎo)體排列型態(tài)。
[0046]當(dāng)堆棧芯片運作時可經(jīng)由第一層71的各測試墊711?714選擇各層，例如當(dāng)?shù)谝粶y試墊711施以高電壓，其余測試墊712?714降至低電壓，則第一芯片層71被選擇；當(dāng)?shù)诙y試墊712施以高電壓，其余測試墊711、713、714降至低電壓，則第二芯片層72被選擇，依此類推。
[0047]雖然在第三與第四優(yōu)選實施例中選擇電路只連接在各層最左方的單層導(dǎo)體，但也可以將其設(shè)計成只連接在最右方的單層導(dǎo)體。
[0048]參考圖9，為第五優(yōu)選實施例的多層芯片堆棧結(jié)構(gòu)示意圖。本實施例主要由第一優(yōu)選實施例所衍生推廣，其中可看出位于下方的二單層導(dǎo)體81、82符合如第一優(yōu)選實施例所述的鏡像對稱特點，與上下層單層導(dǎo)體排列偏移距離的特點(實線表示位于上一層，虛線表示位于下一層)，且上下層的單層導(dǎo)體經(jīng)由垂直硅通孔連通。當(dāng)然，位于上方的兩個單層導(dǎo)體83、84也同樣符合這些限制。在此種實施當(dāng)中，單層導(dǎo)體可進行一些簡單修飾而達到經(jīng)由硅通孔連接下層的單層導(dǎo)體，如圖中所示單層導(dǎo)體84被附加修飾區(qū)段85，位于下層的單層導(dǎo)體也有類似的修飾區(qū)段86。這樣的配置也是在本發(fā)明范圍內(nèi)。
【權(quán)利要求】
1.一種三維芯片堆棧結(jié)構(gòu)，包括有多層芯片層，其特征在于，每層芯片層在頂側(cè)設(shè)置多個單層導(dǎo)體，每個單層導(dǎo)體上設(shè)置測試墊，其中，在每層芯片層中，相鄰單層導(dǎo)體在結(jié)構(gòu)上沿芯片層縱向以預(yù)定距離偏移后呈鏡像對稱，相鄰測試墊沿該芯片層縱向相隔預(yù)定距離，每層芯片層的多個單層導(dǎo)體的排列是相對于相鄰芯片層的多個單層導(dǎo)體的排列偏移該預(yù)定距離，且兩層相鄰芯片層中，在上芯片層的至少一個單層導(dǎo)體經(jīng)由第一硅通孔連通到在下芯片層的對應(yīng)單層導(dǎo)體，該第一硅通孔是沿芯片層高度方向垂直延伸。
2.如權(quán)利要求1所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，每個單層導(dǎo)體包含具有夾角的墊分支與非墊分支，該測試墊位于該墊分支上，兩層相鄰芯片層中，在上芯片層的至少一個單層導(dǎo)體通過該非墊分支經(jīng)由該第一硅通孔垂直地連通到在下芯片層的對應(yīng)單層導(dǎo)體。
3.如權(quán)利要求2所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，該多個單層導(dǎo)體為L型單層導(dǎo)體。
4.如權(quán)利要求1所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，該單層導(dǎo)體材料為銅。
5.如權(quán)利要求1所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，每個單層導(dǎo)體連接一個區(qū)別電路，當(dāng)任一層芯片層中的其中一個區(qū)別電路接受較高電壓，其余區(qū)別電路維持在較低電壓。
6.如權(quán)利要求5所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，每個區(qū)別電路包括連接第一N型金氧半場效晶體管汲極端的輸入端、以及連接鎖定控制電路的輸出端，該第一 N型金氧半場效晶體管的閘極端與源極端分別連接重置信號源與接地面，該鎖定控制電路包含第一反相器、第二反相器、第二 N型金氧半場效晶體管及第三N型金氧半場效晶體管，該區(qū)別電路的該輸出端分別連接該第一反相器的輸入端與該第二 N型金氧半場效晶體管的源極端，該第一反相器的輸出端分別連接該第二N型金氧半場效晶體管的閘極端與該第二反相器的輸入端，該第二反相器的輸出端連接該第三N型金氧半場效晶體管的閘極端，該第二 N型金氧半場效晶體管的汲極端連接該第三N型金氧半場效晶體管的源極端，該第三N型金氧半場效晶體管的汲極端連接該接地面，并且在相同芯片層中，所有控制電路的該第三N型金氧半場效晶體管的源極端經(jīng)由連接導(dǎo)線相連接。
7.如權(quán)利要求1所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，每層芯片層中只有最左或最右方的單層導(dǎo)體連接選擇電路，用以控制特定芯片層的選擇。
8.如權(quán)利要求1所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，該等測試墊為方形。
9.如權(quán)利要求1所述的三維芯片堆棧結(jié)構(gòu)，其特征在于，該等測試墊為鋁。
【文檔編號】H01L25/16GK103915430SQ201410003002
【公開日】2014年7月9日 申請日期:2014年1月3日 優(yōu)先權(quán)日:2013年1月4日
【發(fā)明者】黃財煜, 黃翊峰 申請人:黃財煜, 黃翊峰