具有橫向溝道的三維半導體器件及其制造方法
【專利摘要】提供了一種3D半導體器件及其制造方法。所述3D半導體器件包括：半導體襯底；絕緣層，其形成在半導體襯底上；有源線，其形成在絕緣層上，包括源極區(qū)和漏極區(qū)；柵電極，其位于有源線的與源極區(qū)和漏極區(qū)之間的區(qū)域相對應(yīng)的部分上，并且向與有源線大體垂直的方向延伸；以及線形公共源極節(jié)點，其被形成為與源極區(qū)電耦接，并且在柵電極之間的空間中大體平行于柵電極而延伸。
【專利說明】具有橫向溝道的三維半導體器件及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2013年7月26日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2013-0088910的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過弓|用合并于此。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明構(gòu)思涉及一種半導體集成電路器件，更具體而言，涉及一種具有三維(3D)橫向溝道的半導體器件及其制造方法。

【背景技術(shù)】
[0004]隨著移動數(shù)字信息通信和電子消費行業(yè)的快速發(fā)展，對現(xiàn)有的電荷控制的器件的研究會遇到限制。因而，需要發(fā)展不同于現(xiàn)有的電荷控制的器件的具有新穎構(gòu)思的新功能存儲器件。具體地，需要研究具有大容量、超高速度、以及超低功率的下一代存儲器件。
[0005]目前，利用電阻器件作為存儲媒介的電阻可變存儲器件已經(jīng)被提出作為下一代存儲器件?？勺冸娮璐鎯ζ骷牡湫偷膶嵗窍嘧冸S機存取存儲器(PCRAM)、電阻隨機存取存儲器(ReRAM)以及磁阻隨機存取存儲器(MRAM)。
[0006]每個可變電阻存儲器件基本上可以由開關(guān)器件和電阻器件形成，并且可以根據(jù)電阻器件的狀態(tài)來存儲數(shù)據(jù)“0”或“ 1 ”。
[0007]即使在電阻可變存儲器件中，優(yōu)先改善集成密度，并且將盡可能多的存儲器單元集成在有限小的面積中。
[0008]目前，提出了以3D結(jié)構(gòu)形成電阻可變存儲器件的方法，并且對于穩(wěn)定地層疊具有窄的臨界尺寸的多個存儲器單元的方法的需求在增長。
[0009]作為一種典型的3D結(jié)構(gòu)的電阻可變存儲器件的制造方法，存在一種利用垂直柱體制造開關(guān)器件的方法。然而，利用垂直柱體制造開關(guān)器件的方法具有的問題在于開關(guān)器件的制造工藝復雜，并且高寬比因垂直柱體的高度而增大，且因而半導體器件在結(jié)構(gòu)上不穩(wěn)定。
[0010]為了緩解3D垂直柱體結(jié)構(gòu)的這種問題，提出了 3D橫向溝道結(jié)構(gòu)。3D橫向溝道結(jié)構(gòu)是在3D結(jié)構(gòu)中具有橫向溝道(橫向鰭結(jié)構(gòu)或橫向溝道區(qū))的有源區(qū)形成在半導體襯底上而不同于現(xiàn)存的掩埋類型的一種結(jié)構(gòu)。在這種3D橫向溝道半導體器件中，通常橫向鰭結(jié)構(gòu)經(jīng)由公共源極節(jié)點與半導體襯底電耦接。
[0011]然而，3D橫向溝道半導體器件的制造工藝可以包括將有源區(qū)的溝道與公共源極節(jié)點對準的工藝，以及將柵極(字線)與有源區(qū)的溝道對準的工藝。因此，諸如未對準的工藝缺陷會發(fā)生在制造工藝中。


【發(fā)明內(nèi)容】

[0012]根據(jù)本發(fā)明構(gòu)思的一個示例性實施例，提供了一種半導體器件。所述半導體器件可以包括:半導體襯底；絕緣層，其形成在半導體襯底上；有源線，其形成在絕緣層上，包括有源區(qū)和漏極區(qū)；柵電極，其位于有源線的對應(yīng)于源極區(qū)與漏極區(qū)之間的區(qū)域的部分上，并且向與有源線大體垂直的方向延伸；以及線形公共源極節(jié)點，其被形成為與源極區(qū)電耦接、并且在柵電極之間的空間中大體平行于柵電極而延伸。
[0013]根據(jù)本發(fā)明的一個示例性實施例，提供了一種半導體器件。所述半導體器件可以包括:半導體襯底；多個有源線，其浮置在襯底之上，并且平行于第一方向延伸；多個柵電極，其形成在每個有源線上，并且平行于與第一方向大體垂直的第二方向延伸；多個線形公共源極節(jié)點，其形成在每個有源線上，平行于第二方向延伸，并且位于柵電極之間；漏極區(qū)，形成在每個有源線中位于柵電極的一側(cè)；以及源極區(qū)，形成在每個有源線中位于柵電極的另一側(cè)。
[0014]根據(jù)本發(fā)明的一個示例性實施例，提供了一種制造半導體器件的方法。所述方法可以包括以下步驟:在半導體襯底上順序?qū)盈B第一半導體層和第二半導體層；通過將第二半導體層和第一半導體層圖案化來形成有源線；在有源線的預定區(qū)域中形成源極區(qū)和漏極區(qū)；將構(gòu)成有源線的第一半導體層完全氧化；以及在第二半導體層的表面上形成絕緣層；形成穿過有源線的線形虛設(shè)圖案，以穿通源極區(qū)和漏極區(qū)；在線形虛設(shè)圖案之間的區(qū)域中形成柵電極；選擇性地去除穿通源極區(qū)的線形虛設(shè)圖案；以及在去除了線形虛設(shè)圖案的區(qū)域中形成線形公共源極節(jié)點。
[0015]另外，可以在形成柵電極的步驟與去除虛設(shè)圖案的步驟之間在柵電極上形成硬掩模層。
[0016]另外，可以通過在選擇性地去除穿通源極區(qū)的虛設(shè)圖案同時選擇性地去除漏極區(qū)上的虛設(shè)圖案來暴露出源極區(qū)和漏極區(qū)。然后，可以在形成公共源極節(jié)點的同時在暴露的漏極區(qū)上形成加熱電極。
[0017]另外，可以在加熱電極和公共源極節(jié)點上形成間隔件絕緣層，以暴露出加熱電極并且屏蔽公共源極節(jié)點，并且可以在加熱電極和公共源極節(jié)點上形成電阻可變材料層。
[0018]在以下標題為“【具體實施方式】”的部分描述這些和其他的特點、方面以及實施例。

【專利附圖】

【附圖說明】
[0019]從如下結(jié)合附圖的詳細描述中將更加清楚地理解本公開的主題的以上和其他的方面、特征和其他的優(yōu)點，其中:
[0020]圖1A至圖1E是說明一種制造根據(jù)本發(fā)明構(gòu)思的一個實施例的具有3D橫向溝道的半導體器件的方法的平面圖；
[0021]圖2A至圖2E是沿著圖1A至圖1E的線11-11’截取的說明圖1A至圖1E中所示的制造具有3D橫向溝道的半導體器件的方法的截面圖；
[0022]圖3A至圖3E是沿著圖1A至圖1E的線111-111’截取的說明圖1A至圖1E中所示的制造具有3D橫向溝道的半導體器件的方法的截面圖；
[0023]圖4A至圖4E是沿著圖1A至圖1E的線IV-1V’截取的說明圖1A至圖1E中所示的制造具有3D橫向溝道的半導體器件的方法的截面圖；
[0024]圖5是說明根據(jù)本發(fā)明構(gòu)思的一個實施例的具有3D橫向溝道的半導體器件的立體圖；
[0025]圖6是說明根據(jù)本發(fā)明構(gòu)思的一個實施例的微處理器的框圖；
[0026]圖7是說明根據(jù)本發(fā)明構(gòu)思的一個實施例的處理器的框圖；以及
[0027]圖8是說明根據(jù)本發(fā)明構(gòu)思的一個實施例的系統(tǒng)的框圖。

【具體實施方式】
[0028]在下文中，將參照附圖更詳細地描述示例性實施例。本文參照截面圖描述示例性實施例，截面圖是示例性實施例(和中間結(jié)構(gòu))的示意性圖示。照此，可以預料到圖示的形狀變化是緣于例如制造技術(shù)和/或公差。因而，示例性實施例不應(yīng)被解釋為局限于本文所說明的區(qū)域的特定形狀、而是可以包括例如緣于制造的形狀差異。在附圖中，為了清楚起見，可能對層和區(qū)域的長度和尺寸進行夸大。附圖中相同的附圖標記表示相同的元件。還要理解的是，當提及一層在另一層或襯底“上”時，其可以直接在另一層或襯底上、或者還可以存在中間層。也應(yīng)當注意的是，在本說明書中，“連接/耦接”不僅表示一個部件與另一個部件直接耦接，還表示一個部件經(jīng)由中間部件與另一個部件間接耦接。另外，只要未在句子中特意提及，單數(shù)形式可以包括復數(shù)形式。
[0029]本文參照截面圖和/或平面圖描述本發(fā)明構(gòu)思，截面圖和/或平面圖是本發(fā)明構(gòu)思的理想化的實施例的示意性圖示。然而，本發(fā)明構(gòu)思的實施例不應(yīng)當被解釋為局限于本發(fā)明構(gòu)思。盡管將示出和描述本發(fā)明構(gòu)思的一些實施例，但是對于本領(lǐng)域的普通技術(shù)人員將理解的是，在不脫離本發(fā)明構(gòu)思的原理和精神的情況下可以對這些示例性實施例進行變化。
[0030]在本實施例中，將半導體器件之中的電阻可變存儲器件作為一個實例進行描述。
[0031]參見圖1A、2A、3A以及4A，第一半導體層105和第二半導體層110可以順序形成在半導體襯底100上。第一半導體層105和第二半導體層110可以由彼此具有不同的刻蝕選擇性和氧化速率的材料形成。第一半導體層105可以是用于在隨后的工藝中限定公共源極節(jié)點的層，并且可以包括例如硅鍺(SiGe)層。第二半導體層110可以是要形成結(jié)區(qū)和溝道區(qū)的層，并且被形成為比第一半導體層105厚。第一半導體層和第二半導體層110可以經(jīng)由外延生長方法來形成以具有理想的結(jié)晶狀態(tài)。第二半導體層110和第一半導體層105可以被圖案化成鰭形以形成有源線F。多個有源線F可以被形成并且平行于圖1A的X-方向延伸。另外，在圖1A中，GT_P可以表示柵形成區(qū)，而以是虛設(shè)柵形成區(qū)。多個柵形成區(qū)GT_P可以延伸成彼此平行，并且可以被大體布置成與有源線F垂直。另外，一個虛設(shè)柵形成區(qū)DGT_P可以形成在每兩個柵形成區(qū)GT_P的間隔中，以將單元大體分開。在圖1中，PS可以表示公共源極節(jié)點形成區(qū)。
[0032]參見圖1B、2B、3B以及4B，虛設(shè)層可以形成在形成有有源線F的半導體襯底上。虛設(shè)層可以被圖案化以線形位于柵形成區(qū)GT_P之間、和柵形成區(qū)GT_P與虛設(shè)柵形成區(qū)DGT_P之間，以形成具有線形的虛設(shè)圖案120。虛設(shè)圖案120可以由例如多晶硅層的導電層形成。
[0033]在形成虛設(shè)圖案120之前，源極區(qū)S和漏極區(qū)D可以交替地形成在第二半導體層110的與虛設(shè)圖案120相對應(yīng)的部分中?？梢栽跂判纬蓞^(qū)虛設(shè)柵形成區(qū)DGT_P上形成掩模之后執(zhí)行形成源極區(qū)S和漏極區(qū)D的工藝。
[0034]在形成源極區(qū)S和漏極區(qū)D的工藝與形成虛設(shè)圖案120的工藝之間，可以對暴露出的半導體襯底100執(zhí)行氧化工藝以形成第一絕緣層115和第二絕緣層117。第一絕緣層115可以通過氧化第一半導體層105來獲得。第一半導體層105的氧化可以通過經(jīng)由半導體層105的暴露出的側(cè)面供應(yīng)氧氣來執(zhí)行。另外，第二絕緣層117可以通過將半導體襯底100和第二半導體層110的表面氧化來獲得。例如，第一半導體層105可以由SiGe材料形成，而第二半導體層110和半導體襯底100可以由硅(Si)材料形成。在這種情況下，由于SiGe材料具有比Si材料大的氧化速率，所以在第一半導體層105被完全氧化以形成第一絕緣層115的同時，可以在第二半導體層110和半導體襯底100上形成比第一絕緣層115薄的第二絕緣層117。另外，如圖4B中所示，第二絕緣層117可以形成在第二半導體層110的整個表面上。
[0035]可以可交換地執(zhí)行形成源極區(qū)S和漏極區(qū)D的工藝和形成第一絕緣層和第二絕緣層的工藝。
[0036]參見圖1C、2C、3C以及4C，氧化層125可以形成在虛設(shè)圖案120的暴露出的表面上。接著，柵導電層形成在柵形成區(qū)虛設(shè)柵形成區(qū)DGT_P中。柵導電層可以包括金屬材料，例如以下之中的一種或多種材料:鎢(W)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鑰(MoN)、氮化鈮(NbN)、氮化鈦硅(TiSiN)、氮化鈦鋁(TiAIN)、氮化鈦硼(TiBN)、氮化鋯硅(ZrSiN)、氮化鎢硅(WSiN)、氮化鎢硼(WBN)、氮化鋯鋁(ZrAIN)、氮化鑰硅(MoSiN)、氮化鑰鋁(MoAIN)、氮化鉭硅(TaSiN)、氮化鉭鋁(TaAIN)、鈦(Ti)、鑰(Mo)、鉭(Ta)、硅化鈦(TiSi)、硅化鉭(TaSi)、鈦鎢(TiW)、氮氧化鈦(T1N)、氮氧化鈦鋁(TiAlON)、氮氧化鎢(WON)、以及氮氧化鉭(TaON)。柵導電層可以被回蝕以保留在柵形成區(qū)GT_P和虛設(shè)柵形成區(qū)DGT_P的每個的底部中，且因而可以形成柵電極130。此時，柵電極130可以通過虛設(shè)圖案120和氧化層125彼此絕緣。硬掩模層135可以形成在柵電極130上。硬掩模層135可以被形成為掩埋在柵形成區(qū)GT_P和虛設(shè)柵形成區(qū)DGT_P的每個中。
[0037]參見圖1D、2D、3D以及4D，位于公共源極節(jié)點形成區(qū)PS上的虛設(shè)圖案120可以被選擇性地去除以形成源極孔H。形成源極孔Η的工藝可以利用掩模工藝。形成源極孔Η的工藝可以包括過刻蝕工藝?？梢越?jīng)由過刻蝕工藝部分地刻蝕源極區(qū)S的表面。圖4D說明沿著源極孔Η截取的部分。
[0038]參見圖1Ε、2Ε、3Ε以及4Ε，可以選擇性地去除有源線F上的虛設(shè)圖案120 (即在漏極區(qū)D上的虛設(shè)圖案)，然后可以選擇性地去除在漏極區(qū)D上的第二絕緣層117。
[0039]導電層可以掩埋在源極孔Η中和去除漏極區(qū)D的虛設(shè)圖案的空間中。導電層可以包括摻雜的多晶硅層。掩埋的導電層可以被凹陷預定的厚度以在源極區(qū)S上形成公共源極節(jié)點140并且在漏極區(qū)D上形成加熱電極145。經(jīng)由凹陷工藝，可變電阻器區(qū)可以形成在公共源極節(jié)點140和加熱電極145上。
[0040]由于公共源極節(jié)點140形成在源極孔Η中，所以可以將公共源極節(jié)點140形成為與柵電極130平行的線形。因此，公共源極節(jié)點140可以與有源線F上的源極區(qū)S以及有源線F之間的空間中的半導體襯底100接觸。
[0041]可以將用于間隔件的絕緣層150沉積在形成有公共源極節(jié)點140和加熱電極145的半導體襯底上。掩模圖案(未示出)可以被形成為屏蔽在公共源極節(jié)點140上的用于間隔件的絕緣層150。隨后，可以利用常規(guī)的間隔件刻蝕工藝(例如各向異性刻蝕工藝)來刻蝕在加熱電極145上的用于間隔件的暴露出的絕緣層150，以在加熱電極145上可變電阻器區(qū)的側(cè)壁上形成間隔件155。
[0042]加熱電極145可以通過間隔件155暴露出，并且公共源極節(jié)點140可以通過用于間隔件的絕緣層150來屏蔽。接著，可以經(jīng)由常規(guī)的工藝來去除掩模圖案。
[0043]電阻可變材料層160可以被形成為掩埋在可變電阻器區(qū)中。由于電阻可變材料層160可以包括:用于ReRAM的PCM0層、用于PCRAM的硫族化物層、用于MRAM的磁性層、用于自旋轉(zhuǎn)移力矩磁阻RAM (STTMRAM)的磁化反轉(zhuǎn)器件層、或者用于聚合物RAM (PoRAM)的聚合物層。電阻可變材料層160可以與加熱電極145電耦接、并且與公共源極節(jié)點140電隔離。
[0044]隨后，盡管未示出，位線可以形成在電阻可變材料層160上。位線可以沿著與柵電極130的延伸方向大體垂直的方向形成。
[0045]根據(jù)本實施例，由于公共源極節(jié)點140以線形形成在柵電極130之間，所以不需要獨立的對準工藝和復雜的氧化控制工藝。另外，由于公共源極節(jié)點140以如下這種方式形成為使得源極區(qū)S的公共源極節(jié)點140位于源極區(qū)S上、并且在有源線F之間的空間中的公共源極節(jié)點140與半導體襯底100接觸，所以可以經(jīng)由公共源極節(jié)點140將電流穩(wěn)定地提供至半導體襯底100。因此，其中公共源極節(jié)點和柵極以自對準的方式形成的橫向溝道晶體管可以被完成。
[0046]參見圖5，在根據(jù)本發(fā)明的半導體器件，形成有源極區(qū)(未示出)和漏極區(qū)D的第一絕緣層115和有源線F形成在半導體襯底100上。
[0047]柵電極130可以被大體布置成與在源極區(qū)和漏極區(qū)D之間的有源線F垂直，并且公共源極節(jié)點140可以形成在柵電極130之間，以與源極區(qū)接觸。
[0048]加熱電極145可以形成在漏極區(qū)D上，并且電阻可變材料層160可以被形成為與加熱電極145電接觸，并且與公共源極節(jié)點140絕緣。
[0049]根據(jù)本實施例的具有3D橫向溝道的半導體器件可以包括橫向或縱向穿過有源線的線形的公共源極節(jié)點。由于線形的公共源極節(jié)點沒用復雜的對準工藝和部分氧化在有源線的下部中的第一半導體層的工藝而形成，所以可以減少工藝錯誤。另外，半導體器件的高寬比可以利用橫向溝道結(jié)構(gòu)來降低，并且由于根據(jù)從具有現(xiàn)有圖案結(jié)構(gòu)的公共源極節(jié)點變成線形的公共源極節(jié)點而電流放電區(qū)域也增大，所以可以改善電相互作用的特性。以這種線形的公共源極節(jié)點，可以將電流穩(wěn)定地提供至半導體襯底，并且也可以消除諸如傾斜的結(jié)構(gòu)問題。
[0050]另外，柵電極可以利用金屬層來形成，且因而可以改善柵電極的導電特性。
[0051]如圖6中所示，應(yīng)用了根據(jù)本實施例的半導體器件的微處理器1000可以控制和調(diào)節(jié)一系列處理:從各種外部裝置接收數(shù)據(jù)、處理數(shù)據(jù)并且將處理結(jié)果傳送至外部裝置。微處理器1000可以包括:儲存單元1010、運算單元1020、以及控制單元1030。微處理器1000可以是各種類型的處理裝置，諸如中央處理單元(CPU)、圖形處理單元(GPU)、數(shù)字信號處理器(DSP)、或者應(yīng)用處理器(AP)。
[0052]儲存單元1010可以是處理器寄存器或者寄存器，并且儲存單元可以是可以將數(shù)據(jù)存儲在微處理器1000中的單元，并且包括數(shù)據(jù)寄存器、地址寄存器、以及浮點寄存器。儲存單元1010可以包括不同于上述寄存器的各種寄存器。儲存單元1010可以用以暫時存儲要在運算單元1020中運算的數(shù)據(jù)、在運算單元1020中處理的所得數(shù)據(jù)、以及存儲要處理的數(shù)據(jù)的地址。
[0053]儲存單元1010可以包括根據(jù)實施例的半導體器件中的一個。包括根據(jù)上述實施例的半導體器件的儲存單元1010可以包括3D半導體器件，所述3D半導體器件包括公共源極節(jié)點以線形形成于其中的橫向溝道結(jié)構(gòu)。
[0054]運算單元1020可以是適用于在微處理器1000中執(zhí)行運算的單元，并且根據(jù)控制單元1030中對命令的解碼結(jié)果來執(zhí)行算術(shù)運算或邏輯運算的各種四則運算。運算單元1020可以包括一個或多個算術(shù)與邏輯單元(ALU)。
[0055]控制單元1030從儲存單元1010、運算單元1020或者微處理器1000的外部裝置接收信號，執(zhí)行命令的提取或解碼、或者輸入或輸出控制，以及以編程形式執(zhí)行處理。
[0056]根據(jù)本實施例的微處理器1000還可以包括高速緩沖存儲單元1040，可以暫時存儲從/向不同于儲存單元1010的外部裝置輸入/輸出的數(shù)據(jù)。此時，高速緩沖存儲單元1040可以經(jīng)由總線接口 1050而與儲存單元1010、運算單元1020以及控制單元1030交換數(shù)據(jù)。
[0057]如圖7中所示，根據(jù)本實施例的處理器1100可以包括各種功能來實施性能改善和多功能，不同于微處理器的功能，微處理器可以控制和調(diào)節(jié)一系列處理:從各種外部裝置收數(shù)據(jù)、處理數(shù)據(jù)并且將處理結(jié)果傳送至外部裝置。處理器1100可以包括:核單元1110、高速緩沖存儲單元1120、以及總線接口 1130。在本實施例中的核單元1110是可以對從外部裝置輸入的數(shù)據(jù)執(zhí)行算術(shù)和邏輯運算的單元，并且包括:儲存單元1111、運算單元1112以及控制單元1113。處理器1100可以是各種類型的片上系統(tǒng)(SoC)，諸如多核處理器(MCP)、GPU或者AP。
[0058]儲存單元1111可以是處理器寄存器或者寄存器，并且儲存單元1111可以是可以將數(shù)據(jù)存儲在處理器1100中的單元，并且包括數(shù)據(jù)寄存器、地址寄存器以及浮點寄存器。儲存單元1111可以包括不同于上述寄存器之外的各種寄存器。儲存單元1111可以用以暫時存儲要在運算單元1112中運算的數(shù)據(jù)、在運算單元1112中處理的所得數(shù)據(jù)、以及存儲要處理的數(shù)據(jù)的地址。運算單元1112可以是可以在處理器1100中執(zhí)行運算的單元，并且根據(jù)控制單元1113中對命令的解碼結(jié)果執(zhí)行各種算術(shù)或邏輯運算的四則運算。運算單元1112可以包括一個或多個算術(shù)與邏輯單元(ALU)。控制單元1113從儲存單元1111、運算單元1112、或者處理器1100的外部裝置中接收信號，執(zhí)行命令的提取或解碼、或者輸入或輸出控制，以及以編程形式執(zhí)行處理。
[0059]高速緩沖存儲單元1120可以暫時存儲數(shù)據(jù)以補充不同于高速核單元1110的低速外部裝置的數(shù)據(jù)處理速率。高速緩沖存儲單元1120包括:主儲存單元1121、二級儲存單元1122以及三級儲存單元1123。通常，高速緩沖存儲單元1120可以包括主儲存單元1121和二級儲存單元1122。在需要大容量儲存單元時，高速緩沖存儲單元1120可以包括三級儲存單元1123。如果需要的話，高速緩沖存儲單元1120可以包括更多儲存單元。S卩，在高速緩沖存儲單元1120中包括的儲存單元的數(shù)目可以根據(jù)設(shè)計來改變。這里，主儲存單元1121、二級儲存單元1122以及三級儲存單元1123的數(shù)據(jù)儲存和區(qū)分的處理速率可以彼此相同或不同。在儲存單元的處理速率不同時，主儲存單元的處理速率最快。在高速緩沖存儲單元1120中的主儲存單元1121、二級儲存單元1122以及三級儲存單元1123中的一個或多個可以包括根據(jù)實施例的半導體器件中的一個。包括根據(jù)上述實施例的半導體器件的高速緩沖存儲單元1120可以包括3D半導體器件，所述3D半導體器件包括其中公共源極節(jié)點形成為線形的橫向溝道結(jié)構(gòu)。圖7已經(jīng)說明了主儲存單元1121、二級儲存單元1122以及三級儲存單元1123所有都形成在高速緩沖存儲單元1120中。然而，在高速緩沖存儲單元1120中的主儲存單元1121、二級儲存單元1122以及三級儲存單元1123所有都可以形成在核單元1110的外部，并且可以補充核單元1110和外部裝置的處理速率之間的差。另外，高速緩沖存儲單元1120的主儲存單元1121可以位于核單元1110中，而二級儲存單元1122和三級儲存單元1123可以形成在核單元1110的外部中，以加強補償處理速率的功能。
[0060]總線接口 1130是一種可以耦接核單元1110和高速緩沖存儲單元1120的單元以有效地傳送數(shù)據(jù)。
[0061]根據(jù)本實施例的處理器1100可以包括多個核單元1110，并且核單元1110可以共享高速緩沖存儲單元1120。核單元1110和高速緩沖存儲單元1120可以經(jīng)由總線接口 1130耦接。核單元1110可以具有與上述核單元1110的配置相同的配置。在提供核單元1110時，高速緩沖存儲單元1120的主儲存單元1121可以形成在與多個核單元1110相對應(yīng)的核單元1110的每個中，并且二級儲存單元1122和三級儲存單元1123可以形成在要經(jīng)由總線接口 1130共享的核單元1110的外部中的一個主體中。這里，主儲存單元1121的處理速率可以比二級儲存單元1122和三級儲存單元1123的處理速率大。
[0062]根據(jù)本實施例的處理器1100還可以包括:嵌入式存儲單元1140，其可以存儲數(shù)據(jù)；通信模塊單元1150，其可以采用有線方式或無線方式將數(shù)據(jù)傳送至外部裝置或者從外部裝置接收數(shù)據(jù)；存儲器控制單元1160，其可以驅(qū)動外部存儲器件；以及媒體處理單元1170，其可以處理在處理器1100中處理的數(shù)據(jù)或者從外部裝置輸入的數(shù)據(jù)，并且可以將處理結(jié)果輸出至外部接口器件。處理器還可以包括多個模塊。此時，模塊可以經(jīng)由總線接口1130向/從核單元1110和高速緩沖存儲單元1120傳送/接收數(shù)據(jù)、以及在模塊之間傳送和接收數(shù)據(jù)。
[0063]嵌入式存儲單元1140可以包括易失性存儲器或非易失性存儲器。易失性存儲器可以包括:動態(tài)隨機存取存儲器(DRAM)、移動DRAM、以及靜態(tài)隨機存取存儲器(SRAM)等，而非易失性存儲器可以包括:只讀存儲器(ROM)、或非(N0R)快閃存儲器、與非(NAND)快閃存儲器、相變隨機存取存儲器(PRAM)、阻變隨機存取存儲器(RRAM)、自旋轉(zhuǎn)移力矩隨機存取存儲器(STTRAM)、以及磁性隨機存取存儲器(MRAM)等。根據(jù)本實施例的半導體器件可以被應(yīng)用于嵌入式存儲單元1140。
[0064]通信模塊單元1150可以包括諸如可以與有線網(wǎng)絡(luò)耦接的模塊、和可以與無線網(wǎng)絡(luò)耦接的模塊的所有模塊。有線網(wǎng)絡(luò)模塊可以包括局域網(wǎng)(LAN)、通用串行總線(USB)、以太網(wǎng)、以及電力線通信(PL)C等，而無線網(wǎng)絡(luò)模塊可以包括:紅外數(shù)據(jù)協(xié)會(IrDA)、碼分多址(CDMA)、時分多址(TDMA)、頻分多址(FDMA)、無線LAN、Zigbee、泛在傳感器網(wǎng)絡(luò)(USN)、藍牙、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬帶互聯(lián)網(wǎng)(Wib1)、高速下行鏈路分組接入(HSDPA)、寬帶CDMA (WCDMA)、以及超寬帶(UWB)等。
[0065]存儲器控制單元1160可以管理在處理器1100和外部裝置之間傳送的數(shù)據(jù)，外部裝置可以根據(jù)來自處理器1100的不同通信標準來操作。存儲器控制器單元1160可以包括各種存儲器控制器、或者可以控制如下的控制器:集成電子設(shè)備(IDE)、串行高級技術(shù)附件(SATA)、小型計算機系統(tǒng)接口(SCSI)、獨立磁盤冗余陣列(RAID)、固態(tài)盤(SSD)、外部SATA (eSATA)、個人計算機存儲卡國際協(xié)會(PCMCIA)、USB、安全數(shù)字(SD)卡、迷你安全數(shù)字USD)卡、微型SD卡、安全數(shù)字大容量(SDHC)卡、記憶棒卡、智能媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC (eMMC)、以及緊湊閃存(CF)卡等。
[0066]媒體處理單元1170可以是一種可以處理在處理器1100中處理的數(shù)據(jù)、或者從外部輸入器件輸入的數(shù)據(jù)的單元，并且可以將處理的結(jié)果輸出至外部接口器件，使得處理的結(jié)果可以采用視頻、音頻或者其他的類型來傳送。媒體處理單元1170可以包括GPU、DSP、高清晰(HD)音頻、以及高清晰多媒體接口(HDMI)控制器等。
[0067]如圖8中所示，應(yīng)用了根據(jù)本發(fā)明構(gòu)思的一個實施例的半導體器件的系統(tǒng)1200是數(shù)據(jù)處理裝置。系統(tǒng)1200可以執(zhí)行輸入、處理、輸出、通信、以及存儲等以執(zhí)行一系列對于數(shù)據(jù)的操作，并且包括處理器1210、主儲存器件1220、輔助儲存器件1230、以及接口器件1240。根據(jù)本實施例的系統(tǒng)可以是可以利用處理器來操作的各種電子系統(tǒng)，諸如計算機、月艮務(wù)器、個人數(shù)字助理(PDA)、便攜式計算機、平板電腦、無線電話、移動電話、智能電話、數(shù)字音樂播放器、便攜式多媒體播放器(PMP)、照相機、全球定位系統(tǒng)(GPS)、攝像機、語音記錄器、遠程信息處理、視聽(AV)系統(tǒng)、或者智能電視。
[0068]處理器1210是系統(tǒng)的核心配置，其可以控制對輸入命令的解釋、和對存儲在系統(tǒng)中的數(shù)據(jù)的諸如操作、以及比較等的處理，并且可以由MPU、CPU、單/多核處理器、GPU、AP或DSP等形成。
[0069]主儲存單元1220是可以移動并執(zhí)行來自輔助儲存器件1230的程序或數(shù)據(jù)的儲存位置，并且可以在執(zhí)行編程時執(zhí)行程序或數(shù)據(jù)。在斷電的情況下主儲存器件1220保持所儲存的內(nèi)容，并且可以包括根據(jù)上述實施例的半導體器件。主儲存器件1220可以包括具有公共源極節(jié)點形成為線狀的橫向溝道結(jié)構(gòu)的半導體器件。
[0070]根據(jù)本實施例的主儲存器件1220還可以包括易失性存儲類型的SRAM或DRAM，在斷電時其中的全部內(nèi)容被擦除?？商孢x地，主儲存器件1220可以不包括根據(jù)本實施例的半導體器件，而可以包括易失性存儲類型的SRAM或DRAM，在斷電時其中的全部內(nèi)容被擦除。
[0071]輔助儲存器件1230是可以儲存程序代碼或數(shù)據(jù)的儲存器件。輔助儲存器件1230可以具有比主儲存器件1220低的數(shù)據(jù)處理速率，但是可以儲存大量的數(shù)據(jù)，并且包括根據(jù)上述實施例的半導體器件。輔助儲存單元1230也可以包括具有公共源極形成為線形的橫向溝道結(jié)構(gòu)的半導體器件。
[0072]可以減小根據(jù)本實施例的輔助儲存器件1230的面積，以減小系統(tǒng)1200的尺寸并且增加系統(tǒng)1200的便攜性。另外，輔助儲存器件1230還可以包括數(shù)據(jù)儲存系統(tǒng)，諸如利用磁性的磁帶和磁盤、利用光的激光盤、利用磁性和光的磁光盤、SSD、USB存儲器、SD卡、mSD卡、微型SD卡、SDHC卡、記憶棒卡、智能媒體卡、MMC卡、eMMC或者CF卡。與此不同，輔助儲存器件1230可以不包括根據(jù)上述實施例的半導體器件，而可以包括數(shù)據(jù)儲存系統(tǒng)，諸如利用磁性的磁帶和磁盤、利用光的激光盤、利用磁性和光的磁光盤、SSD、USB存儲器、SD卡、mSD卡、微型SD卡、SDHC卡、記憶棒卡、智能媒體卡、MMC卡、eMMC或者CF卡。
[0073]接口器件1240可以與本實施例的系統(tǒng)交換外部裝置的命令和數(shù)據(jù)，并且可以是鍵區(qū)、鍵盤、鼠標、揚聲器、話筒、顯示器、各種人機接口器件(HID)、或者通信器件。通信器件可以包括諸如可以與有線網(wǎng)絡(luò)耦接的模塊、或者可以與無線網(wǎng)絡(luò)耦接的模塊的全部模塊。有線網(wǎng)絡(luò)模塊可以包括LAN、USB、以太網(wǎng)、以及PLC等，而無線網(wǎng)絡(luò)模塊可以包括:IrDA、CDMA、TDMA、FDMA、無線 LAN、Zigbee、USN、藍牙、RFID、LTE、NFC、Wibro、HSDPA、WCDMA、以及UWB 等。
[0074]本發(fā)明的以上實施例是說明性的，而不是限制性的。各種替換和等同形式是可以的。本發(fā)明不限于本文描述的實施例。本發(fā)明也不限于任何特定類型的半導體器件?？紤]到本公開的內(nèi)容，其他增加、刪減或修改是明顯的，并且意在落入所附權(quán)利要求的范圍內(nèi)。
[0075]通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g(shù)方案。
[0076]技術(shù)方案1.一種半導體器件，包括:
[0077]半導體襯底；
[0078]絕緣層，所述絕緣層形成在所述半導體襯底上；
[0079]有源線，所述有源線形成在所述絕緣層上，包括源極區(qū)和漏極區(qū)；
[0080]柵電極，所述柵電極位于所述有源線的對應(yīng)于所述源極區(qū)與所述漏極區(qū)之間的區(qū)域的部分上，并且向與所述有源線大體垂直的方向延伸；以及
[0081]線形公共源極節(jié)點，所述線形公共源極節(jié)點被形成為:與所述源極區(qū)電耦接，并且在柵電極之間的空間中大體平行于所述柵電極而延伸。
[0082]技術(shù)方案2.如技術(shù)方案1所述的半導體器件，還包括形成在所述漏極區(qū)上的加熱電極。
[0083]技術(shù)方案3.如技術(shù)方案2所述的半導體器件，還包括形成在所述加熱電極和所述線形公共源極節(jié)點上的可變電阻器，
[0084]其中，在所述加熱電極上的所述可變電阻器與所述加熱電極電耦接，并且在所述線形公共源極節(jié)點上的所述可變電阻器與所述線形公共源極節(jié)點電絕緣。
[0085]技術(shù)方案4.如技術(shù)方案3所述的半導體器件，其中，具有一定高度的硬掩模層形成在所述柵電極上，并且位于所述加熱電極上的所述可變電阻器與所述線形公共源極節(jié)點上的所述可變電阻器之間。
[0086]技術(shù)方案5.如技術(shù)方案2所述的半導體器件，其中，絕緣層插入在所述柵電極與所述有源線之間、所述柵電極與所述線形公共源極節(jié)點之間、以及所述柵極與所述加熱電極之間。
[0087]技術(shù)方案6.如技術(shù)方案1所述的半導體器件，其中，所述柵電極包括以下之中的一種或多種材料:W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAIN、TaSiN、TaAIN、T1、Mo、Ta、TiS1、TaS1、Tiff, T1N、TiAlON、WON、以及 TaON。
[0088]技術(shù)方案7.—種半導體器件,包括:
[0089]半導體襯底；
[0090]多個有源線，所述多個有源線浮置在所述襯底之上，并且平行于第一方向延伸；
[0091]多個柵電極，所述多個柵電極形成在每個所述有源線上，并且平行于第二方向延伸，所述第二方向與所述第一方向大體垂直；
[0092]多個線形公共源極節(jié)點，所述多個線形公共源極節(jié)點形成在每個所述有源線上，平行于所述第二方向延伸，并且位于所述柵電極之間；
[0093]漏極區(qū)，所述漏極區(qū)形成在每個所述有源線中位于所述柵電極的一側(cè)；以及
[0094]源極區(qū)，所述源極區(qū)形成在每個所述有源線中位于所述柵電極的另一側(cè)。
[0095]技術(shù)方案8.如技術(shù)方案7所述的半導體器件，其中，每個所述線形公共源極節(jié)點被形成為:與所述源極區(qū)中相對應(yīng)的一個電耦接，并且與所述半導體襯底電耦接。
[0096]技術(shù)方案9.如技術(shù)方案7所述的半導體器件，其中，絕緣層還插入在所述半導體襯底與所述有源線之間。
[0097]技術(shù)方案10.如技術(shù)方案7所述的半導體器件，還包括形成在所述漏極區(qū)上的加熱電極。
[0098]技術(shù)方案11.如技術(shù)方案10所述的半導體器件，還包括形成在所述加熱電極上和所述線形公共源極節(jié)點上的可變電阻器，
[0099]其中，在所述加熱電極上的所述可變電阻器與所述加熱電極電耦接，并且在所述線形公共源極節(jié)點上的所述可變電阻器與所述線形公共源極節(jié)點電絕緣。
[0100]技術(shù)方案12.如技術(shù)方案11所述的半導體器件，其中，具有一定高度的硬掩模層形成在所述柵電極上，而所述加熱電極和所述加熱電極上的所述可變電阻器位于所述硬掩模層之間。
[0101]技術(shù)方案13.如技術(shù)方案10所述的半導體器件，其中，絕緣層插入在所述柵電極與所述有源線之間、所述柵電極與所述公共源極節(jié)點之間、以及所述柵電極與所述加熱電極之間。
[0102]技術(shù)方案14.如技術(shù)方案7所述的半導體器件，其中，每個所述柵電極包括以下之中的一種或多種材料:W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAIN、TiBN、ZrSiN、WSiN、WBN、ZrAIN、MoSiN、MoAIN、TaSiN、TaAIN、T1、Mo、Ta、TiS1、TaS1、Tiff, T1N、TiAlON、WON、以及TaON。
[0103]技術(shù)方案15.—種制造半導體器件的方法，所述方法包括以下步驟:
[0104]在襯底上順序?qū)盈B第一半導體層和第二半導體層；
[0105]通過將所述第二半導體層和所述第一半導體層圖案化來形成有源線；
[0106]在所述有源線的預定區(qū)域中形成源極區(qū)和漏極區(qū)；
[0107]將構(gòu)成所述有源線的所述第一半導體層完全氧化，并且在所述第二半導體層的表面上形成絕緣層；
[0108]形成與所述有源線交叉的線形虛設(shè)圖案，以穿通所述源極區(qū)和所述漏極區(qū)；
[0109]在所述線形虛設(shè)圖案之間的區(qū)域中形成柵電極；
[0110]選擇性地去除穿通所述源極區(qū)的所述線形虛設(shè)圖案；以及
[0111]在去除了所述線形虛設(shè)圖案的區(qū)域中形成線形公共源極節(jié)點。
[0112]技術(shù)方案16.如技術(shù)方案15所述的方法，其中，所述第一半導體層包括氧化速率比所述第二半導體層的氧化速率高的材料。
[0113]技術(shù)方案17.如技術(shù)方案16所述的方法，其中，所述第一半導體層包括娃鍺SiGe層，而所述第二半導體層包括硅Si層。
[0114]技術(shù)方案18.如技術(shù)方案15所述的方法，其中，形成所述柵電極的步驟包括以下步驟:
[0115]形成導電層以掩埋在所述線形虛設(shè)圖案之間的區(qū)域中；以及
[0116]將所述導電層凹陷。
[0117]技術(shù)方案19.一種制造半導體器件的方法，所述方法包括以下步驟:
[0118]在襯底上形成有源線層；
[0119]通過圖案化所述有源線層來形成向第一方向延伸的有源線圖案；
[0120]在所述有源線的預定區(qū)域中形成源極區(qū)和漏極區(qū)；
[0121]在所述有源線圖案上形成線形虛設(shè)圖案，以穿通所述源極區(qū)和所述漏極區(qū)，其中，所述線形虛設(shè)圖案向第二方向延伸，所述第二方向與所述第一方向大體垂直；
[0122]在所述線形虛設(shè)圖案之間的區(qū)域中形成柵電極，其中，所述柵電極平行于所述第二方向延伸；
[0123]選擇性地去除穿通所述源極區(qū)的所述線形虛設(shè)圖案；以及
[0124]在去除了所述線形虛設(shè)圖案的區(qū)域中形成線形公共源極節(jié)點。
[0125]技術(shù)方案20.如技術(shù)方案19所述的方法，其中，形成所述柵電極的步驟包括以下步驟:
[0126]形成導電層以掩埋在所述線形虛設(shè)圖案之間的區(qū)域中；以及
[0127]將所述導電層凹陷。
【權(quán)利要求】
1.一種半導體器件，包括: 半導體襯底； 絕緣層，所述絕緣層形成在所述半導體襯底上； 有源線，所述有源線形成在所述絕緣層上，包括源極區(qū)和漏極區(qū)； 柵電極，所述柵電極位于所述有源線的對應(yīng)于所述源極區(qū)與所述漏極區(qū)之間的區(qū)域的部分上，并且向與所述有源線大體垂直的方向延伸；以及 線形公共源極節(jié)點，所述線形公共源極節(jié)點被形成為:與所述源極區(qū)電耦接，并且在柵電極之間的空間中大體平行于所述柵電極而延伸。
2.如權(quán)利要求1所述的半導體器件，還包括形成在所述漏極區(qū)上的加熱電極。
3.如權(quán)利要求2所述的半導體器件，還包括形成在所述加熱電極和所述線形公共源極節(jié)點上的可變電阻器， 其中，在所述加熱電極上的所述可變電阻器與所述加熱電極電耦接，并且在所述線形公共源極節(jié)點上的所述可變電阻器與所述線形公共源極節(jié)點電絕緣。
4.如權(quán)利要求3所述的半導體器件，其中，具有一定高度的硬掩模層形成在所述柵電極上，并且位于所述加熱電極上的所述可變電阻器與所述線形公共源極節(jié)點上的所述可變電阻器之間。
5.如權(quán)利要求2所述的半導體器件，其中，絕緣層插入在所述柵電極與所述有源線之間、所述柵電極與所述線形公共源極節(jié)點之間、以及所述柵極與所述加熱電極之間。
6.如權(quán)利要求1所述的半導體器件，其中，所述柵電極包括以下之中的一種或多種材料:W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAIN、TiBN, ZrSiN、WSiN、WBN、ZrAIN、MoSiN、MoAIN、TaSiN、TaAIN、T1、Mo、Ta、TiS1、TaS1、Tiff, T1N、TiAlON、WON、以及 TaON。
7.一種半導體器件，包括: 半導體襯底； 多個有源線，所述多個有源線浮置在所述襯底之上，并且平行于第一方向延伸； 多個柵電極，所述多個柵電極形成在每個所述有源線上，并且平行于第二方向延伸，所述第二方向與所述第一方向大體垂直； 多個線形公共源極節(jié)點，所述多個線形公共源極節(jié)點形成在每個所述有源線上，平行于所述第二方向延伸，并且位于所述柵電極之間； 漏極區(qū)，所述漏極區(qū)形成在每個所述有源線中位于所述柵電極的一側(cè)；以及 源極區(qū)，所述源極區(qū)形成在每個所述有源線中位于所述柵電極的另一側(cè)。
8.如權(quán)利要求7所述的半導體器件，其中，每個所述線形公共源極節(jié)點被形成為:與所述源極區(qū)中相對應(yīng)的一個電耦接，并且與所述半導體襯底電耦接。
9.如權(quán)利要求7所述的半導體器件，其中，絕緣層還插入在所述半導體襯底與所述有源線之間。
10.如權(quán)利要求7所述的半導體器件，還包括形成在所述漏極區(qū)上的加熱電極。
【文檔編號】H01L29/78GK104347711SQ201410005217
【公開日】2015年2月11日 申請日期:2014年1月6日 優(yōu)先權(quán)日:2013年7月26日
【發(fā)明者】金錫基 申請人:愛思開海力士有限公司