半導體器件及其制造方法
【專利摘要】本發(fā)明提供了一種半導體器件及其制造方法。所述半導體器件包括襯底，在襯底上限定有接觸區(qū)和單元區(qū)；子圖案，形成在襯底上接觸區(qū)內；以及絕緣圖案和導電圖案，沿著子圖案交替地層疊。
【專利說明】半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2013年8月21日向韓國知識產權局提交的申請?zhí)枮?0-2013-0099068的韓國專利申請的優(yōu)先權，其全部內容通過弓丨用合并于此。

【技術領域】
[0003]本發(fā)明的各種實施例涉及一種半導體器件及其制造方法。更具體而言，本發(fā)明的實施例涉及一種包括接觸區(qū)的半導體器件及其制造方法。

【背景技術】
[0004]半導體器件包括導電圖案和設置在導電圖案之間并且將導電圖案絕緣的絕緣層。每個導電圖案的一部分可以用作與接觸插塞連接的接觸區(qū)。
[0005]例如，三維半導體器件包括交替地層疊有導電圖案和絕緣層的層疊結構。層疊結構的端部被圖案化成臺階結構，并且用作接觸區(qū)。接觸插塞連接在具有臺階結構的導電圖案上。接觸插塞包括傳送信號的導線與之連接的頂部，并且可以將信號傳送至導電圖案。
[0006]根據半導體器件的高密度集成，將導電圖案的接觸區(qū)和接觸插塞連接的工藝的難度水平增大。具體地，存在的問題在于，接觸插塞穿過目標導電圖案并且與另一個導電圖案連接、或者導電插塞不能到達目標導電圖案的上側。


【發(fā)明內容】

[0007]本發(fā)明的各種實施例涉及可以降低工藝的難度水平的一種半導體器件及其制造方法。
[0008]本發(fā)明的一個方面提供了一種半導體器件，所述半導體器件包括:襯底，在襯底上限定有接觸區(qū)和單元區(qū)；子圖案，形成在襯底上接觸區(qū)中；以及絕緣圖案和導電圖案，它們沿著子圖案交替地層疊。
[0009]本發(fā)明的另一個方面提供了一種半導體器件，所述半導體器件包括:襯底；子圖案，形成在襯底上；導電圖案，沿著子圖案形成，其中，導電圖案包括覆蓋子圖案的部分、和與導電圖案的所述部分連接的接觸插塞。
[0010]本發(fā)明的另一個方面提供了一種制造半導體器件的方法，所述方法包括以下步驟:在襯底上形成子圖案；形成包括絕緣圖案和導電圖案的臺階結構，其中，絕緣圖案與導電圖案沿著子圖案交替地層疊；以及形成與臺階結構的導電圖案連接的接觸插塞。

【專利附圖】

【附圖說明】
[0011]通過參照附圖詳細地描述本發(fā)明的示例性實施例，本發(fā)明的以上和其他的特征和優(yōu)點對于本領域的普通技術人員將變得更加顯然，其中:
[0012]圖1是說明根據本發(fā)明的一個實施例的半導體器件的立體圖；
[0013]圖2A和圖2B是說明根據本發(fā)明的一個實施例的圖1中的半導體器件的效果的的截面圖，其中圖1中的半導體器件的部分區(qū)域被放大；
[0014]圖3A至圖3F是說明制造根據本發(fā)明的一個實施例的半導體器件的方法的截面圖；
[0015]圖4和圖5是說明根據本發(fā)明的一個實施例的半導體器件的單元結構的立體圖；
[0016]圖6是說明根據本發(fā)明的一個實施例的存儲系統(tǒng)的框圖；以及
[0017]圖7是說明根據本發(fā)明的一個實施例的計算系統(tǒng)的框圖。

【具體實施方式】
[0018]在下文中將參照示出本發(fā)明的示例性實施例的附圖全面地描述本發(fā)明。然而，本發(fā)明可以用不同的方式實施，而不應解釋為局限于本文所列的實施例。確切地說，提供這些實施例使得本公開充分與完整，并向本領域技術人員充分傳達本發(fā)明的范圍。在本公開中，附圖標記直接對應于在本發(fā)明的不同附圖和實施例中相同編號的部分。
[0019]附圖并非按比例繪制，并且在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。應當容易理解的是:本公開中的“在…上”和“在…之上”的含義應當采用最廣義的方式來解釋，使得“在…上”的意思不僅是“直接在…上”，還包括在具有中間特征或中間層的情況下“在某物上”的意思；并且“在…之上”的意思不僅是指直接在頂部上，還包括在具有中間特征或中間層的情況下在某物的頂部上的意思。
[0020]也應當注意的是，在本說明書中，“連接/耦接”不僅表示一個部件與另一個部件直接耦接，還表示一個部件經由中間部件與另一個部件間接耦接。另外，只要未在句子中特意提及，單數形式可以包括復數形式。
[0021]圖1是說明根據本發(fā)明的一個實施例的半導體器件的立體圖。具體地，圖1將三維半導體器件作為一個實例來說明。
[0022]參見圖1，半導體器件包括:襯底(未示出)，在襯底上限定有接觸區(qū)Al和單元區(qū)A2 ;子圖案111，形成在襯底上接觸區(qū)Al中；層疊結構ML，包括交替地層疊在形成有子圖案111的襯底上的絕緣圖案121和導電圖案131 ;縫隙141，用于將相鄰的層疊結構ML分開；以及接觸插塞151，連接至接觸區(qū)Al中的層疊結構ML的導電圖案131。
[0023]子圖案111被布置成在接觸區(qū)A中彼此間隔開。另外，子圖案111可以沿著一個方向用線形圖案化。子圖案111被形成為提供襯底上的臺階差，并且可以由絕緣材料或導電材料形成。
[0024]層疊結構ML中的每個包括從接觸區(qū)A延伸至單元區(qū)A2的絕緣圖案121和導電圖案131。絕緣圖案121和導電圖案131的端部在接觸區(qū)Al中形成臺階結構。臺階結構的每個臺階可以包括至少一個絕緣圖案121和至少一個導電圖案131。包括在臺階結構的每個臺階中的絕緣圖案121和導電圖案131可以被布置成彼此相鄰。子圖案111被布置在臺階結構的臺階的下部中。因此，在接觸區(qū)Al中臺階結構的每個臺階可以向上彎曲。在下文中，將詳細地解釋經由子圖案111形成臺階結構的絕緣圖案121和導電圖案131的形。
[0025]絕緣圖案121和導電圖案131中的每個包括沿著子圖案111的表面形成的第一部分，和沿著襯底(未示出)的表面形成的第二部分。第一部分是布置在子圖案111上的彎曲區(qū)域。即，第一部分覆蓋子圖案111。第二部分是布置在經由子圖案111暴露出的襯底的部分上的平面區(qū)域。即，第二部分位于子圖案111之間。根據子圖案111的寬度和高度而定，絕緣圖案121和導電圖案131的第一部分可以被形成為分別具有比絕緣圖案121和導電圖案131的第二部分的厚度大的厚度。
[0026]接觸插塞151與導電圖案131的第一部分連接，并且突出至導電圖案131的上部。
[0027]形成在單元區(qū)A2中的絕緣圖案121和導電圖案131被溝道層CH穿過。每個溝道層CH的側壁可以被薄層包圍，所述薄層包括隧道絕緣層、數據儲存層以及阻擋絕緣層中的至少一個。
[0028]在本發(fā)明的一個實施例中，由于導電圖案131的第一部分可以彎曲，并且導電圖案131的第一部分可以具有比導電圖案131的第二部分的厚度大的厚度，所以本發(fā)明可以減小接觸缺陷，并且接觸插塞151可以易于連接至導電圖案131。
[0029]圖2A和圖2B是說明根據本發(fā)明的一個實施例的圖1中的半導體器件的效果的截面圖，其中圖1中的半導體器件的部分區(qū)域被放大。具體地，圖2A和圖2B說明沿著圖1中所示的X軸截取的截面圖。
[0030]參見圖2A和圖2B，子圖案111在襯底(未示出)上提供臺階差。在沿著包括由子圖案111限定的臺階差的襯底的表面形成沉積層(例如，121和131)時，形成在子圖案111上的沉積層的部分可以向上彎曲(即，彎曲區(qū)域)，并且形成在襯底的未形成有子圖案111的區(qū)域上的沉積層的部分可以均勻地形成(即，平面區(qū)域)。此時，從襯底層的平面區(qū)域突出的形成在子圖案111上的沉積層的彎曲區(qū)域的厚度可以分別大于形成在未形成有子圖案的襯底上的沉積層的平面區(qū)域的厚度。沉積層的沉積條件和子圖案111的寬度和高度可以預設，使得沉積層的彎曲區(qū)域的厚度分別大于沉積層的平面區(qū)域的厚度。這里，沉積層的沉積條件、子圖案111的寬度和高度可以根據設計條件而不同地設定。
[0031]例如，如圖2A中所示，通過調整子圖案111的寬度和高度，絕緣圖案121的第一部分(彎曲區(qū)域)的厚度b和c可以比絕緣圖案121的第二部分(平面區(qū)域)的厚度大，并且導電圖案131的第一部分(彎曲區(qū)域)的厚度b’和c’可以比導電圖案131的第二部分(平面區(qū)域)的厚度a’的大。因此，在形成接觸孔(用以敞開導電圖案131的第一部分以形成接觸插塞151)的刻蝕工藝中，由于被接觸孔敞開的導電圖案131的厚度大，所以可以保證充足的刻蝕裕度。
[0032]另外，與導電圖案131被均勻地形成而沒有彎曲區(qū)域的情況相比，由于導電圖案131包括為彎曲區(qū)域的第一部分，所以導電圖案131的接觸區(qū)域可以被區(qū)域Xl和X2增大，如圖2B中所示。因此，即使接觸插塞151由于工藝錯誤而移位，接觸插塞151與導電圖案131之間的覆蓋裕度也因接觸插塞151如圖2A和2B中所示連接至導電圖案131的第一部分而得到保證。
[0033]如圖2B中所示，在接觸插塞151被布置成連接至導電圖案131的第一部分的邊緣時，可以最大地保證在形成接觸孔的工藝中的刻蝕裕度。
[0034]圖3A至圖3F是說明一種制造根據本發(fā)明的一個實施例的半導體器件的方法的截面圖。具體地，圖3A至圖3F說明了沿著接觸區(qū)域的X軸截取的截面圖。
[0035]如圖3A中所示，子圖案211形成在襯底201上。緣于在襯底201上形成子圖案211的工藝的中間所得材料具有有臺階差的表面。因此，順序沉積的第一材料層和第二材料層(圖3B中的221和231)可以彎曲。同時，子圖案211之間的間隔距離可以被設定成適用于第一材料層221和第二材料層231的總的沉積厚度，使得第一材料層221和第二材料層231中的每個被形成為彎曲。另外，子圖案211的每個的寬度和高度被設定成適用于工藝條件，使得第一材料層221和第二材料層231中的每個的覆蓋子圖案211的彎曲區(qū)域的厚度大于形成在未形成有子圖案211的襯底201上的第一材料層221和第二材料層231中的每個的平面區(qū)域的厚度。
[0036]如圖3B中所示，第一材料層221和第二材料層231沿著緣于子在襯底201上形成圖案211的工藝的中間所得材料的表面交替地形成。第一材料層221和第二材料層231包括第一部分和第二部分。第一部分沿著子圖案211的表面形成并且向上彎曲。第一部分覆蓋子圖案211。第二部分沿著經由子圖案211暴露出的襯底201的表面形成。S卩，第二部分位于子圖案211之間。第一材料層221和第二材料層231的第一部分的厚度可以比第一材料層221和第二材料層231的第二部分的厚度大。
[0037]第一材料層221和第二材料層231可以由各種材料形成。
[0038]作為一個實例，第一材料層221可以包括絕緣圖案材料，而第二材料層231可以包括導電圖案材料。更具體地，例如，第一材料層221包括氧化硅層，而第二材料層231包括多晶娃層、金屬娃化物層和金屬層中的任意一種。
[0039]作為另一個實例，第一材料層221可以包括絕緣圖案材料，而第二材料層231可以包括相對于第一材料層221的絕緣圖案材料具有刻蝕選擇性的犧牲材料。更具體地，例如，第一材料層221包括氧化娃層,而第二材料層231包括氮化娃層。
[0040]作為又一個實例，第一材料層221包括相對于第二材料層231的材料具有刻蝕選擇性的犧牲材料，而第二材料層231的材料包括導電圖案材料。更具體地，例如，第一材料層221包括未摻雜的多晶娃層,而第二材料層231包括摻雜的多晶娃層。
[0041]在下文中，將參照附圖來解釋第一材料層221包括絕緣圖案材料而第二材料層231包括犧牲材料的實例。
[0042]如圖3C中所示，第一材料層221和第二材料層231的端部被圖案化成臺階結構ST0臺階結構ST包括多個臺階，并且每個臺階可以包括至少一個第一材料層221和至少一個第二材料層231。包括在臺階結構ST的每個臺階中的第一材料層221和第二材料層231被相鄰地布置。圖案化以成臺階結構ST的工藝包括在第一材料層221和第二材料層231上形成光致抗蝕劑圖案(未示出)，以及利用光致抗蝕劑圖案作為刻蝕阻擋層通過刻蝕工藝按形成臺階結構ST的每個臺階的臺階差的高度刻蝕第一材料層221和第二材料層231。這里，每當第一材料層221和第二材料層231被刻蝕并且刻蝕區(qū)域的下部層被暴露出時，在減小光致抗蝕劑圖案的尺寸的同時，重復執(zhí)行第一材料層221的刻蝕和第二材料層231的刻蝕。光致抗蝕劑圖案可以在形成臺階結構ST之后被去除。
[0043]供作參考，盡管在附圖中未示出，但是在將第一材料層221和第二材料層231圖案化成臺階結構之前或之后，可以執(zhí)行在單元區(qū)中形成存儲器單元的工藝。例如，在單元區(qū)中形成穿過第一材料層221和第二材料層231的孔之后，在孔中形成溝道層?？椎慕孛婵梢跃哂兄T如圓形、橢圓形、多邊形等的各種形狀。溝道層可以通過用半導體材料(諸如，多晶硅等)來填充孔的內部來形成、或者通過敞開孔的中心區(qū)域來沿著孔的側壁形成。在孔的中心區(qū)域被溝道層敞開時，孔的敞開的中心區(qū)域可以被填充絕緣材料。溝道層可以形成為各種結構。例如，溝道層可以形成為沿著相對于襯底201的表面的垂直方向穿過第一材料層221和第二材料層231的直線結構。在另一個實例中，溝道層可以形成為如下的結構:包括沿著相對于襯底201的表面的垂直方向的至少兩個直線區(qū)域和沿著相對于襯底201的表面的水平方向的連接直線區(qū)域的管道區(qū)域。
[0044]在形成溝道層之前，在孔的側壁上形成薄層。薄層可以包括阻擋絕緣層、數據儲存層以及隧道絕緣層中的至少一種。
[0045]接著，形成覆蓋被圖案化成臺階結構的第一材料層221和第二材料層231的絕緣層225。此后，形成穿過絕緣層225、第一材料層221和第二材料層231的縫隙(圖1中的141)。縫隙141暴露出第一材料層221和第二材料層231的側壁，并且將第一材料層221和第二材料層231分成多個臺階結構。
[0046]在第一材料層221由絕緣圖案材料形成、而第二材料層231由導電圖案材料形成時，圖1中所示的層疊結構ML可以經由縫隙141形成。
[0047]如圖3D中所示，在第一材料層221由絕緣圖案材料形成、而第二材料層231由犧牲材料形成時，通過去除經由縫隙141暴露出的第二材料層231來形成凹陷區(qū)R。
[0048]如圖3E中所示，通過用導電材料來填充每個凹陷區(qū)R的內部來形成導電圖案235。因此，圖1中所示的層疊結構ML被形成。在用導電材料填充每個凹陷區(qū)R的內部之前，形成包括隧道絕緣層、數據儲存層和阻擋絕緣層中的至少一種的薄層。
[0049]盡管未在附圖中示出，但是在第一材料層221由犧牲材料形成、而第二材料層由導電圖案材料形成時，在通過去除經由縫隙141暴露出的第一材料層221來形成凹陷區(qū)之后，可以通過用絕緣材料填充每個凹陷區(qū)的內部來形成圖1中所示的層疊結構ML。
[0050]參見圖3F，在用絕緣材料(未示出)填充分開層疊結構ML的縫隙141之后，通過刻蝕層疊結構ML的上部的絕緣層225，接觸孔被形成為暴露出層疊結構ML的每個導電圖案235。此后，與層疊結構ML的導電圖案235的每個連接的接觸插塞251通過用導電材料填充每個接觸孔的內部來形成。
[0051]接觸孔形成在子圖案211上，使得接觸插塞251與沿著子圖案211的導電圖案235的第一部分連接。接觸孔以鋸齒形交替地布置。
[0052]接觸孔被形成為根據導電圖案235的高度而具有不同的深度。因此，在刻蝕接觸孔的工藝中，接觸孔可能會不能達到被接觸孔作為目標的相應導電圖案位于的相應深度。如果執(zhí)行過刻蝕以防止刻蝕接觸孔的工藝中的這種問題，則設置在被接觸孔作為目標的導電圖案之下的導電圖案而不是被接觸孔作為目標的導電圖案可以被暴露出。然而，根據本發(fā)明的一個實施例，由于接觸孔被布置成暴露出導電圖案235的第一部分并且導電圖案235的第一部分被形成為相比于其他的部分具有較大的厚度，所以即使執(zhí)行過刻蝕也可以保證刻蝕裕度。因此，本發(fā)明的一個實施例可以解決接觸孔未被敞開的問題，并且可以減小導電圖案235的穿孔現象(punch phenomenon)。
[0053]圖4和圖5是說明根據本發(fā)明的一個實施例的半導體器件的單元結構的立體圖。在圖4和圖5中，為了便于解釋省略了絕緣層。
[0054]圖4說明了溝道層CH具有U形的一個實例。
[0055]如圖4中所示，單元結構包括:管道柵PG、字線WL、至少一個漏極選擇線DSL、以及至少一個源極選擇線SSL，它們層疊在襯底SUB上。字線WL、漏極選擇線DSL以及源極選擇線SSL通過將接觸區(qū)的導電圖案延伸至單元區(qū)來形成。
[0056]單元結構還包括U形的溝道層CH。這里，每個溝道層CH包括形成在管道柵PG中的管道溝道層P_CH、以及與管道溝道層P_CH連接的源極側溝道層S_CH和漏極側溝道層D_CH0
[0057]這里，源極側溝道層S_CH穿過字線WL和源極選擇線SSL，而漏極側溝道層D_CH穿過字線WL和漏極選擇線DSL。另外，源極側溝道層S_CH與源極線SL連接，而漏極側溝道層D_CH與位線BL連接。
[0058]另外，半導體器件還包括插入在溝道層CH和字線WL之間的薄層M。薄層M可以包括阻擋絕緣層、數據儲存層以及隧道絕緣層中的至少一個。例如，薄層M可以包括包圍每個溝道層CH的側壁的隧道絕緣層。另外，薄層M還可以包括包圍隧道絕緣層的數據儲存層。此外，薄層M還可以包括包圍數據儲存層的阻擋絕緣層。
[0059]根據以上結構，串聯(lián)連接的至少一個漏極選擇晶體管、存儲器單元以及至少一個源極選擇晶體管由一個存儲串組成并且被布置成U形。
[0060]圖5說明溝道層CH具有相對于襯底SUB的表面的垂直線的形狀。
[0061]如圖5中所示，單元結構包括至少一個下選擇線LSL、字線WL以及至少一個上選擇線USL，它們順序層疊在形成有源極區(qū)S的襯底SUB上。這里，字線WL具有板形，而上選擇線USL和下選擇線LSL中的至少一種具有線形。下選擇線LSL、字線WL以及上選擇線USL通過將接觸區(qū)的導電圖案延伸至單元區(qū)來形成。
[0062]半導體器件還包括溝道層CH，所述溝道層CH從襯底SUB伸出，并且穿過下選擇線LSL、字線WL以及上選擇線USL。這里，溝道層CH的上部與位線BL連接，而溝道層CH的下部與源極區(qū)S連接。
[0063]另外，半導體器件還包括插入在溝道層CH和字線WL之間的薄層M。薄層M的詳細配置與以上參照圖4所描述的相同。
[0064]根據以上結構，串聯(lián)連接的至少一個下選擇晶體管、存儲器單元以及至少一個上選擇晶體管由一個存儲串組成，并且被布置成行。
[0065]供作參考，以上參照圖4和圖5所述的半導體器件可以通過應用以上所述的制造方法來制造，并且將省略更詳細的制造方法的解釋。
[0066]例如，參照以上附圖僅將三維半導體器件的接觸區(qū)作為一個實例進行解釋。然而，本發(fā)明不限制于本文所列的實施例，并且可以適用于包括接觸結構的任何半導體器件。例如，本發(fā)明也適用于二維半導體器件。
[0067]圖6是說明根據本發(fā)明的一個實施例的存儲系統(tǒng)的框圖。
[0068]參見圖6，根據本發(fā)明的一個實施例的存儲系統(tǒng)1100包括存儲器件1120和存儲器控制器1110。
[0069]存儲器件1120具有在參照圖1至圖5的以上實施例中所描述的結構。另外，存儲器件1120可以是包括多個快閃存儲器芯片的多芯片封裝體。
[0070]存儲器控制器1110被形成為控制存儲器件1120，并且包括靜態(tài)隨機存取存儲器(SRAM) 1111、中央處理單元(CPU) 1112、主機接口 1113、錯誤校正碼(ECC) 1114、以及存儲器接口 1115。SRAM1111用作操作存儲器，CPU1112執(zhí)行用于存儲器控制器1110的數據交換的各種控制操作，以及主機接口 1113包括與存儲系統(tǒng)1100連接的主機的數據交換協(xié)議。另夕卜，ECCl114檢測并校正包括在從存儲器件1120中讀取的數據中的錯誤，以及存儲器接口1115執(zhí)行與存儲器件1120的接口。此外，存儲器控制器1110還可以包括只讀存儲器(ROM)等，存儲用于與主機的接口的碼數據。
[0071]具有以上配置的存儲系統(tǒng)1100可以是存儲器件1120和存儲器控制器1110耦接于其中的存儲卡或固態(tài)盤(SSD)。例如，如果存儲系統(tǒng)1100是SSD，則存儲器控制器1110可以經由如下的各種接口協(xié)議中的一種與外部通信，諸如通用串行總線(USB)、多媒體卡(MMC)、快速外圍組件互連(PC1-E)、串行高級技術附件(SATA)、并行高級技術附件(PATA)、加強型小型設備接口(ESDI)以及智能驅動電子(IDE)等。
[0072]圖7是說明根據本發(fā)明的一個實施例的計算系統(tǒng)的框圖。
[0073]參見圖7，根據本發(fā)明的一個實施例的計算系統(tǒng)1200可以包括:CPU1220、RAM1230、用戶接口 1240、調制解調器1250以及存儲系統(tǒng)1210，它們與系統(tǒng)總線1260電連接。另外，如果計算系統(tǒng)1200是移動設備，則用于提供用于計算系統(tǒng)1200的操作電壓的電池還可以包括在計算系統(tǒng)1200中。此外，應用芯片組、照相機圖像處理器(CIS)、以及移動動態(tài)隨機存取存儲器(DRAM)等還可以包括在計算系統(tǒng)1200中。
[0074]如以上參照圖6所述，存儲系統(tǒng)1210可以包括存儲器件1212和存儲器控制器1211。
[0075]本發(fā)明可以通過將導電圖案在接觸區(qū)中經由子圖案形成彎曲的，來保證在形成用于形成插塞的接觸孔的工藝中的刻蝕裕度和覆蓋裕度。因此，本發(fā)明可以降低在導電圖案的接觸區(qū)中形成接觸插塞的工藝的難度水平。
[0076]在附圖和說明書中，已經公開了本發(fā)明的典型的示例性實施例，并且盡管利用了特定的術語，但是這些術語僅用于一般性和描述性的意義，并非出于限制的目的。對于本發(fā)明的范圍，將在所附權利要求中陳述。因此，對于本領域的普通技術人員將理解的是，在不脫離通過所附權利要求所限定的本發(fā)明的精神和范圍的情況下，可以在形式和細節(jié)上進行各種變化。
[0077]通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g方案。
[0078]技術方案1.一種半導體器件，包括:
[0079]襯底，在所述襯底上限定有接觸區(qū)和單元區(qū)；
[0080]子圖案，所述子圖案形成在所述襯底上所述接觸區(qū)中；以及
[0081]絕緣圖案和導電圖案，所述絕緣圖案和所述導電圖案沿著所述子圖案交替地層疊。
[0082]技術方案2.如技術方案I所述的半導體器件，其中，所述絕緣圖案和所述導電圖案的端部在所述接觸區(qū)中被形成為臺階結構。
[0083]技術方案3.如技術方案2所述的半導體器件，其中，所述臺階結構的每個臺階包括至少一個所述絕緣圖案和至少一個所述導電圖案。
[0084]技術方案4.如技術方案2所述的半導體器件，其中，所述子圖案被布置在所述臺階結構中的臺階的下部中。
[0085]技術方案5.如技術方案I所述的半導體器件，還包括:
[0086]接觸插塞，所述接觸插塞與所述導電圖案的覆蓋所述子圖案的部分連接。
[0087]技術方案6.如技術方案5所述的半導體器件，其中，所述接觸插塞與所述導電圖案的所述部分的邊緣連接。
[0088]技術方案7.如技術方案I所述的半導體器件，其中，所述絕緣圖案和所述導電圖案的第一部分的厚度大于所述絕緣圖案和所述導電圖案的相應的第二部分的厚度，所述第一部分覆蓋所述子圖案，所述第二部分設置在所述子圖案之間。
[0089]技術方案8.如技術方案I所述的半導體器件，其中，所述絕緣圖案和所述導電圖案延伸至所述單元區(qū)。
[0090]技術方案9.如技術方案8所述的半導體器件，還包括:
[0091 ] 溝道層，所述溝道層穿過形成在所述單元區(qū)中的所述絕緣圖案和所述導電圖案。
[0092]技術方案10.—種半導體器件,包括:
[0093]襯底；
[0094]子圖案，所述子圖案形成在所述襯底上；
[0095]導電圖案，所述導電圖案沿著所述子圖案形成，其中，所述導電圖案包括覆蓋所述子圖案的部分；以及
[0096]接觸插塞，所述接觸插塞與所述導電圖案的所述部分連接。
[0097]技術方案11.一種制造半導體器件的方法，所述方法包括以下步驟:
[0098]在襯底上形成子圖案；
[0099]形成臺階結構，所述臺階結構包括絕緣圖案和導電圖案，其中，所述絕緣圖案與所述導電圖案沿著所述子圖案交替地層疊；以及
[0100]形成接觸插塞，所述接觸插塞與所述臺階結構的所述導電圖案連接。
[0101]技術方案12.如技術方案11所述的方法，其中，形成所述臺階結構的步驟包括以下步驟:
[0102]沿著所述子圖案交替地層疊第一材料層與第二材料層；
[0103]將所述第一材料層和所述第二材料層的端部圖案化作為所述臺階結構；以及
[0104]形成縫隙，所述縫隙穿過所述第一材料層和所述第二材料層。
[0105]技術方案13.如技術方案12所述的方法，其中，所述第一材料層和所述第二材料層的第一部分的厚度大于所述第一材料層和所述第二材料層的相應的第二部分的厚度，所述第一部分覆蓋所述子圖案，所述第二部分設置在所述子圖案之間。
[0106]技術方案14.如技術方案12所述的方法，其中，所述第一材料層包括絕緣圖案材料，而所述第二材料層包括導電圖案材料。
[0107]技術方案15.如技術方案12所述的方法，其中，所述第一材料層包括絕緣圖案材料，而所述第二材料層包括相對于所述第一材料層的所述絕緣圖案材料具有刻蝕選擇性的犧牲材料。
[0108]技術方案16.如技術方案15所述的方法，在形成所述縫隙的步驟之后，還包括以下步驟:
[0109]去除由所述犧牲材料形成的所述第二材料層，以形成凹陷區(qū)；以及
[0110]用導電材料填充所述凹陷區(qū)，以形成所述導電圖案。
[0111]技術方案17.如技術方案12所述的方法,其中，所述第一材料層包括相對于所述第二材料層的材料具有刻蝕選擇性的犧牲材料，而所述第二材料層的材料包括導電圖案材料。
[0112]技術方案18.如技術方案17所述的方法，在形成所述縫隙的步驟之后，還包括以下步驟:
[0113]去除由所述犧牲材料形成的所述第一材料層，以形成凹陷區(qū)；以及
[0114]在所述凹陷區(qū)的內部形成所述絕緣圖案。
[0115]技術方案19.如技術方案11所述的方法，其中，所述接觸插塞與所述導電圖案的覆蓋所述子圖案的部分連接。
[0116]技術方案20.如技術方案19所述的方法，其中，所述接觸插塞與所述導電圖案的所述部分的邊緣連接。
【權利要求】
1.一種半導體器件，包括: 襯底，在所述襯底上限定有接觸區(qū)和單元區(qū)； 子圖案，所述子圖案形成在所述襯底上所述接觸區(qū)中；以及 絕緣圖案和導電圖案，所述絕緣圖案和所述導電圖案沿著所述子圖案交替地層疊。
2.如權利要求1所述的半導體器件，其中，所述絕緣圖案和所述導電圖案的端部在所述接觸區(qū)中被形成為臺階結構。
3.如權利要求2所述的半導體器件，其中，所述臺階結構的每個臺階包括至少一個所述絕緣圖案和至少一個所述導電圖案。
4.如權利要求2所述的半導體器件，其中，所述子圖案被布置在所述臺階結構中的臺階的下部中。
5.如權利要求1所述的半導體器件，還包括: 接觸插塞，所述接觸插塞與所述導電圖案的覆蓋所述子圖案的部分連接。
6.如權利要求5所述的半導體器件，其中，所述接觸插塞與所述導電圖案的所述部分的邊緣連接。
7.如權利要求1所述的半導體器件，其中，所述絕緣圖案和所述導電圖案的第一部分的厚度大于所述絕緣圖案和所述導電圖案的相應的第二部分的厚度，所述第一部分覆蓋所述子圖案，所述第二部分設置在所述子圖案之間。
8.如權利要求1所述的半導體器件，其中，所述絕緣圖案和所述導電圖案延伸至所述單元區(qū)。
9.如權利要求8所述的半導體器件，還包括: 溝道層，所述溝道層穿過形成在所述單元區(qū)中的所述絕緣圖案和所述導電圖案。
10.一種半導體器件，包括: 襯底； 子圖案，所述子圖案形成在所述襯底上； 導電圖案，所述導電圖案沿著所述子圖案形成，其中，所述導電圖案包括覆蓋所述子圖案的部分；以及 接觸插塞，所述接觸插塞與所述導電圖案的所述部分連接。
【文檔編號】H01L23/522GK104425445SQ201410020654
【公開日】2015年3月18日 申請日期:2014年1月16日 優(yōu)先權日:2013年8月21日
【發(fā)明者】李炫虎 申請人:愛思開海力士有限公司