于金屬接觸和互連件間具覆蓋層的集成電路及其制造方法
于金屬接觸和互連件間具覆蓋層的集成電路及其制造方法
【專利摘要】本發(fā)明涉及于金屬接觸和互連件間具覆蓋層的集成電路及其制造方法，提供的是一種用于制造集成電路的方法。在示例性具體實施例中，用于制造集成電路的方法包括形成電性連接至裝置的金屬接觸結(jié)構(gòu)。選擇性地在金屬接觸結(jié)構(gòu)上形成覆蓋層，并且在覆蓋層上方沉積層間(interlayer)介電材料。在層間介電材料上方沉積及圖案化金屬硬掩模，以界定層間介電材料的曝露區(qū)。本方法蝕刻層間介電材料的曝露區(qū)，以曝露至少一部分覆蓋層。本方法包括以蝕刻劑移除金屬硬掩模，而覆蓋層則將金屬接觸結(jié)構(gòu)與蝕刻劑完全分隔。沉積金屬以形成穿過覆蓋層電性連接至金屬接觸結(jié)構(gòu)的導電通孔。
【專利說明】于金屬接觸和互連件間具覆蓋層的集成電路及其制造方法【技術(shù)領(lǐng)域】
[0001]本發(fā)明的【技術(shù)領(lǐng)域】大致關(guān)于集成電路以及用于制造積電路的方法，并且更尤指集成電路以及用于制造在金屬接觸結(jié)構(gòu)與金屬互連件之間包括覆蓋層的集成電路的方法。
【背景技術(shù)】
[0002]光阻掩模在半導體工業(yè)中通常是用于圖案化如半導體或介電質(zhì)之類的材料。在一個廣為人知的應用中，光阻掩模在雙鑲嵌制程(dual damascene process)中是用于在半導體裝置后段(BEOL)金屬化期間形成金屬互連件。雙鑲嵌制程含括在覆于金屬接觸結(jié)構(gòu)或如銅層等金屬導體層上的介電層上形成光阻掩模。接著根據(jù)光阻掩模蝕刻介電層以形成曝露下方的金屬接觸結(jié)構(gòu)或金屬導體層的通孔及/或凹槽(trench)。統(tǒng)稱為雙鑲嵌結(jié)構(gòu)的通孔及凹槽通常是使用兩道微影步驟予以界定。于進行微影步驟之后，在沉積導電材料至通孔及/或凹槽以形成互連件之前從介電層移除光阻掩模。
[0003]隨著半導體裝置持續(xù)比例化(scaling)，對通孔及凹槽達到所需關(guān)鍵尺寸變得更加困難。因此，金屬硬掩模逐漸被用來對通孔及凹槽提供更佳的構(gòu)形控制(profilecontrol) 0金屬硬掩模通常是由鈦(Ti)或鈦氮化物(TiN)所構(gòu)成。通常在形成雙鑲嵌結(jié)構(gòu)的通孔及/或凹槽之后進行濕蝕刻制程以移除金屬硬掩模。在現(xiàn)有制程中，期望濕蝕刻制程使用的是有效移除金屬硬掩模而不影響下方的金屬導體和介電材料的蝕刻劑化學。換句話說，需要的是金屬掩模蝕刻速率遠快于金屬導體層 和介電層蝕刻速率的蝕刻劑化學。
[0004]然而，鈦氮化物通常是同時作為金屬硬掩模并且作為金屬接觸結(jié)構(gòu)中的阻障金屬。因此，可能難以或無法使用濕蝕刻劑在進行曝露含括有鈦氮化物阻障金屬的金屬接觸結(jié)構(gòu)的雙鑲嵌制程之后選擇性移除鈦氮化物硬掩模。具體而言，蝕刻劑將在移除金屬硬掩模期間于金屬接觸結(jié)構(gòu)中侵蝕而形成孔洞(void)?；蛘?，相同的金屬無法用于金屬硬掩模并且用在金屬接觸結(jié)構(gòu)中。
[0005]因此，期望提供改良型集成電路以及有助于移除金屬硬掩模，同時又避免侵蝕(attack)下方的金屬接觸結(jié)構(gòu)的集成電路改良型制造方法。另外，期望提供集成電路以及在金屬接觸結(jié)構(gòu)與金屬互連結(jié)構(gòu)之間形成覆蓋層的集成電路制造方法。還有，其它期望特征及特性搭配附圖及前述【技術(shù)領(lǐng)域】與【背景技術(shù)】經(jīng)由后續(xù)實施方式及所附權(quán)利要求書將變得顯而易知。
【發(fā)明內(nèi)容】
[0006]提供的是一種集成電路及用于制造集成電路的方法。在一個示例性具體實施例中，用于制造集成電路的方法包括形成電性連接至裝置的金屬接觸結(jié)構(gòu)。在金屬接觸結(jié)構(gòu)上選擇性地形成覆蓋層，并且在覆蓋層上方沉積層間介電材料。在層間介電材料上方沉積及圖案化金屬硬掩模，以界定層間介電材料的曝露區(qū)。本方法蝕刻層間介電材料的曝露區(qū)，以曝露至少一部分覆蓋層。本方法包括以蝕刻劑移除金屬硬掩模，同時將金屬接觸結(jié)構(gòu)與蝕刻劑完全分隔。沉積金屬以形成穿過覆蓋層而電性連接至金屬接觸結(jié)構(gòu)的導電通孔。[0007]根據(jù)另一個具體實施例，提供用于制造集成電路的方法。本方法在半導體襯底上方形成金屬結(jié)構(gòu)并且在金屬結(jié)構(gòu)上選擇性地沉積覆蓋層。在覆蓋層上方形成金屬圖案。本方法包括使用金屬圖案作為掩模而形成孔穴(aperture)至覆蓋層。本方法以蝕刻劑移除金屬圖案并且填充孔穴以形成電性連接至金屬結(jié)構(gòu)的導電通孔。
[0008]在另一個具體實施例中，提供的是一種集成電路。本集成電路包括電性連接至電氣裝置的金屬接觸結(jié)構(gòu)。在金屬接觸結(jié)構(gòu)上形成導電性覆蓋層。集成電路還包括穿過導電性覆蓋層電性連接至金屬接觸結(jié)構(gòu)的導電通孔。
【專利附圖】
【附圖說明】
[0009]將搭配底下【專利附圖】
【附圖說明】的是集成電路以及在金屬接觸與互連件之間具有覆蓋層的集成電路制造方法的具體實施例，并且其中:
[0010]圖1至圖6是包括用于連接至金屬互連件的金屬接觸結(jié)構(gòu)的一部分集成電路的剖面圖、以及根據(jù)本文各種具體實施例用于制造集成電路的方法步驟。
[0011]主要組件符號說明
[0012]10集成電路
[0013]12半導體襯底 [0014]14裝置
[0015]16柵極結(jié)構(gòu)
[0016]18柵極電極
[0017]20柵極絕緣層
[0018]24主動區(qū)
[0019]30金屬硅化物區(qū)
[0020]32、34 間隔件
[0021]40介電材料
[0022]42接觸開口
[0023]44接觸部位
[0024]50金屬接觸結(jié)構(gòu)
[0025]52阻障金屬
[0026]54栓插金屬
[0027]56頂部表面
[0028]60覆蓋層
[0029]64鈍化層
[0030]66層間介電質(zhì)
[0031]70金屬硬掩模
[0032]72曝露區(qū)
[0033]76通孔孔穴
[0034]78至少一部分
[0035]80導電通孔
[0036]82金屬互連件?！揪唧w實施方式】
[0037]下文的實施方式在本質(zhì)上僅屬示例性并且其用意非受限于本文所主張的集成電路或用于制造集成電路的方法。此外，其用意非受限于前述【技術(shù)領(lǐng)域】、【背景技術(shù)】或發(fā)明說明中、或下文實施方式中所呈現(xiàn)的任何明示或暗示的理論。
[0038]如本文所述的集成電路及具有金屬接觸結(jié)構(gòu)和金屬互連件的集成電路制造方法避免形成金屬互連件用現(xiàn)有制程所面臨的問題。例如，本文所述的方法提供在金屬接觸結(jié)構(gòu)上方形成導電覆蓋層。在用介電材料覆蓋覆蓋層之后，可進行使用金屬硬掩模的雙鑲嵌或其它微影步驟曝露至少一部分覆蓋層。接著，可以適合的蝕刻劑移除金屬硬掩模。由于覆蓋層包覆金屬接觸結(jié)構(gòu)，故蝕刻劑在移除金屬硬掩模期間不會接觸金屬接觸結(jié)構(gòu)。因此，用以移除金屬硬掩模的蝕刻劑的選擇不受限于金屬接觸結(jié)構(gòu)的組成。還有，具有由如同金屬硬掩模的金屬所制成的金屬接觸結(jié)構(gòu)的集成電路是由于金屬硬掩模移除制程而未于其頂部表面處或附近出現(xiàn)孔洞。
[0039]圖1至圖6是根據(jù)各種具體實施例描述部分完成的集成電路以及部分完成的集成電路的制造方法。集成電路的各種設(shè)計步驟和組成是廣為人知，故為了簡潔，許多現(xiàn)有步驟在本文將僅予以簡述或?qū)⑵淙渴÷远刺峁┮阎瞥碳毠?jié)。還有，注意到集成電路包括數(shù)量不定的組件，從而圖中所示的單一組件可代表多個組件。
[0040]在圖1中，于示例性具體實施例中，用于制造集成電路10的方法始于提供半導體襯底12。半導體襯底12較佳的是硅襯底(術(shù)語「硅襯底」含括半導體產(chǎn)業(yè)中常用的較純硅材料以及混雜如鍺和諸如此類等其它元素的硅)。或者，可將半導體襯底12實現(xiàn)成鍺、砷化鎵、以及諸如此類，或半導體襯底12可包括不同半導體材料層。
[0041]在圖1中，在半導體襯底12上形成裝置14。為了描述，圖1所示的裝置14是MOS晶體管。所述裝置14包括在半導體襯底12上形成的柵極結(jié)構(gòu)16。柵極結(jié)構(gòu)16包括通過柵極絕緣層20而與半導體襯底12分隔的柵極電極18。裝置14還包括如漏極/源極區(qū)等在半導體襯底12內(nèi)形成在柵極結(jié)構(gòu)16周圍的主動區(qū)24。也可對先進場效晶體管提供擴展區(qū)(extension region)?？稍谥鲃訁^(qū)24中與門極電極18上(未圖標)形成金屬娃化物區(qū)30?？捎跂艠O電極18的側(cè)壁形成間隔件32與34 (spacer)而對柵極電極18修制(tailor)主動區(qū)24及/或金屬硅化物區(qū)30的形狀和間隔。
[0042]在圖1中，在裝置14上方形成介電材料40。接觸開口 42是被蝕刻到介電材料40內(nèi)以使接觸部位44 (contact site)曝露于裝置14的柵極電極18及/或主動區(qū)24 (若有用到則包括金屬硅化物區(qū)30)。在接觸開口 42內(nèi)形成金屬接觸結(jié)構(gòu)50。具體而言，在接觸部位44上并且沿著每一個接觸開口 42的側(cè)壁沉積如鈦氮化物等阻障金屬52。接著，在阻障金屬52上沉積如銅等栓插金屬54(plug metal)以填充接觸開口 42并且在部分形成的集成電路10中形成金屬接觸結(jié)構(gòu)50。如圖所示，每一個金屬接觸結(jié)構(gòu)50都包括頂部表面56。一般而言，阻障金屬52和栓插金屬54是以通過化學機械平整化(CMP)移除的表覆層(overburden)予以沉積而如圖標提供具有頂部表面56的金屬接觸結(jié)構(gòu)50。
[0043]在圖2中，在金屬接觸結(jié)構(gòu)50的頂部表面56上選擇性形成覆蓋層60。示例性覆蓋層60可為導電性組件或合金，未受限地包括鈷鎢磷化物(CoWP)、鈷鎢硼化物(CoWB)Jl鎳、鎳磷化物(NiP)、鈀、以及鉬?？赏ㄟ^無電鍍敷(plating)制程形成覆蓋層60。此制程可包括用于經(jīng)由先前處理移除任何殘留物的預清理步驟。接著，對金屬接觸結(jié)構(gòu)50的頂部表面56涂敷水性種晶溶液(aqueous seeding solution)。種晶溶液在金屬接觸結(jié)構(gòu)50的頂部表面56上,也就是阻障金屬52與栓插金屬54兩者上,形成晶種層(seed layer)?？稍谝曅枰臒岱纸獠襟E期間熱分解晶種層。接著，對晶種層涂敷鍍敷溶液。無電鍍敷制程選擇性地在金屬接觸結(jié)構(gòu)50上形成覆蓋層60。值得注意的是，未在介電材料40上形成覆蓋層60。在示例性具體實施例中，無電鍍敷覆蓋層60是形成具有大約2納米(nm)至大約5納米的厚度。
[0044]如圖2所示，在介電材料40和覆蓋層60上方形成鈍化層64。示例性鈍化層64為如NBLoK之類的氮摻雜硅碳化物層。還有，在鈍化層64上方形成層間介電質(zhì)66。層間介電質(zhì)66可為低k材料或超低k材料。例如，層間介電質(zhì)66可為有機硅酸鹽玻璃(SiCOH)及/或娃酸四乙酯(TEOS)。還有,層間介電質(zhì)66可包括超過一層介電材料。
[0045]在圖3中，根據(jù)現(xiàn)有的微影制程步驟在層間介電質(zhì)66上方沉積并且圖案化金屬硬掩模70。示例性金屬硬掩模70是鈦氮化物。如圖所示，選擇性地圖案化金屬硬掩模70以在金屬接觸結(jié)構(gòu)50上方提供層間介電質(zhì)66的曝露區(qū)72。金屬硬掩模70的圖案化可為用于在層間介電質(zhì)66中循序形成一個或多個凹槽以及一個或多個通孔的部分雙鑲嵌制程。雙鑲嵌制程是廣為人知，為了易于描述并且避免混淆本技術(shù)主題，本文不對其多作細述。在示例性具體實施例中，在凹槽先制金屬硬掩模(TFMHM)制程中出現(xiàn)金屬硬掩模70的圖案化。
[0046]圖4表不使用金屬硬掩模70作為掩模蝕刻層間介電質(zhì)66的曝露區(qū)72所形成的通孔孔穴76的制作。示例性蝕刻制程為反應式離子蝕刻。蝕刻移除金屬接觸結(jié)構(gòu)50之上的層間介電質(zhì)66和鈍化層64。還有，蝕刻曝露每一個金屬接觸結(jié)構(gòu)50之上的覆蓋層60的至少一部分78。
[0047]在圖5中，從集成電路10移除金屬硬掩模70。具體而言，金屬硬掩模70是使用適當蝕刻劑化學予以選擇性濕蝕刻。例如，蝕刻劑可為過氧化氫或含臭氧混合物。蝕刻劑侵蝕并且移除金屬硬掩模70，但覆蓋層60、鈍化層64以及層監(jiān)介電質(zhì)66于至少移除金屬硬掩模70期間實質(zhì)不受蝕刻劑影響。例如，覆蓋層60、鈍化層64以及層間介電質(zhì)66抵抗蝕刻劑的侵蝕至少兩分鐘。因此，金屬接觸結(jié)構(gòu)50，以及尤其是阻障金屬52在阻障金屬與金屬硬掩模70為相同金屬時，不受蝕刻劑影響。就結(jié)構(gòu)而言，金屬接觸結(jié)構(gòu)50是由覆蓋層60、鈍化層64以及介電材料40所包覆。因此，金屬接觸結(jié)構(gòu)50是完全與蝕刻劑分隔。
[0048]在圖6中，是通過沉積如銅等導電材料至通孔孔穴76內(nèi)以形成金屬互連件82，從而形成導電通孔80。如圖所示，導電通孔80鄰接(abut)覆蓋層60的先前曝露部位78。因為示例性覆蓋層60呈導電性，故導電通孔80與金屬接觸結(jié)構(gòu)50電性互通。進一步處理可包括形成額外的金屬化層以完成金屬互連件82及/或其它后端(BEOL)制程步驟。
[0049]如圖所示，圖6的集成電路10包括連接至覆于半導體襯底12上的裝置14的金屬接觸結(jié)構(gòu)50、形成于金屬接觸結(jié)構(gòu)50上的導電性覆蓋層60、以及穿過導電性覆蓋層60電性連接至金屬接觸結(jié)構(gòu)50的導電通孔80。如上所述，因為金屬硬掩模蝕刻劑的侵蝕受到抑制，所以集成電路10在金屬接觸結(jié)構(gòu)50中呈現(xiàn)改良型金屬完整性。這在金屬接觸結(jié)構(gòu)50包括成分如同金屬硬掩模70的阻障金屬52時(如兩者都為鈦氮化物時)特別有助益。還有，覆蓋層60的使用在蝕刻或破壞金屬接觸結(jié)構(gòu)50的相關(guān)考量降低或消除時，對蝕刻劑提供更廣泛的選用范圍以供移除金屬硬掩模70。[0050]盡管已在前述實施方式中呈現(xiàn)至少一個示例性具體實施例，應了解仍存在大量變化。也應了解本文所述的示例性具體實施例用意不在于以任何方式限制所主張的技術(shù)主題的范疇、利用性、或配置。反而，前述實施方式將提供所屬領(lǐng)域的技術(shù)人員便利的藍圖以供實現(xiàn)所述的具體實施例。應理解可在組件功能及配置可作各種變更而不脫離權(quán)利要求所界定的范疇，權(quán)利要求包括本專利申請案在申請時的已知均等物及可預測的均等物。
【權(quán)利要求】
1.一種用于制造集成電路的方法，該方法包含: 形成電性連接至裝置的金屬接觸結(jié)構(gòu)； 在該金屬接觸結(jié)構(gòu)上選擇性地形成覆蓋層； 在該覆蓋層上方沉積層間介電材料； 在該層間介電材料上方沉積及圖案化金屬硬掩模，以界定該層間介電材料的曝露區(qū)； 蝕刻該層間介電材料的該曝露區(qū)，以曝露該覆蓋層的至少一部分； 以蝕刻劑移除該金屬硬掩模，其中，該覆蓋層使該金屬接觸結(jié)構(gòu)完全與該蝕刻劑分隔；以及 沉積金屬以形成穿過該覆蓋層而電性連接至該金屬接觸結(jié)構(gòu)的導電通孔。
2.根據(jù)權(quán)利要求1所述的方法，其中，選擇性地形成覆蓋層包含選擇性地形成無電鍍敷覆蓋層。
3.根據(jù)權(quán)利要求1所述的方法，其中，選擇性地形成覆蓋層包含以無電鍍敷制程選擇性地沉積導電層。
4.根據(jù)權(quán)利要求1所述的方法，其中，選擇性地形成覆蓋層包含選擇性地形成具有大約2納米(nm)至大約5納米厚度的無電鍍敷覆蓋層。
5.根據(jù)權(quán)利要求1所述的方法，更包含于該覆蓋層上沉積鈍化層，其中，在該覆蓋層上方沉積層間介電材料包含在該鈍化層上沉積層間介電材料。
6.根據(jù)權(quán)利要求1所述的方法，更包含于該覆蓋層上沉積NBLoK鈍化層，其中，于該覆蓋層上方沉積層間介電材料包含在該NBLoK鈍化層上沉積層間介電材料。
7.根據(jù)權(quán)利要求1所述的方法，其中，于該覆蓋層上方沉積層間介電材料包含于該覆蓋層上方沉積低k或超低k介電材料。
8.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含: 在半導體襯底上方形成裝置； 在該裝置上方沉積介電材料； 穿過該介電材料蝕刻接觸開口，以曝露該裝置；以及 以金屬填充該接觸開口而對該裝置形成該金屬接觸結(jié)構(gòu)，其中，在該覆蓋層上方沉積層間介電材料包含在該覆蓋層和該介電材料上方沉積層間介電材料。
9.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含形成包含阻障金屬和栓插金屬的金屬接觸結(jié)構(gòu)，以及其中，該阻障金屬和該金屬硬掩模包含相同的金屬。
10.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含形成包含阻障金屬和栓插金屬的金屬接觸結(jié)構(gòu)，以及其中，該阻障金屬和該金屬硬掩模為鈦氮化物。
11.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含形成包含阻障金屬和栓插金屬的金屬接觸結(jié)構(gòu)，其中，該阻障金屬和該金屬硬掩模為鈦氮化物，其中，以蝕刻劑移除該金屬硬掩模包含以過氧化氫移除該金屬硬掩模，以及其中，該覆蓋層將該阻障金屬與該過氧化氫完全分隔。
12.一種用于制造集成電路的方法，該方法包含: 在半導體襯底上方形成金屬結(jié)構(gòu)； 在該金屬結(jié)構(gòu)上選擇性地沉積覆蓋層； 在該覆蓋層上方形成金屬圖案；使用該金屬圖案作為掩模而形成孔穴至該覆蓋層； 以蝕刻劑移除該金屬圖案；以及 填充該孔穴以形成電性連接至該金屬結(jié)構(gòu)的導電通孔。
13.根據(jù)權(quán)利要求12所述的方法，其中，選擇性地沉積覆蓋層包含選擇性地沉積無電鍍敷覆蓋層。
14.根據(jù)權(quán)利要求12所述的方法，其中，選擇性地沉積覆蓋層包含以無電鍍敷制程選擇性地沉積導電層。
15.根據(jù)權(quán)利要求12所述的方法，其中，選擇性地沉積覆蓋層包含選擇性地沉積具有大約2納米(nm)到大約5納米厚度的無電鍍敷覆蓋層。
16.根據(jù)權(quán)利要求12所述的方法，更包含: 在該覆蓋層上沉積鈍化層；以及 在該鈍化層上沉積層間介電材料，其中，在該覆蓋層上方形成金屬圖案包含在該層間介電材料上方形成金屬圖案。
17.根據(jù)權(quán)利要求12所述的方 法，其中，在半導體襯底上方形成金屬結(jié)構(gòu)包含: 在該半導體襯底上方形成裝置； 在該裝置上方沉積介電材料； 穿過該介電材料蝕刻接觸開口，以曝露該裝置；以及 以金屬填充該接觸開口而形成與該裝置電性接觸的該金屬結(jié)構(gòu)。
18.根據(jù)權(quán)利要求12所述的方法，其中，在半導體襯底上方形成金屬結(jié)構(gòu)包含在半導體襯底上方形成包含阻障金屬和栓插金屬的金屬結(jié)構(gòu)，以及其中，該阻障金屬和該金屬圖案包含相同的金屬。
19.根據(jù)權(quán)利要求12所述的方法，其中，在半導體襯底上方形成金屬結(jié)構(gòu)包含在半導體襯底上方形成包含阻障金屬和栓插金屬的金屬結(jié)構(gòu)，以及其中，該阻障金屬和該金屬圖案為鈦氮化物。
20.一種集成電路，包含: 電性連接至電氣裝置的金屬接觸結(jié)構(gòu)； 形成于該金屬接觸結(jié)構(gòu)上的導電性覆蓋層；以及 穿過該導電性覆蓋層而電性連接至該金屬接觸結(jié)構(gòu)的導電通孔。
【文檔編號】H01L23/528GK104008996SQ201410059033
【公開日】2014年8月27日 申請日期:2014年2月21日 優(yōu)先權(quán)日:2013年2月27日
【發(fā)明者】T·胡伊辛加, C·彼得斯, A·奧特, A·普羅伊塞 申請人:格羅方德半導體公司
【專利摘要】本發(fā)明涉及于金屬接觸和互連件間具覆蓋層的集成電路及其制造方法，提供的是一種用于制造集成電路的方法。在示例性具體實施例中，用于制造集成電路的方法包括形成電性連接至裝置的金屬接觸結(jié)構(gòu)。選擇性地在金屬接觸結(jié)構(gòu)上形成覆蓋層，并且在覆蓋層上方沉積層間(interlayer)介電材料。在層間介電材料上方沉積及圖案化金屬硬掩模，以界定層間介電材料的曝露區(qū)。本方法蝕刻層間介電材料的曝露區(qū)，以曝露至少一部分覆蓋層。本方法包括以蝕刻劑移除金屬硬掩模，而覆蓋層則將金屬接觸結(jié)構(gòu)與蝕刻劑完全分隔。沉積金屬以形成穿過覆蓋層電性連接至金屬接觸結(jié)構(gòu)的導電通孔。
【專利說明】于金屬接觸和互連件間具覆蓋層的集成電路及其制造方法【技術(shù)領(lǐng)域】
[0001]本發(fā)明的【技術(shù)領(lǐng)域】大致關(guān)于集成電路以及用于制造積電路的方法，并且更尤指集成電路以及用于制造在金屬接觸結(jié)構(gòu)與金屬互連件之間包括覆蓋層的集成電路的方法。
【背景技術(shù)】
[0002]光阻掩模在半導體工業(yè)中通常是用于圖案化如半導體或介電質(zhì)之類的材料。在一個廣為人知的應用中，光阻掩模在雙鑲嵌制程(dual damascene process)中是用于在半導體裝置后段(BEOL)金屬化期間形成金屬互連件。雙鑲嵌制程含括在覆于金屬接觸結(jié)構(gòu)或如銅層等金屬導體層上的介電層上形成光阻掩模。接著根據(jù)光阻掩模蝕刻介電層以形成曝露下方的金屬接觸結(jié)構(gòu)或金屬導體層的通孔及/或凹槽(trench)。統(tǒng)稱為雙鑲嵌結(jié)構(gòu)的通孔及凹槽通常是使用兩道微影步驟予以界定。于進行微影步驟之后，在沉積導電材料至通孔及/或凹槽以形成互連件之前從介電層移除光阻掩模。
[0003]隨著半導體裝置持續(xù)比例化(scaling)，對通孔及凹槽達到所需關(guān)鍵尺寸變得更加困難。因此，金屬硬掩模逐漸被用來對通孔及凹槽提供更佳的構(gòu)形控制(profilecontrol) 0金屬硬掩模通常是由鈦(Ti)或鈦氮化物(TiN)所構(gòu)成。通常在形成雙鑲嵌結(jié)構(gòu)的通孔及/或凹槽之后進行濕蝕刻制程以移除金屬硬掩模。在現(xiàn)有制程中，期望濕蝕刻制程使用的是有效移除金屬硬掩模而不影響下方的金屬導體和介電材料的蝕刻劑化學。換句話說，需要的是金屬掩模蝕刻速率遠快于金屬導體層 和介電層蝕刻速率的蝕刻劑化學。
[0004]然而，鈦氮化物通常是同時作為金屬硬掩模并且作為金屬接觸結(jié)構(gòu)中的阻障金屬。因此，可能難以或無法使用濕蝕刻劑在進行曝露含括有鈦氮化物阻障金屬的金屬接觸結(jié)構(gòu)的雙鑲嵌制程之后選擇性移除鈦氮化物硬掩模。具體而言，蝕刻劑將在移除金屬硬掩模期間于金屬接觸結(jié)構(gòu)中侵蝕而形成孔洞(void)?；蛘?，相同的金屬無法用于金屬硬掩模并且用在金屬接觸結(jié)構(gòu)中。
[0005]因此，期望提供改良型集成電路以及有助于移除金屬硬掩模，同時又避免侵蝕(attack)下方的金屬接觸結(jié)構(gòu)的集成電路改良型制造方法。另外，期望提供集成電路以及在金屬接觸結(jié)構(gòu)與金屬互連結(jié)構(gòu)之間形成覆蓋層的集成電路制造方法。還有，其它期望特征及特性搭配附圖及前述【技術(shù)領(lǐng)域】與【背景技術(shù)】經(jīng)由后續(xù)實施方式及所附權(quán)利要求書將變得顯而易知。
【發(fā)明內(nèi)容】
[0006]提供的是一種集成電路及用于制造集成電路的方法。在一個示例性具體實施例中，用于制造集成電路的方法包括形成電性連接至裝置的金屬接觸結(jié)構(gòu)。在金屬接觸結(jié)構(gòu)上選擇性地形成覆蓋層，并且在覆蓋層上方沉積層間介電材料。在層間介電材料上方沉積及圖案化金屬硬掩模，以界定層間介電材料的曝露區(qū)。本方法蝕刻層間介電材料的曝露區(qū)，以曝露至少一部分覆蓋層。本方法包括以蝕刻劑移除金屬硬掩模，同時將金屬接觸結(jié)構(gòu)與蝕刻劑完全分隔。沉積金屬以形成穿過覆蓋層而電性連接至金屬接觸結(jié)構(gòu)的導電通孔。[0007]根據(jù)另一個具體實施例，提供用于制造集成電路的方法。本方法在半導體襯底上方形成金屬結(jié)構(gòu)并且在金屬結(jié)構(gòu)上選擇性地沉積覆蓋層。在覆蓋層上方形成金屬圖案。本方法包括使用金屬圖案作為掩模而形成孔穴(aperture)至覆蓋層。本方法以蝕刻劑移除金屬圖案并且填充孔穴以形成電性連接至金屬結(jié)構(gòu)的導電通孔。
[0008]在另一個具體實施例中，提供的是一種集成電路。本集成電路包括電性連接至電氣裝置的金屬接觸結(jié)構(gòu)。在金屬接觸結(jié)構(gòu)上形成導電性覆蓋層。集成電路還包括穿過導電性覆蓋層電性連接至金屬接觸結(jié)構(gòu)的導電通孔。
【專利附圖】
【附圖說明】
[0009]將搭配底下【專利附圖】
【附圖說明】的是集成電路以及在金屬接觸與互連件之間具有覆蓋層的集成電路制造方法的具體實施例，并且其中:
[0010]圖1至圖6是包括用于連接至金屬互連件的金屬接觸結(jié)構(gòu)的一部分集成電路的剖面圖、以及根據(jù)本文各種具體實施例用于制造集成電路的方法步驟。
[0011]主要組件符號說明
[0012]10集成電路
[0013]12半導體襯底 [0014]14裝置
[0015]16柵極結(jié)構(gòu)
[0016]18柵極電極
[0017]20柵極絕緣層
[0018]24主動區(qū)
[0019]30金屬硅化物區(qū)
[0020]32、34 間隔件
[0021]40介電材料
[0022]42接觸開口
[0023]44接觸部位
[0024]50金屬接觸結(jié)構(gòu)
[0025]52阻障金屬
[0026]54栓插金屬
[0027]56頂部表面
[0028]60覆蓋層
[0029]64鈍化層
[0030]66層間介電質(zhì)
[0031]70金屬硬掩模
[0032]72曝露區(qū)
[0033]76通孔孔穴
[0034]78至少一部分
[0035]80導電通孔
[0036]82金屬互連件?！揪唧w實施方式】
[0037]下文的實施方式在本質(zhì)上僅屬示例性并且其用意非受限于本文所主張的集成電路或用于制造集成電路的方法。此外，其用意非受限于前述【技術(shù)領(lǐng)域】、【背景技術(shù)】或發(fā)明說明中、或下文實施方式中所呈現(xiàn)的任何明示或暗示的理論。
[0038]如本文所述的集成電路及具有金屬接觸結(jié)構(gòu)和金屬互連件的集成電路制造方法避免形成金屬互連件用現(xiàn)有制程所面臨的問題。例如，本文所述的方法提供在金屬接觸結(jié)構(gòu)上方形成導電覆蓋層。在用介電材料覆蓋覆蓋層之后，可進行使用金屬硬掩模的雙鑲嵌或其它微影步驟曝露至少一部分覆蓋層。接著，可以適合的蝕刻劑移除金屬硬掩模。由于覆蓋層包覆金屬接觸結(jié)構(gòu)，故蝕刻劑在移除金屬硬掩模期間不會接觸金屬接觸結(jié)構(gòu)。因此，用以移除金屬硬掩模的蝕刻劑的選擇不受限于金屬接觸結(jié)構(gòu)的組成。還有，具有由如同金屬硬掩模的金屬所制成的金屬接觸結(jié)構(gòu)的集成電路是由于金屬硬掩模移除制程而未于其頂部表面處或附近出現(xiàn)孔洞。
[0039]圖1至圖6是根據(jù)各種具體實施例描述部分完成的集成電路以及部分完成的集成電路的制造方法。集成電路的各種設(shè)計步驟和組成是廣為人知，故為了簡潔，許多現(xiàn)有步驟在本文將僅予以簡述或?qū)⑵淙渴÷远刺峁┮阎瞥碳毠?jié)。還有，注意到集成電路包括數(shù)量不定的組件，從而圖中所示的單一組件可代表多個組件。
[0040]在圖1中，于示例性具體實施例中，用于制造集成電路10的方法始于提供半導體襯底12。半導體襯底12較佳的是硅襯底(術(shù)語「硅襯底」含括半導體產(chǎn)業(yè)中常用的較純硅材料以及混雜如鍺和諸如此類等其它元素的硅)。或者，可將半導體襯底12實現(xiàn)成鍺、砷化鎵、以及諸如此類，或半導體襯底12可包括不同半導體材料層。
[0041]在圖1中，在半導體襯底12上形成裝置14。為了描述，圖1所示的裝置14是MOS晶體管。所述裝置14包括在半導體襯底12上形成的柵極結(jié)構(gòu)16。柵極結(jié)構(gòu)16包括通過柵極絕緣層20而與半導體襯底12分隔的柵極電極18。裝置14還包括如漏極/源極區(qū)等在半導體襯底12內(nèi)形成在柵極結(jié)構(gòu)16周圍的主動區(qū)24。也可對先進場效晶體管提供擴展區(qū)(extension region)?？稍谥鲃訁^(qū)24中與門極電極18上(未圖標)形成金屬娃化物區(qū)30?？捎跂艠O電極18的側(cè)壁形成間隔件32與34 (spacer)而對柵極電極18修制(tailor)主動區(qū)24及/或金屬硅化物區(qū)30的形狀和間隔。
[0042]在圖1中，在裝置14上方形成介電材料40。接觸開口 42是被蝕刻到介電材料40內(nèi)以使接觸部位44 (contact site)曝露于裝置14的柵極電極18及/或主動區(qū)24 (若有用到則包括金屬硅化物區(qū)30)。在接觸開口 42內(nèi)形成金屬接觸結(jié)構(gòu)50。具體而言，在接觸部位44上并且沿著每一個接觸開口 42的側(cè)壁沉積如鈦氮化物等阻障金屬52。接著，在阻障金屬52上沉積如銅等栓插金屬54(plug metal)以填充接觸開口 42并且在部分形成的集成電路10中形成金屬接觸結(jié)構(gòu)50。如圖所示，每一個金屬接觸結(jié)構(gòu)50都包括頂部表面56。一般而言，阻障金屬52和栓插金屬54是以通過化學機械平整化(CMP)移除的表覆層(overburden)予以沉積而如圖標提供具有頂部表面56的金屬接觸結(jié)構(gòu)50。
[0043]在圖2中，在金屬接觸結(jié)構(gòu)50的頂部表面56上選擇性形成覆蓋層60。示例性覆蓋層60可為導電性組件或合金，未受限地包括鈷鎢磷化物(CoWP)、鈷鎢硼化物(CoWB)Jl鎳、鎳磷化物(NiP)、鈀、以及鉬?？赏ㄟ^無電鍍敷(plating)制程形成覆蓋層60。此制程可包括用于經(jīng)由先前處理移除任何殘留物的預清理步驟。接著，對金屬接觸結(jié)構(gòu)50的頂部表面56涂敷水性種晶溶液(aqueous seeding solution)。種晶溶液在金屬接觸結(jié)構(gòu)50的頂部表面56上,也就是阻障金屬52與栓插金屬54兩者上,形成晶種層(seed layer)?？稍谝曅枰臒岱纸獠襟E期間熱分解晶種層。接著，對晶種層涂敷鍍敷溶液。無電鍍敷制程選擇性地在金屬接觸結(jié)構(gòu)50上形成覆蓋層60。值得注意的是，未在介電材料40上形成覆蓋層60。在示例性具體實施例中，無電鍍敷覆蓋層60是形成具有大約2納米(nm)至大約5納米的厚度。
[0044]如圖2所示，在介電材料40和覆蓋層60上方形成鈍化層64。示例性鈍化層64為如NBLoK之類的氮摻雜硅碳化物層。還有，在鈍化層64上方形成層間介電質(zhì)66。層間介電質(zhì)66可為低k材料或超低k材料。例如，層間介電質(zhì)66可為有機硅酸鹽玻璃(SiCOH)及/或娃酸四乙酯(TEOS)。還有,層間介電質(zhì)66可包括超過一層介電材料。
[0045]在圖3中，根據(jù)現(xiàn)有的微影制程步驟在層間介電質(zhì)66上方沉積并且圖案化金屬硬掩模70。示例性金屬硬掩模70是鈦氮化物。如圖所示，選擇性地圖案化金屬硬掩模70以在金屬接觸結(jié)構(gòu)50上方提供層間介電質(zhì)66的曝露區(qū)72。金屬硬掩模70的圖案化可為用于在層間介電質(zhì)66中循序形成一個或多個凹槽以及一個或多個通孔的部分雙鑲嵌制程。雙鑲嵌制程是廣為人知，為了易于描述并且避免混淆本技術(shù)主題，本文不對其多作細述。在示例性具體實施例中，在凹槽先制金屬硬掩模(TFMHM)制程中出現(xiàn)金屬硬掩模70的圖案化。
[0046]圖4表不使用金屬硬掩模70作為掩模蝕刻層間介電質(zhì)66的曝露區(qū)72所形成的通孔孔穴76的制作。示例性蝕刻制程為反應式離子蝕刻。蝕刻移除金屬接觸結(jié)構(gòu)50之上的層間介電質(zhì)66和鈍化層64。還有，蝕刻曝露每一個金屬接觸結(jié)構(gòu)50之上的覆蓋層60的至少一部分78。
[0047]在圖5中，從集成電路10移除金屬硬掩模70。具體而言，金屬硬掩模70是使用適當蝕刻劑化學予以選擇性濕蝕刻。例如，蝕刻劑可為過氧化氫或含臭氧混合物。蝕刻劑侵蝕并且移除金屬硬掩模70，但覆蓋層60、鈍化層64以及層監(jiān)介電質(zhì)66于至少移除金屬硬掩模70期間實質(zhì)不受蝕刻劑影響。例如，覆蓋層60、鈍化層64以及層間介電質(zhì)66抵抗蝕刻劑的侵蝕至少兩分鐘。因此，金屬接觸結(jié)構(gòu)50，以及尤其是阻障金屬52在阻障金屬與金屬硬掩模70為相同金屬時，不受蝕刻劑影響。就結(jié)構(gòu)而言，金屬接觸結(jié)構(gòu)50是由覆蓋層60、鈍化層64以及介電材料40所包覆。因此，金屬接觸結(jié)構(gòu)50是完全與蝕刻劑分隔。
[0048]在圖6中，是通過沉積如銅等導電材料至通孔孔穴76內(nèi)以形成金屬互連件82，從而形成導電通孔80。如圖所示，導電通孔80鄰接(abut)覆蓋層60的先前曝露部位78。因為示例性覆蓋層60呈導電性，故導電通孔80與金屬接觸結(jié)構(gòu)50電性互通。進一步處理可包括形成額外的金屬化層以完成金屬互連件82及/或其它后端(BEOL)制程步驟。
[0049]如圖所示，圖6的集成電路10包括連接至覆于半導體襯底12上的裝置14的金屬接觸結(jié)構(gòu)50、形成于金屬接觸結(jié)構(gòu)50上的導電性覆蓋層60、以及穿過導電性覆蓋層60電性連接至金屬接觸結(jié)構(gòu)50的導電通孔80。如上所述，因為金屬硬掩模蝕刻劑的侵蝕受到抑制，所以集成電路10在金屬接觸結(jié)構(gòu)50中呈現(xiàn)改良型金屬完整性。這在金屬接觸結(jié)構(gòu)50包括成分如同金屬硬掩模70的阻障金屬52時(如兩者都為鈦氮化物時)特別有助益。還有，覆蓋層60的使用在蝕刻或破壞金屬接觸結(jié)構(gòu)50的相關(guān)考量降低或消除時，對蝕刻劑提供更廣泛的選用范圍以供移除金屬硬掩模70。[0050]盡管已在前述實施方式中呈現(xiàn)至少一個示例性具體實施例，應了解仍存在大量變化。也應了解本文所述的示例性具體實施例用意不在于以任何方式限制所主張的技術(shù)主題的范疇、利用性、或配置。反而，前述實施方式將提供所屬領(lǐng)域的技術(shù)人員便利的藍圖以供實現(xiàn)所述的具體實施例。應理解可在組件功能及配置可作各種變更而不脫離權(quán)利要求所界定的范疇，權(quán)利要求包括本專利申請案在申請時的已知均等物及可預測的均等物。
【權(quán)利要求】
1.一種用于制造集成電路的方法，該方法包含: 形成電性連接至裝置的金屬接觸結(jié)構(gòu)； 在該金屬接觸結(jié)構(gòu)上選擇性地形成覆蓋層； 在該覆蓋層上方沉積層間介電材料； 在該層間介電材料上方沉積及圖案化金屬硬掩模，以界定該層間介電材料的曝露區(qū)； 蝕刻該層間介電材料的該曝露區(qū)，以曝露該覆蓋層的至少一部分； 以蝕刻劑移除該金屬硬掩模，其中，該覆蓋層使該金屬接觸結(jié)構(gòu)完全與該蝕刻劑分隔；以及 沉積金屬以形成穿過該覆蓋層而電性連接至該金屬接觸結(jié)構(gòu)的導電通孔。
2.根據(jù)權(quán)利要求1所述的方法，其中，選擇性地形成覆蓋層包含選擇性地形成無電鍍敷覆蓋層。
3.根據(jù)權(quán)利要求1所述的方法，其中，選擇性地形成覆蓋層包含以無電鍍敷制程選擇性地沉積導電層。
4.根據(jù)權(quán)利要求1所述的方法，其中，選擇性地形成覆蓋層包含選擇性地形成具有大約2納米(nm)至大約5納米厚度的無電鍍敷覆蓋層。
5.根據(jù)權(quán)利要求1所述的方法，更包含于該覆蓋層上沉積鈍化層，其中，在該覆蓋層上方沉積層間介電材料包含在該鈍化層上沉積層間介電材料。
6.根據(jù)權(quán)利要求1所述的方法，更包含于該覆蓋層上沉積NBLoK鈍化層，其中，于該覆蓋層上方沉積層間介電材料包含在該NBLoK鈍化層上沉積層間介電材料。
7.根據(jù)權(quán)利要求1所述的方法，其中，于該覆蓋層上方沉積層間介電材料包含于該覆蓋層上方沉積低k或超低k介電材料。
8.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含: 在半導體襯底上方形成裝置； 在該裝置上方沉積介電材料； 穿過該介電材料蝕刻接觸開口，以曝露該裝置；以及 以金屬填充該接觸開口而對該裝置形成該金屬接觸結(jié)構(gòu)，其中，在該覆蓋層上方沉積層間介電材料包含在該覆蓋層和該介電材料上方沉積層間介電材料。
9.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含形成包含阻障金屬和栓插金屬的金屬接觸結(jié)構(gòu)，以及其中，該阻障金屬和該金屬硬掩模包含相同的金屬。
10.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含形成包含阻障金屬和栓插金屬的金屬接觸結(jié)構(gòu)，以及其中，該阻障金屬和該金屬硬掩模為鈦氮化物。
11.根據(jù)權(quán)利要求1所述的方法，其中，形成金屬接觸結(jié)構(gòu)包含形成包含阻障金屬和栓插金屬的金屬接觸結(jié)構(gòu)，其中，該阻障金屬和該金屬硬掩模為鈦氮化物，其中，以蝕刻劑移除該金屬硬掩模包含以過氧化氫移除該金屬硬掩模，以及其中，該覆蓋層將該阻障金屬與該過氧化氫完全分隔。
12.一種用于制造集成電路的方法，該方法包含: 在半導體襯底上方形成金屬結(jié)構(gòu)； 在該金屬結(jié)構(gòu)上選擇性地沉積覆蓋層； 在該覆蓋層上方形成金屬圖案；使用該金屬圖案作為掩模而形成孔穴至該覆蓋層； 以蝕刻劑移除該金屬圖案；以及 填充該孔穴以形成電性連接至該金屬結(jié)構(gòu)的導電通孔。
13.根據(jù)權(quán)利要求12所述的方法，其中，選擇性地沉積覆蓋層包含選擇性地沉積無電鍍敷覆蓋層。
14.根據(jù)權(quán)利要求12所述的方法，其中，選擇性地沉積覆蓋層包含以無電鍍敷制程選擇性地沉積導電層。
15.根據(jù)權(quán)利要求12所述的方法，其中，選擇性地沉積覆蓋層包含選擇性地沉積具有大約2納米(nm)到大約5納米厚度的無電鍍敷覆蓋層。
16.根據(jù)權(quán)利要求12所述的方法，更包含: 在該覆蓋層上沉積鈍化層；以及 在該鈍化層上沉積層間介電材料，其中，在該覆蓋層上方形成金屬圖案包含在該層間介電材料上方形成金屬圖案。
17.根據(jù)權(quán)利要求12所述的方 法，其中，在半導體襯底上方形成金屬結(jié)構(gòu)包含: 在該半導體襯底上方形成裝置； 在該裝置上方沉積介電材料； 穿過該介電材料蝕刻接觸開口，以曝露該裝置；以及 以金屬填充該接觸開口而形成與該裝置電性接觸的該金屬結(jié)構(gòu)。
18.根據(jù)權(quán)利要求12所述的方法，其中，在半導體襯底上方形成金屬結(jié)構(gòu)包含在半導體襯底上方形成包含阻障金屬和栓插金屬的金屬結(jié)構(gòu)，以及其中，該阻障金屬和該金屬圖案包含相同的金屬。
19.根據(jù)權(quán)利要求12所述的方法，其中，在半導體襯底上方形成金屬結(jié)構(gòu)包含在半導體襯底上方形成包含阻障金屬和栓插金屬的金屬結(jié)構(gòu)，以及其中，該阻障金屬和該金屬圖案為鈦氮化物。
20.一種集成電路，包含: 電性連接至電氣裝置的金屬接觸結(jié)構(gòu)； 形成于該金屬接觸結(jié)構(gòu)上的導電性覆蓋層；以及 穿過該導電性覆蓋層而電性連接至該金屬接觸結(jié)構(gòu)的導電通孔。
【文檔編號】H01L23/528GK104008996SQ201410059033
【公開日】2014年8月27日 申請日期:2014年2月21日 優(yōu)先權(quán)日:2013年2月27日
【發(fā)明者】T·胡伊辛加, C·彼得斯, A·奧特, A·普羅伊塞 申請人:格羅方德半導體公司
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