半導(dǎo)體器件以及其制造方法
【專利摘要】當(dāng)前實施例的方面，提供了包含高電壓元件的半導(dǎo)體器件及其制造方法，所述高電壓元件包含：襯底；第一半導(dǎo)體區(qū)；絕緣隔離膜；第二半導(dǎo)體區(qū)；漏區(qū)；源區(qū)；浮置漏區(qū)；第一柵電極；第二柵電極；柵絕緣體；漏電極；以及源電極。
【專利說明】半導(dǎo)體器件以及其制造方法

【技術(shù)領(lǐng)域】
[0001]于此描述的示范性的實施例總體涉及半導(dǎo)體器件以及制造半導(dǎo)體器件的方法。

【背景技術(shù)】
[0002]在要求高擊穿電壓性能的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)中，將例如漏側(cè)處的結(jié)擊穿電壓設(shè)定為相對較高。相應(yīng)地，將MOSFET中的阱或襯底的雜質(zhì)濃度抑制為較低。
[0003]結(jié)果，將寄生雙極晶體管的基極電阻(基極電位)設(shè)定為較高，使得寄生雙極晶體管的可驅(qū)動性(drivability)容易變得較高。寄生雙極晶體管的驅(qū)動引起導(dǎo)通擊穿電壓(on-breakdown voltage)的減小。
[0004]在相同的襯底上具有高擊穿電壓的MOSFET和低擊穿電壓的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)元件二者的器件結(jié)構(gòu)中，當(dāng)通過使用與低擊穿電壓CMOS的規(guī)定工藝相違背的(against)另外的工藝來制造由高擊穿電壓MOSFET規(guī)定的高擊穿電壓結(jié)構(gòu)時，制造成本增大。


【發(fā)明內(nèi)容】

[0005]當(dāng)前實施例的方面，提供了包含高電壓元件的半導(dǎo)體器件，所述高電壓元件包含:襯底；第一半導(dǎo)體區(qū)，所述第一半導(dǎo)體區(qū)具有第一導(dǎo)電類型且在所述襯底上；絕緣隔離膜，所述絕緣隔離膜在所述襯底上；第二半導(dǎo)體區(qū)，所述第二半導(dǎo)體區(qū)具有第二導(dǎo)電類型，所述第二半導(dǎo)體區(qū)提供于所述第一半導(dǎo)體區(qū)和所述絕緣隔離膜之間；漏區(qū)，所述漏區(qū)具有所述第二導(dǎo)電類型且提供于所述第二半導(dǎo)體區(qū)的表面上，所述漏區(qū)的雜質(zhì)濃度高于所述第二半導(dǎo)體區(qū)的雜質(zhì)濃度；源區(qū)，所述源區(qū)具有所述第二導(dǎo)電類型且提供于所述第一半導(dǎo)體的表面上，所述源區(qū)與所述漏區(qū)分離；浮置漏區(qū)，所述浮置漏區(qū)具有所述第二導(dǎo)電類型且提供于所述第二半導(dǎo)體區(qū)和所述源區(qū)之間的所述第一半導(dǎo)體區(qū)的所述表面上；第一柵電極，所述第一柵電極在所述漏區(qū)和所述浮置漏區(qū)之間的所述第一半導(dǎo)體區(qū)以上；第二柵電極，所述第二柵電極在所述源區(qū)和所述浮置漏區(qū)之間的所述第一半導(dǎo)體區(qū)以上；柵絕緣體，所述柵絕緣體提供于所述第一柵電極和所述第一半導(dǎo)體區(qū)的所述表面之間、所述第一柵電極和所述第二半導(dǎo)體區(qū)的所述表面之間、以及所述第二柵電極和所述第一半導(dǎo)體區(qū)的所述表面之間，所述第二半導(dǎo)體區(qū)的部分隔著所述柵絕緣體放置在所述第一柵電極的下方，與所述第一柵電極重疊；漏電極，所述漏電極在所述漏區(qū)上；以及源電極，所述源電極在所述源區(qū)上。
[0006]另一實施例的方面，提供了一種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包含高電壓元件，所述方法包含:在半導(dǎo)體襯底上提供絕緣隔離膜；在所述半導(dǎo)體襯底上提供具有第一導(dǎo)電類型的第一半導(dǎo)體區(qū)；在所述半導(dǎo)體襯底上提供具有第二導(dǎo)電類型的第二半導(dǎo)體區(qū)，所述第二半導(dǎo)體區(qū)提供于所述第一半導(dǎo)體區(qū)和所述絕緣隔離膜之間；在所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)上提供柵絕緣體；在所述絕緣體上選擇性地提供第一柵電極和與所述第一柵電極分離的第二柵電極二者，所述第一柵電極與所述第一半導(dǎo)體重疊，所述第二柵電極的一部分和另一部分分別與所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)重疊；在所述第一柵電極和所述第二柵電極的側(cè)壁上均提供側(cè)壁絕緣體；選擇性地將具有所述第二導(dǎo)電類型的雜質(zhì)引入至所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)的部分中、以及所述第一半導(dǎo)體區(qū)中的所述第一柵電極和所述第二柵電極之間的部分中，以通過離子注入分別提供源區(qū)、漏區(qū)以及浮置漏區(qū)；以及在所述第一源區(qū)和所述漏區(qū)中分別提供源電極和漏電極。

【專利附圖】

【附圖說明】
[0007]圖1是示出了根據(jù)實施例的半導(dǎo)體器件的示意性橫截面視圖；
[0008]圖2是示出了根據(jù)實施例的半導(dǎo)體器件的示意性平面視圖；
[0009]圖3是示出了根據(jù)實施例的半導(dǎo)體器件的示意性橫截面視圖；
[0010]圖4是示出了根據(jù)實施例的半導(dǎo)體器件的示意性橫截面視圖；
[0011]圖5是示出了根據(jù)實施例的半導(dǎo)體器件的電壓-電流特性；
[0012]圖6是示出了根據(jù)實施例的半導(dǎo)體器件的示意性橫截面視圖；
[0013]圖7是示出了根據(jù)實施例的半導(dǎo)體器件的示意性平面視圖；
[0014]圖8是示出了根據(jù)實施例的半導(dǎo)體器件的示意性橫截面視圖。

【具體實施方式】
[0015]以下將參照以上提到的所附圖樣詳細(xì)地描述實施例。遍及所附圖樣，類似的或相同的參考號示出類似的、等同的或相同的組件，并且不重復(fù)描述。
[0016]在以下描述的實施例中，進(jìn)行了解釋，例如第一導(dǎo)電類型為P類型，以及第二導(dǎo)電類型為η類型。然而，即使當(dāng)?shù)谝粚?dǎo)電類型為η類型以及第二導(dǎo)電類型為ρ類型時，也能夠執(zhí)行實施例。
[0017]實施例中的半導(dǎo)體器件具有包含互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)元件和高電壓元件二者的結(jié)構(gòu)，該高電壓元件比CMOS元件具有更高的擊穿電壓，該高電壓元件嵌入于相同的襯底中。
[0018]圖1是示出了半導(dǎo)體器件10的示意性橫截面視圖，并且圖2是示出了半導(dǎo)體器件10中的主要組件的示意性平面視圖。圖1與圖2中的A-A橫截面對應(yīng)。
[0019]例如，高電壓元件10具有η溝道類型MOSFET結(jié)構(gòu)。
[0020]襯底11是ρ類型半導(dǎo)體襯底，例如，ρ類型硅襯底。例如，以下描述的半導(dǎo)體層(區(qū))是硅層(區(qū))。襯底11和半導(dǎo)體層(區(qū))不限制于硅，但是可以是例如碳化硅或氮化鎵。
[0021]在襯底11上提供作為第一半導(dǎo)體區(qū)的P類型阱12。例如，在ρ類型阱12的表面?zhèn)忍幪峁┚哂袦\溝槽隔離(STI)結(jié)構(gòu)的絕緣隔離膜91。
[0022]絕緣隔離膜91由例如氧化硅膜構(gòu)成，并且嵌入于形成在P類型阱12的表面?zhèn)忍幍臏喜壑小?br> [0023]在絕緣隔離膜91之間的元件區(qū)上或在由絕緣隔離膜91圍繞的元件區(qū)上提供第二半導(dǎo)體區(qū)中的η類型阱13、η類型漏區(qū)15、η類型源區(qū)17以及η類型浮置漏區(qū)21。
[0024]在ρ類型阱12的表面處提供η類型阱13。η類型阱13與ρ類型阱12和絕緣隔離膜91相鄰。η類型阱13的深度與ρ類型阱12的深度相同。η類型阱13的底部部分到達(dá)襯底11。
[0025]在比絕緣隔離膜91更深的部分中提供η類型阱13，η類型阱13的部分與絕緣隔離膜91的底部部分接觸，與絕緣隔離膜91重疊。
[0026]在η類型阱13的表面上提供η類型漏區(qū)15。漏區(qū)15的η類型雜質(zhì)濃度高于η類型阱13的η類型雜質(zhì)濃度。漏區(qū)15的一端側(cè)(one end side)與絕緣隔離膜91接觸。漏區(qū)15的深度淺于絕緣隔離膜91的深度。
[0027]在漏區(qū)15的另一端側(cè)處的η類型阱13的表面上提供低濃度漏區(qū)16。低濃度漏區(qū)16的η類型雜質(zhì)濃度低于漏區(qū)15的η類型雜質(zhì)濃度，并且高于η類型阱13的η類型雜質(zhì)濃度。
[0028]低濃度漏區(qū)16的一端側(cè)和另一端側(cè)分別與漏區(qū)15和η類型阱13的表面區(qū)13a接觸。低濃度漏區(qū)16的深度淺于漏區(qū)的深度。
[0029]在與絕緣隔離膜91之間的元件區(qū)中的漏區(qū)15相對的區(qū)中提供η類型源區(qū)17。在與絕緣隔離膜91相鄰的元件區(qū)中的ρ類型阱12的表面上提供η類型源區(qū)17。
[0030]在源區(qū)17的漏側(cè)的端部分處提供低濃度源區(qū)18。在與源區(qū)17相鄰的ρ類型阱12的表面上提供低濃度源區(qū)18。低濃度源區(qū)18的η類型雜質(zhì)濃度低于源區(qū)17的η類型雜質(zhì)濃度。低濃度源區(qū)18的深度淺于源區(qū)17。
[0031]在與η類型阱13分離的ρ類型阱12的表面上提供源區(qū)17和低濃度漏區(qū)18。
[0032]在低濃度漏區(qū)16和低濃度源區(qū)18之間的ρ類型阱12的表面上提供η類型浮置漏區(qū)21和η類型低濃度浮置漏區(qū)22。
[0033]低濃度浮置漏區(qū)22的深度淺于浮置漏區(qū)21的深度。低濃度浮置漏區(qū)22的η類型雜質(zhì)濃度低于浮置漏區(qū)21的η類型雜質(zhì)濃度。
[0034]低濃度浮置漏區(qū)22與浮置漏區(qū)21的漏側(cè)和源側(cè)的每一個端部分相鄰。漏側(cè)處的低濃度浮置漏區(qū)22與η類型阱13和低濃度漏區(qū)16分離。源側(cè)的低濃度浮置漏區(qū)22與低濃度源區(qū)18分離。
[0035]通過相同的離子注入工藝來同時提供漏區(qū)15、源區(qū)17以及浮置漏區(qū)21。相應(yīng)地，漏區(qū)15、源區(qū)17以及浮置漏區(qū)21均幾乎具有相同的η類型雜質(zhì)濃度和相同的深度。
[0036]通過相同的離子注入工藝來同時提供低濃度漏區(qū)16、低濃度源區(qū)18以及低濃度浮置漏區(qū)22。相應(yīng)地，低濃度漏區(qū)16、低濃度源區(qū)18以及低濃度浮置漏區(qū)22均幾乎具有相同的η類型雜質(zhì)濃度和相同的深度。
[0037]在高電壓元件10中的先前描述的元件的每一個表面上提供絕緣體25。絕緣體25由例如氧化硅膜構(gòu)成。
[0038]在絕緣體25上提供第一柵電極26和第二柵電極27。在第一柵電極26和第二柵電極27的下方的絕緣體25用作柵絕緣體。
[0039]隔著絕緣體25 (柵絕緣體)在ρ類型阱12的表面上提供第一柵電極26。
[0040]隔著絕緣柵25在低濃度漏區(qū)16和低濃度浮置漏區(qū)22之間的區(qū)上提供第一柵電極26。低濃度浮置漏區(qū)22的部分隔著絕緣體25放置在第一柵電極26的下方，與第一柵電極26重疊。低濃度漏區(qū)16的部分隔著絕緣體25放置在第一柵電極26的下方，與第一柵電極26重疊。
[0041]ρ類型阱12的表面和低濃度漏區(qū)16之間的η類型阱13的表面區(qū)13a隔著絕緣體25放置在第一柵電極26的下方，與第一柵電極26重疊。
[0042]隔著絕緣體25 (柵絕緣體)在ρ類型阱12的表面上提供第二柵電極27。
[0043]隔著絕緣體25在低濃度源區(qū)18和低濃度浮置漏區(qū)22之間的區(qū)上提供第二柵電極27。低濃度浮置漏區(qū)22的部分隔著絕緣體25放置在第二柵電極27的下方，與第二柵電極27重疊。低濃度源區(qū)18的部分隔著絕緣體25放置在第二柵電極27的下方，與第二柵電極27重疊。
[0044]如圖2中示出的，第一柵電極26的柵長LI大于第二柵電極27的柵長L2。柵長表示溝道長度，即，漏區(qū)15和源區(qū)17之間的長度。
[0045]在第一柵電極26的在柵長方向上的兩個側(cè)壁上提供側(cè)壁絕緣體28。在第二柵電極27的在柵長方向上的兩個側(cè)壁上提供側(cè)壁絕緣體29。
[0046]在漏區(qū)15上提供漏接觸電極31。將漏接觸電極31以歐姆接觸連接至漏區(qū)15。提供漏接觸電極31并且將漏接觸電極31電連接至為提供在漏接觸電極31上的布線層(未示出)的漏電極層。
[0047]在源區(qū)17上提供源接觸電極32。將源接觸電極32以歐姆接觸連接至源區(qū)17。提供源接觸電極32并且將源接觸電極32電連接至為提供在源接觸電極32上的布線層(未示出)的源電極層。
[0048]將第一柵電極26和第二柵電極27電連接至相同的柵極布線，導(dǎo)致將相同的柵極電位提供至第一柵電極26和第二柵電極27。
[0049]不將電極連接至具有為浮置狀態(tài)的浮置電位的浮置漏區(qū)21。
[0050]這里，npn類型雙極晶體管101、102、103是高電壓元件10中寄生的。
[0051]在寄生雙極晶體管101中，漏區(qū)15、浮置漏區(qū)21以及ρ類型阱12分別用作集電極、發(fā)射極以及基極。
[0052]在寄生雙極晶體管102中，浮置漏區(qū)21、源區(qū)17以及ρ類型阱12均分別用作集電極、發(fā)射極以及基極。
[0053]在寄生雙極晶體管103中，漏區(qū)15、源區(qū)17以及ρ類型阱12均分別用作集電極、發(fā)射極以及基極。
[0054]將高電壓元件10中的ρ類型阱12的ρ類型雜質(zhì)濃度抑制為較低，以增大漏側(cè)處的結(jié)擊穿電壓。P類型阱12的電阻組件分別被表示為寄生雙極晶體管101、102、103的基極電阻 111、112、113。
[0055]分別將較高電壓和較低電壓相對施加至漏電極(漏接觸電極)31和源電極(源接觸電極)32。當(dāng)將規(guī)定的柵電壓施加至柵電極26和第二柵電極27 二者時，在第一柵電極26的下方的P類型阱12的表面處生成了反型層(第一 η溝道)，并且在第二柵電極27的下方的P類型阱12的表面處生成了反型層(第二 η溝道)。
[0056]相應(yīng)地，將電流在漏接觸電極31和源接觸電極32之間運載通過漏區(qū)15、低濃度漏區(qū)16、η類型阱13的表面區(qū)13a、第一 η溝道、漏側(cè)處的低濃度浮置漏區(qū)22、浮置漏區(qū)21、源側(cè)處的低濃度浮置漏區(qū)22、第二 η溝道、低濃度源區(qū)18和源區(qū)17。換句話說，將高電壓元件10設(shè)定為導(dǎo)通狀態(tài)。
[0057]圖5是示出了關(guān)于以5V操作的η溝道類型MOSFET的電壓-電流特性的仿真結(jié)果的圖表。水平軸和豎直軸分別表示漏-源電壓(V)和在源區(qū)和漏區(qū)之間流動的漏電流(μ A)。
[0058]以2V的柵源電壓執(zhí)行器件仿真。為了進(jìn)行仿真，將具有1500Ω的電阻接觸至被連接至P類型講的背柵極端子(back gate terminal)。以該方式,穩(wěn)定地操作寄生雙極晶體管，以加強(qiáng)(emphasis)驟回(snapback)現(xiàn)象。
[0059]進(jìn)一步地,仿真了第一比較情況的特性A、第二比較情況的特性B以及實施例的特性C。
[0060]特性A表示其中未使用雙溝道結(jié)構(gòu)并且未配置實施例中的η類型阱13的常規(guī)的MOSFET的特性。
[0061]第二比較情況的特性B表示其中也未在如圖1中示出的實施例的高電壓元件10的結(jié)構(gòu)中提供η類型阱13的另一個常規(guī)的MOSFET的特性。
[0062]特性C表示圖1中描述的實施例的高電壓元件10的特性。
[0063]在由特性A表示的第一比較情況中，當(dāng)將漏-源電壓設(shè)定為幾乎6V時，通過高的電流可驅(qū)動性將寄生雙極晶體管設(shè)定為導(dǎo)通狀態(tài)以使過量的漏電流流動。
[0064]另一方面，在由特性C表示的實施例的高電壓元件10中，即使在將漏-源電壓設(shè)定為超過6V時，寄生雙極晶體管的操作也受到抑制，使得將驟回?fù)舸╇妷?導(dǎo)通擊穿電壓)設(shè)定為超過1V。
[0065]如以上描述的，將具有1500Ω的基極電阻連接至背柵極端子(ρ類型阱12)用于進(jìn)行仿真。相應(yīng)地，能夠在實施例的特性C中穩(wěn)定地操作寄生雙極晶體管，使得漏電流從幾乎6V的源-漏電壓持續(xù)地增大。當(dāng)仿真用于常規(guī)的電路中時，抑制漏電流的增大，以獲得更加優(yōu)越的特性，即，V-1特性的斜率變得較小。
[0066]在常規(guī)的η溝道類型MOSFET結(jié)構(gòu)(第一比較情況沖，給ηρη類型寄生雙極晶體管提供η類型漏區(qū)、ρ類型阱、η類型源區(qū)。另一方面，如圖1中示出的，將實施例中具有雙溝道(雙柵)結(jié)構(gòu)的高電壓元件10的ηρη類型寄生雙極晶體管劃分為三個ηρη類型寄生雙極晶體管101、102、103。以該方式，與如以下描述的第一比較情況相比，提高了實施例的高電壓元件10的驟回?fù)舸╇妷?導(dǎo)通擊穿電壓)。
[0067]寄生雙極晶體管101具有漏區(qū)15。將寄生雙極晶體管101的發(fā)射極連接至第二MOSFET,以第二柵電極27作為發(fā)射極電阻。
[0068]結(jié)果，寄生雙極晶體管101的發(fā)射極電位的增大(換句話說，基極和發(fā)射極之間的電壓的增大)受到抑制，使得能夠抑制寄生雙極晶體管101的操作(電流可驅(qū)動性)。
[0069]將寄生雙極晶體管102的集電極連接至其中漏電壓由具有第一柵電極26、以及浮置漏區(qū)21、22的第一 MOSFET部分釋放(relax)的區(qū)。因此，能夠抑制寄生雙極晶體管102的操作(電流可驅(qū)動性)。
[0070]當(dāng)漏側(cè)處的第一柵電極26的柵長LI較短時，可以生成穿通現(xiàn)象。當(dāng)?shù)诙烹姌O27的柵長L2較長時，導(dǎo)通電阻增大。相應(yīng)地，期望控制第二柵電極27的柵長L2，以提供至寄生雙極晶體管101的適合的負(fù)載。因此，考慮到擊穿電壓和導(dǎo)通電阻之間的適合的平衡，期望第一柵電極26的柵長LI長于第二柵電極27的柵長L2。
[0071]在漏區(qū)15和低濃度漏區(qū)16的下方提供η類型阱13。η類型阱13的η類型雜質(zhì)濃度低于漏區(qū)15和低濃度漏區(qū)16的η類型雜質(zhì)濃度。在整個ρ類型阱12的深度方向上提供η類型阱13。η類型阱13釋放在下方方向上的漏極電位。η類型阱13將電流分散至寄生雙極晶體管103的集電極中。因此，能夠抑制寄生雙極晶體管103的操作。
[0072]η類型阱13的表面區(qū)13a不伸展至漏區(qū)15，但是隔著絕緣體25伸展至放置在第一柵電極26的下方的溝道側(cè)和低濃度漏區(qū)16，與第一柵電極26重疊。相應(yīng)地，提高了溝道側(cè)的擊穿電壓。此外，η類型阱13與絕緣隔離膜91的底部重疊，在溝道側(cè)的相反側(cè)處覆蓋絕緣隔離膜91的底部。以該方式，能夠?qū)⒙﹤?cè)處的結(jié)擊穿電壓提高至1V。
[0073]如圖5示出的，由特性B表示的第二比較情況中未提供η類型阱13。如圖5的特性B中示出的，與第一比較情況(特性Α)相比，提高了驟回現(xiàn)象(導(dǎo)通擊穿電壓)，然而，與在幾乎8V發(fā)生擊穿的實施例相比，降低了漏側(cè)處的結(jié)擊穿電壓。
[0074]在根據(jù)實施例的漏區(qū)15和低濃度漏區(qū)16的下方提供η類型阱13。η類型阱13的η類型雜質(zhì)濃度低于漏區(qū)15和低濃度漏區(qū)16的η類型雜質(zhì)濃度。因此，能夠通過η類型阱13提高漏側(cè)的擊穿電壓。
[0075]根據(jù)實施例，在與第一柵電極26的下方的溝道相鄰的η類型阱13的表面區(qū)13a和漏區(qū)15之間提供低濃度漏區(qū)16。低濃度漏區(qū)16的η類型雜質(zhì)濃度高于η類型阱13的η類型雜質(zhì)濃度，并且低于漏區(qū)15的η類型雜質(zhì)濃度。
[0076]與沒有低濃度漏區(qū)16的情況相比，該低濃度漏區(qū)16能夠提高擊穿電壓并且減小導(dǎo)通電阻，換句話說，漏區(qū)15和溝道之間的所有表面區(qū)是η類型阱13。
[0077]如以上描述的，根據(jù)實施例的高電壓元件10能夠提高導(dǎo)通擊穿電壓和靜態(tài)擊穿電壓二者。
[0078]高電壓元件10和具有CMOS結(jié)構(gòu)并且具有低于高壓元件10的擊穿電壓的擊穿電壓的CMOS元件嵌于根據(jù)實施例的半導(dǎo)體器件中的相同的襯底上。
[0079]圖3是示出了 CMOS元件80的示意性橫截面視圖。
[0080]CMOS元件80具有η溝道類型MOSFET(以下稱為n-ch M0S20)和ρ溝道類型MOSFET(以下稱為P-ch M0S20)。
[0081]首先，描述n-ch M0S20。
[0082]n-ch M0S20包含ρ類型阱12作為襯底11上的P類型半導(dǎo)體區(qū)。在P類型阱12的表面?zhèn)忍幪峁┙^緣隔離膜91。
[0083]在絕緣隔離膜91之間或由絕緣隔離膜91圍繞的元件區(qū)中提供η類型漏區(qū)41、η類型源區(qū)44、η類型低濃度漏區(qū)42以及η類型低濃度源區(qū)45。
[0084]提供于ρ類型阱12的表面上的漏區(qū)41和源區(qū)44彼此分離。在漏區(qū)41和源區(qū)44之間的區(qū)中的P類型阱的表面上提供低濃度漏區(qū)42和低濃度源區(qū)45。
[0085]使漏區(qū)41的一個端部分接觸至絕緣隔離膜91。使漏區(qū)41的源側(cè)44處的另一個端部分接觸至低濃度漏區(qū)42。
[0086]低濃度漏區(qū)42的深度淺于漏區(qū)41的深度。低濃度漏區(qū)42的η類型雜質(zhì)濃度低于漏區(qū)41的η類型雜質(zhì)濃度。
[0087]使源區(qū)44的一個端部分接觸至絕緣隔離膜91。使源區(qū)44的漏區(qū)41側(cè)處的另一個端部分接觸至低濃度源區(qū)45。
[0088]低濃度源區(qū)45的深度淺于源區(qū)44的深度。低濃度源區(qū)45的η類型雜質(zhì)濃度低于源區(qū)44的η類型雜質(zhì)濃度。
[0089]在低濃度漏區(qū)42和低濃度源區(qū)45之間提供ρ類型阱12的表面區(qū)。
[0090]在n-ch M0S20中的以上描述的元件的表面上提供絕緣體25。在絕緣體25上提供柵電極47。柵電極47的下方的絕緣體25用作n-ch M0S20的柵絕緣體。
[0091]隔著絕緣體(柵絕緣體)25在低濃度漏區(qū)42和低濃度源區(qū)45之間的區(qū)以上提供柵電極47。隔著絕緣體25在低濃度源區(qū)45和低濃度漏區(qū)之間的ρ類型阱的表面提供柵電極47。低濃度源區(qū)45的部分隔著絕緣體25放置在柵電極47的下方，與柵電極47重疊。低濃度源區(qū)45的部分隔著絕緣體25放置在柵電極47的下方，與柵電極47重疊。
[0092]在柵電極47的在柵長方向上的兩個側(cè)壁上提供側(cè)壁絕緣體48。
[0093]在漏區(qū)41上提供漏接觸電極43。將漏接觸電極43以歐姆接觸連接至漏區(qū)41。將漏接觸電極43電連接至為布線層(未示出)并且提供在漏接觸電極43上的漏電極層。
[0094]在源區(qū)44上提供源接觸電極46。將源接觸電極46以歐姆接觸連接至源區(qū)44。將源接觸電極46電連接至為布線層(未示出)并且提供在源接觸電極46上的漏電極層。
[0095]將柵電極47連接至柵極布線(未示出)。
[0096]然后，p-chM0S30 也具有與 n-ch M0S20 相同的結(jié)構(gòu)，為 p_ch MOSFETDp-ch M0S30中利用了與n-ch M0S20相反的導(dǎo)電類型。
[0097]p-ch M0S30包含通過將η類型雜質(zhì)離子注入至襯底12上的ρ類型阱12中來提供的η類型阱63。此外，p-ch M0S30包含絕緣隔離膜91、ρ類型漏區(qū)51、ρ類型源區(qū)54、ρ類型低濃度漏區(qū)52、ρ類型低濃度源區(qū)55、柵絕緣體25、柵電極57、側(cè)壁絕緣體58、漏電極53以及源電極56。由于在相反地改變n-ch M0S20的導(dǎo)電雜質(zhì)類型的狀況下，p-ch M0S30與n-chM0S20具有相同的構(gòu)造。因此，省略了解釋。
[0098]通過使用CMOS元件80的相同的處理步驟，與CMOS元件80同時提供高電壓元件10。
[0099]絕緣隔離膜91在襯底11的表面?zhèn)忍幘哂袦\溝道隔離(STI)結(jié)構(gòu)。
[0100]在襯底11上提供P類型阱12。在包含高電壓元件10的區(qū)和CMOS元件80的區(qū)的襯底11的整個表面中提供P類型阱12。
[0101]通過使用掩膜(未示出)進(jìn)行離子注入，將η類型雜質(zhì)選擇性地注入至P類型阱12中。通過熱處理將η類型雜質(zhì)擴(kuò)散至襯底11中。
[0102]以該方式，如圖1中示出的，在高電壓元件10的區(qū)中提供η類型阱13，并且如圖3中示出的，在P-ch M0S30的區(qū)中提供η類型阱63。
[0103]S卩，通過使用相同的處理步驟來同時提供η類型阱13和η類型阱63。η類型阱13和η類型阱63基本有相同的深度和相同的η類型雜質(zhì)濃度。
[0104]在包含ρ類型阱12、η類型阱13以及η類型阱63的半導(dǎo)體區(qū)的表面上提供絕緣體25。
[0105]然后，在絕緣體25上提供柵電極材料層。將柵電極材料層整個提供在絕緣體25上。通過光刻和刻蝕來對柵電極材料層進(jìn)行構(gòu)圖。
[0106]以該方式，如圖1中示出的，在高電壓元件10的區(qū)中提供第一柵電極26和第二柵電極27。如圖3中示出的，在n-ch M0S20的區(qū)中提供柵電極47，并且在p-ch M0S30的區(qū)中提供柵電極57。
[0107]通過離子注入，通過離子注入將雜質(zhì)注入至包含P類型阱12、η類型阱13以及η類型阱63的半導(dǎo)體區(qū)的表面中。
[0108]使用第一柵電極26、第二柵電極27以及絕緣隔離膜91作為掩膜，將η類型雜質(zhì)注入至高電壓元件10中的η類型阱13的表面和P類型阱12的表面中。
[0109]通過使用柵電極47和絕緣隔離膜91作為掩膜，在n-ch M0S20中的ρ類型阱12的表面中注入η類型雜質(zhì)。
[0110]通過使用柵電極57和絕緣隔離膜91作為掩膜，在P-ch M0S30中的η類型阱63的表面中注入P類型雜質(zhì)。
[0111]通過熱擴(kuò)散來擴(kuò)散注入的雜質(zhì)。以該方式，在高電壓元件10中的η類型阱13的表面上以與第一柵電極26和絕緣隔離膜91自對準(zhǔn)地提供低濃度漏區(qū)16。
[0112]在高電壓元件10中的ρ類型阱12的表面上以與第一柵電極26、第二柵電極27以及絕緣隔離膜91自對準(zhǔn)地提供低濃度源區(qū)18和低濃度浮置漏區(qū)22。
[0113]在n-ch M0S20中的ρ類型阱12的表面上以與柵電極47和絕緣隔離膜91自對準(zhǔn)地提供低濃度漏區(qū)42和低濃度源區(qū)45。
[0114]在p-ch M0S30中的η類型阱63的表面上以與柵電極57和絕緣隔離膜91自對準(zhǔn)地提供低濃度漏區(qū)52和低濃度源區(qū)55。
[0115]S卩，通過相同的處理步驟來同時提供低濃度漏區(qū)16、低濃度浮置漏區(qū)22、低濃度源區(qū)18、低濃度漏區(qū)42以及低濃度源區(qū)45。通過相同的處理步驟來同時提供低濃度漏區(qū)52和低濃度源區(qū)55。
[0116]低濃度漏區(qū)16、低濃度浮置漏區(qū)22、低濃度源區(qū)18、低濃度漏區(qū)42以及低濃度源區(qū)45基本具有相同的深度。低濃度漏區(qū)52和低濃度源區(qū)55基本具有相同的深度。
[0117]低濃度漏區(qū)16、低濃度浮置漏區(qū)22、低濃度源區(qū)18、低濃度漏區(qū)42以及低濃度源區(qū)45基本具有相同的η類型雜質(zhì)濃度。
[0118]低濃度漏區(qū)52和低濃度源區(qū)55基本具有相同的P類型雜質(zhì)濃度。
[0119]在第一柵電極26、第二柵電極27、柵電極47以及柵電極57的側(cè)壁上提供側(cè)壁絕緣體 28、29、48、58。
[0120]然后，通過離子注入將雜質(zhì)注入至包含ρ類型阱12、η類型阱13以及η類型阱63的半導(dǎo)體區(qū)的表面中。
[0121]在高電壓元件10中，使用第一柵電極26、第二柵電極27、側(cè)壁絕緣體28、29以及絕緣隔離膜91作為掩膜來將η類型雜質(zhì)注入至η類型阱13的表面和ρ類型阱12的表面中。
[0122]在n-ch M0S20中，使用柵電極47、側(cè)壁絕緣體48以及絕緣隔離膜91作為掩膜來將η類型雜質(zhì)注入至ρ類型阱12的表面中。
[0123]在p-ch M0S30中，使用柵電極57、側(cè)壁絕緣體58以及絕緣隔離膜91作為掩膜來將P類型雜質(zhì)注入至η類型阱63的表面中。
[0124]通過熱擴(kuò)散來擴(kuò)散注入的雜質(zhì)。以該方式，在高電壓元件10中的η類型阱13的表面上以與第一柵電極26、側(cè)壁絕緣體28以及絕緣隔離膜91自對準(zhǔn)地提供漏區(qū)15。
[0125]在高電壓元件10中的P類型阱12的表面中以與第一柵電極26、第二柵電極27、側(cè)壁絕緣體28、側(cè)壁絕緣體29以及絕緣隔離膜91自對準(zhǔn)地提供源區(qū)17和浮置漏區(qū)21。
[0126]在n-ch M0S20中的ρ類型阱12的表面中以與柵電極47、側(cè)壁絕緣體28以及絕緣隔離膜91自對準(zhǔn)地提供漏區(qū)41和源區(qū)44。
[0127]在p-ch M0S30中的η類型阱63的表面中以與柵電極57、側(cè)壁絕緣體58以及絕緣隔離膜91自對準(zhǔn)地提供漏區(qū)51和源區(qū)54。
[0128]S卩，以相同的處理步驟來同時提供漏區(qū)15、浮置漏區(qū)21、源區(qū)17、漏區(qū)41以及源區(qū)44。以相同的處理步驟來同時提供漏區(qū)51和源區(qū)54。
[0129]漏區(qū)15、浮置漏區(qū)21、源區(qū)17、漏區(qū)41以及源區(qū)44基本具有相同的深度。漏區(qū)51和源區(qū)54基本具有相同的深度。
[0130]漏區(qū)15、浮置漏區(qū)21、源區(qū)17、漏區(qū)41以及源區(qū)44基本具有相同的η類型雜質(zhì)濃度。
[0131]漏區(qū)51和源區(qū)54基本具有相同的P類型雜質(zhì)濃度。
[0132]在那之后，以相同的處理步驟來同時提供漏接觸電極31、43、53和源接觸電極32、46,56ο
[0133]如以上描述的，能夠通過根據(jù)實施例的常規(guī)的CMOS處理步驟來提供高電壓元件10。被添加以用于高電壓元件10的其它特定的處理步驟不是必需的。能夠以較低的成本同時在相同的襯底上提供高電壓元件10和CMOS元件80。
[0134]在高電壓元件10中，第一電極26和第二柵電極27之間的距離可以變得較窄。在以上的情況下，可以不提供第一柵電極26的側(cè)壁絕緣體28和第二柵電極27的側(cè)壁絕緣體29之間的空間，或者空間及其地較窄，使得可以不提供浮置漏區(qū)21。
[0135]在以上的情況下，由低濃度浮置漏區(qū)22來提供浮置漏區(qū)。在該情況下，不將低濃度浮置漏區(qū)22連接至為浮置狀態(tài)的源電極，使得抑制了寄生雙極晶體管101的基極-發(fā)射極電壓的增大，以阻止寄生雙極晶體管的驅(qū)動。
[0136]絕緣隔離膜不限制于STI結(jié)構(gòu)。如圖4示出的，能夠利用具有深溝槽隔離(DTI)結(jié)構(gòu)的絕緣隔離膜92。
[0137]絕緣隔離膜92到達(dá)襯底11。在整個深度方向上，η類型阱13與絕緣隔離膜92相鄰。在該情況下，η類型阱13的深度幾乎具有DTI結(jié)構(gòu)92的相同的深度。不使η類型阱13接觸至DTI結(jié)構(gòu)92。
[0138]在以上描述的實施例中，對具有η溝道類型的高電壓元件10進(jìn)行了解釋，然而，能夠使用具有P溝道的高電壓元件。
[0139]如圖6中示出的，在相同的襯底11上提供具有η溝道類型的高電壓元件10和具有P溝道類型的高電壓元件70。高電壓CMOS元件90由高電壓元件70和具有η溝道類型的高電壓元件10組成。
[0140]在相同的襯底11上提供如圖3中示出的常規(guī)的CMOS元件80和如圖6中示出的比常規(guī)的CMOS元件80具有更高的擊穿電壓的高電壓CMOS元件90。
[0141]高電壓元件70具有與高電壓元件10的η溝道類型相反的P溝道類型。
[0142]在其中提供了具有ρ溝道類型的高電壓元件70的區(qū)中提供η類型阱13。該η類型阱13是通過與CMOS元件80的η類型阱13和具有η溝道類型的高電壓元件10的η類型阱13相同的處理步驟來同時提供的。
[0143]ρ類型阱12提供為與η類型阱13和絕緣隔離膜91相鄰。以相同的處理步驟來同時提供CMOS元件90的ρ類型阱12和CMOS元件80的ρ類型阱12。
[0144]將ρ溝道類型高電壓元件70的ρ類型阱12提供得比絕緣隔離膜91更深。將ρ類型阱12的部分接觸至絕緣隔離膜91的底部部分。
[0145]在ρ溝道類型高電壓元件70的ρ類型阱12的表面上提供ρ類型漏區(qū)71。漏區(qū)71的ρ類型雜質(zhì)濃度高于P類型阱12的ρ類型雜質(zhì)濃度。將漏區(qū)71的一端側(cè)連接至絕緣隔離膜91。漏區(qū)71的深度淺于絕緣隔離膜91的深度。
[0146]在漏區(qū)71的另一端側(cè)處的P類型阱12的表面上提供低濃度漏區(qū)72。低濃度漏區(qū)72的ρ類型雜質(zhì)濃度低于漏區(qū)71的ρ類型雜質(zhì)濃度，并且高于P類型阱12的ρ類型雜質(zhì)濃度。
[0147]將低濃度漏區(qū)72的一端側(cè)連接至漏區(qū)71，并且將低濃度漏區(qū)72的另一端側(cè)連接至P類型阱12的表面區(qū)12a。低濃度漏區(qū)72的深度淺于漏區(qū)71的深度。
[0148]在與其中絕緣隔離膜91之間的元件區(qū)中提供了漏區(qū)71的區(qū)相對的區(qū)上提供P類型源區(qū)74。將ρ類型源區(qū)74提供在元件區(qū)中的η類型13的表面上并且與絕緣隔離膜91相鄰。
[0149]在源區(qū)74的漏側(cè)處的端部分上提供低濃度源區(qū)75。將低濃度源區(qū)75提供在η類型阱13的表面上，與源區(qū)74相鄰。低濃度源區(qū)75的ρ類型雜質(zhì)濃度低于源區(qū)74的ρ類型雜質(zhì)濃度，并且低濃度源區(qū)75的深度淺于源區(qū)74的深度。
[0150]與ρ類型阱12分離地將源區(qū)74和低濃度源區(qū)75提供在η類型阱13的表面上。
[0151]在低濃度漏區(qū)72和低濃度源區(qū)75之間的η類型阱13的表面上提供ρ類型浮置漏區(qū)79和ρ類型低濃度浮置漏區(qū)81。
[0152]低濃度浮置漏區(qū)81的深度淺于浮置漏區(qū)79的深度。低濃度浮置漏區(qū)81的ρ類型雜質(zhì)濃度低于浮置漏區(qū)79的ρ類型雜質(zhì)濃度。
[0153]低濃度浮置漏區(qū)81與浮置漏區(qū)79的漏側(cè)處和源側(cè)處的端部分均相鄰。在漏側(cè)處的低濃度浮置漏區(qū)81與ρ類型阱12和低濃度漏區(qū)72分離。在源側(cè)處的低濃度浮置漏區(qū)81與低濃度源區(qū)75分離。
[0154]以相同的處理步驟來同時提供ρ溝道類型高電壓元件70和p-ch M0S30的漏區(qū)、源區(qū)以及浮置漏區(qū)。
[0155]以相同的處理步驟來同時提供ρ溝道類型高電壓元件70和p-ch M0S30中的低濃度漏區(qū)、低濃度源區(qū)以及低濃度浮置漏區(qū)。
[0156]在提供了 ρ溝道類型高電壓元件70的區(qū)中的絕緣體上提供第一柵電極77和第二柵電極82。在第一柵電極77和第二柵電極82的下方的絕緣體25用作柵絕緣體。
[0157]隔著絕緣體(柵絕緣體)25在η類型阱13的表面上提供第一柵電極77。
[0158]隔著絕緣體25在低濃度漏區(qū)72和低濃度浮置漏區(qū)81之間的區(qū)上提供第一柵電極77。低濃度浮置漏區(qū)81的部分隔著絕緣體25放置在第一柵電極77的下方，與第一柵電極77重疊。低濃度漏區(qū)72的部分隔著絕緣體25放置在第一柵電極72的下方，與第一柵電極72重疊。
[0159]ρ類型阱12的在η類型阱13的表面和低濃度漏區(qū)72之間的表面區(qū)12a也隔著絕緣體25放置在第一柵電極77的下方,與第一柵電極77重疊。
[0160]隔著絕緣體(柵絕緣體)25在η類型阱13的表面上提供第二柵電極82。
[0161]隔著絕緣體25在低濃度源區(qū)75和低濃度浮置漏區(qū)81之間的區(qū)上提供第二柵電極82。低濃度浮置漏區(qū)81的部分隔著絕緣體25放置在第二柵電極82的下方，與第二柵電極82重疊。低濃度源區(qū)75的部分隔著絕緣體25放置在第二柵電極82的下方，與第二柵電極82重疊。
[0162]第一柵電極77的柵長長于第二柵電極82的柵長。在第一柵電極77的在柵長方向上的兩個側(cè)壁上提供側(cè)壁絕緣體78。在第二柵電極82的在柵長方向上的兩個側(cè)壁上提供側(cè)壁絕緣體83。
[0163]在漏區(qū)71上提供漏接觸電極73。使漏接觸電極73以歐姆接觸接觸至漏區(qū)71。將漏接觸電極73電連接至為提供在漏接觸電極73上的布線層(未示出)的漏電極層。
[0164]在源區(qū)74上提供源接觸電極76。使源接觸電極76以歐姆接觸接觸至源區(qū)74。將源接觸電極電連接至為提供在漏接觸電極76上的布線層(未示出)的源電極層。
[0165]將第一柵電極77和第二柵電極82電連接至相同的柵極布線(未示出)，并且向第一柵電極77和第二柵電極82施加相同的柵極電位。
[0166]不將電極連接至浮置漏區(qū)79，使得浮置漏區(qū)79的電位為浮置狀態(tài)。
[0167]當(dāng)將規(guī)定的柵電壓施加至第一柵電極77和第二柵電極82 二者時，在第一柵電極77的下方的η類型阱13的表面中生成了反型層(第一 ρ溝道)，并且在第二柵電極82的下方的η類型阱13的表面中生成了反型層(第二 ρ溝道)。
[0168]相應(yīng)地，電流在漏接觸電極73和源接觸電極76之間在漏區(qū)71、低濃度漏區(qū)72、ρ類型阱12的表面區(qū)12a、第一 ρ溝道、漏側(cè)處的低濃度浮置漏區(qū)81、浮置漏區(qū)79、源側(cè)處的低濃度浮置漏區(qū)81、第二 ρ溝道、低濃度源區(qū)75以及源區(qū)74之間流動。即，將高電壓元件70設(shè)定為導(dǎo)通狀態(tài)。
[0169]具有ρ溝道類型的高電壓元件70提供具有η溝道類型的高電壓元件70的相同效果O
[0170]在高電壓元件70的雙溝道(雙柵)結(jié)構(gòu)中，將寄生雙極晶體管劃分為三個ρηρ類型寄生雙極晶體管，以提高驟回?fù)舸╇妷?導(dǎo)通擊穿電壓)。
[0171]此外，能夠通過ρ類型阱12提高漏側(cè)處的擊穿電壓。在漏區(qū)71的下方提供P類型阱12。ρ類型阱12的ρ類型雜質(zhì)濃度低于漏區(qū)71和低濃度漏區(qū)72。
[0172]如圖7、8中示出的，能夠分別在CMOS元件90和CMOS元件80中的ρ類型阱12和襯底11之間，以及η類型阱13和襯底11之間提供η類型深阱85。
[0173]深阱85的η類型雜質(zhì)濃度高于η類型阱13的η類型雜質(zhì)濃度以及P類型阱12和P類型襯底11 二者的P類型雜質(zhì)濃度。深阱85無疑將CMOS元件90和CMOS元件80分離。
[0174]雖然已經(jīng)描述了某些實施例，但是已經(jīng)僅僅通過范例方式來介紹這些實施例，并且這些實施例不旨在限制本發(fā)明的范圍。實際上，于此描述的新穎實施例可以以各種其它形式來體現(xiàn)；此外，可以而不脫離本發(fā)明的精神作出于此描述的實施例的形式的各種省略、替換和改變。附隨權(quán)利要求及其等同旨在覆蓋將落入本發(fā)明的范圍和精神內(nèi)的該形式或修改。
【權(quán)利要求】
1.一種半導(dǎo)體器件，所述半導(dǎo)體器件包括高電壓元件，所述高電壓元件包括: 襯底； 第一半導(dǎo)體區(qū)，所述第一半導(dǎo)體區(qū)具有第一導(dǎo)電類型且在所述襯底上； 絕緣隔離膜，所述絕緣隔離膜在所述襯底上； 第二半導(dǎo)體區(qū)，所述第二半導(dǎo)體區(qū)具有第二導(dǎo)電類型，所述第二半導(dǎo)體區(qū)提供于所述第一半導(dǎo)體區(qū)和所述絕緣隔離膜之間； 漏區(qū)，所述漏區(qū)具有所述第二導(dǎo)電類型且提供于所述第二半導(dǎo)體區(qū)的表面上，所述漏區(qū)的雜質(zhì)濃度高于所述第二半導(dǎo)體區(qū)的雜質(zhì)濃度； 源區(qū)，所述源區(qū)具有所述第二導(dǎo)電類型且提供于所述第一半導(dǎo)體的表面上，所述源區(qū)與所述漏區(qū)分離； 浮置漏區(qū)，所述浮置漏區(qū)具有所述第二導(dǎo)電類型且提供于所述第二半導(dǎo)體區(qū)和所述源區(qū)之間的所述第一半導(dǎo)體區(qū)的所述表面上； 第一柵電極，所述第一柵電極在所述漏區(qū)和所述浮置漏區(qū)之間的所述第一半導(dǎo)體區(qū)以上； 第二柵電極，所述第二柵電極在所述源區(qū)和所述浮置漏區(qū)之間的所述第一半導(dǎo)體區(qū)以上； 柵絕緣體，所述柵絕緣體提供于所述第一柵電極和所述第一半導(dǎo)體區(qū)的所述表面之間、所述第一柵電極和所述第二半導(dǎo)體區(qū)的所述表面之間、以及所述第二柵電極和所述第一半導(dǎo)體區(qū)的所述表面之間，所述第二半導(dǎo)體區(qū)的部分隔著所述柵絕緣體放置在所述第一柵電極的下方，與所述第一柵電極重疊； 漏電極，所述漏電極在所述漏區(qū)上；以及 源電極，所述源電極在所述源區(qū)上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一柵電極的柵長長于所述第二柵電極的柵長。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述絕緣隔離膜包含如下結(jié)構(gòu):所述絕緣隔離膜的深度淺于所述第二半導(dǎo)體區(qū)的深度并且所述第二半導(dǎo)體區(qū)的部分與所述絕緣隔離膜的底部重疊地接觸。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述絕緣隔離膜的所述底部的深度與所述第二半導(dǎo)體區(qū)的底部的深度幾乎相同。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 具有所述第二導(dǎo)電類型且與所述第二半導(dǎo)體區(qū)的所述表面上的所述漏區(qū)相鄰的低濃度漏區(qū)，所述低濃度漏區(qū)的雜質(zhì)濃度低于所述漏區(qū)的所述雜質(zhì)濃度并且高于所述第二半導(dǎo)體區(qū)的所述雜質(zhì)濃度。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 具有所述第二導(dǎo)電類型且與所述第一半導(dǎo)體區(qū)的所述表面上的所述源區(qū)相鄰的低濃度源區(qū)，所述低濃度源區(qū)的雜質(zhì)濃度低于所述源區(qū)的雜質(zhì)濃度。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 具有所述第二導(dǎo)電類型且與所述浮置漏區(qū)的源區(qū)側(cè)和漏區(qū)側(cè)二者相鄰的低濃度浮置漏區(qū)，所述低濃度浮置漏區(qū)的雜質(zhì)濃度低于所述浮置漏區(qū)的雜質(zhì)濃度。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述漏區(qū)、所述源區(qū)以及所述浮置漏區(qū)均幾乎具有相同的雜質(zhì)濃度和相同的雜質(zhì)深度。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一導(dǎo)電類型是P類型和η類型中的一種類型，并且所述第二導(dǎo)電類型是所述P類型和所述η類型中的另一種類型。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述襯底具有所述第一導(dǎo)電類型和所述第二導(dǎo)電類型中的一種導(dǎo)電類型。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 包含在CMOS結(jié)構(gòu)中的第一元件和第二元件的對，所述第一元件和所述第二元件分別提供于所述半導(dǎo)體襯底上的具有所述第一導(dǎo)電類型的第三半導(dǎo)體區(qū)中和具有所述第二導(dǎo)電類型的第四半導(dǎo)體區(qū)中。
12.—種半導(dǎo)體器件,包括高電壓兀件， 所述高電壓元件具有第一元件和第二元件的對，所述對被配置為CMOS結(jié)構(gòu)，所述第一元件和所述第二元件均包括: 襯底； 第一半導(dǎo)體區(qū)，所述第一半導(dǎo)體區(qū)具有第一導(dǎo)電類型且在所述襯底上； 絕緣隔離膜，所述絕緣隔離膜在所述襯底上； 第二半導(dǎo)體區(qū)，所述第二半導(dǎo)體區(qū)具有第二導(dǎo)電類型，所述第二半導(dǎo)體區(qū)提供于所述第一半導(dǎo)體區(qū)和所述絕緣隔離膜之間； 漏區(qū)，所述漏區(qū)具有所述第二導(dǎo)電類型且提供于所述第二半導(dǎo)體區(qū)的表面上，所述漏區(qū)的雜質(zhì)濃度高于所述第二半導(dǎo)體區(qū)的雜質(zhì)濃度； 源區(qū)，所述源區(qū)具有所述第二導(dǎo)電類型且提供于所述第一半導(dǎo)體的表面上，所述源區(qū)與所述漏區(qū)分離； 浮置漏區(qū)，所述浮置漏區(qū)具有所述第二導(dǎo)電類型且提供于所述第二半導(dǎo)體區(qū)和所述源區(qū)之間的所述第一半導(dǎo)體區(qū)的所述表面上； 第一柵電極，所述第一柵電極在所述漏區(qū)和所述浮置漏區(qū)之間的所述第一半導(dǎo)體區(qū)以上； 第二柵電極，所述第二柵電極在所述源區(qū)和所述浮置漏區(qū)之間的所述第一半導(dǎo)體區(qū)以上； 柵絕緣體，所述柵絕緣體提供于所述第一柵電極和所述第一半導(dǎo)體區(qū)的所述表面之間、所述第一柵電極和所述第二半導(dǎo)體區(qū)的所述表面之間、以及所述第二柵電極和所述第一半導(dǎo)體區(qū)的所述表面之間，所述第二半導(dǎo)體區(qū)的部分隔著所述柵絕緣體放置在所述第一柵電極的下方，與所述第一柵電極重疊； 漏電極，所述漏電極在所述漏區(qū)上；以及 源電極，所述源電極在所述源區(qū)上， 其中，在所述第一元件中，所述第一導(dǎo)電類型是P類型且所述第二類型是η類型，而在所述第二元件中，所述第一導(dǎo)電類型是所述η類型且所述第二類型是所述P類型。 所述第二元件中的所述P類型和所述η類型中的另一種類型，以及在所述第一元件中，所述第二導(dǎo)電類型是所述P類型和所述η類型中的另一種類型，而在所述第二元件中，所述第二導(dǎo)電類型是所述P類型和所述η類型中的所述一種類型。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其中 所述襯底具有所述第一導(dǎo)電類型和所述第二導(dǎo)電類型中的一種導(dǎo)電類型。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 第三半導(dǎo)體區(qū)，所述第三半導(dǎo)體區(qū)具有與所述襯底的導(dǎo)電類型相反的導(dǎo)電類型，且在所述第一半導(dǎo)體區(qū)和所述襯底之間以及所述第二半導(dǎo)體區(qū)和所述襯底之間。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其中， 所述第三半導(dǎo)體區(qū)的雜質(zhì)濃度高于所述第一半導(dǎo)體區(qū)、所述第二半導(dǎo)體區(qū)以及所述襯底的雜質(zhì)濃度。
16.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，還包括: 包含在CMOS結(jié)構(gòu)中的第三元件和第四元件的對，所述第三元件和所述第四元件分別提供于所述半導(dǎo)體襯底上的具有所述第一導(dǎo)電類型的第三半導(dǎo)體區(qū)中和具有所述第二導(dǎo)電類型的第四半導(dǎo)體區(qū)中。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一柵電極和所述第二柵電極是電連接的。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述浮置漏區(qū)具有為浮置狀態(tài)的浮置電位。
19.一種制造包括高電壓元件的半導(dǎo)體器件的方法， 所述方法包括: 在半導(dǎo)體襯底上提供絕緣隔離膜； 在所述半導(dǎo)體襯底上提供具有第一導(dǎo)電類型的第一半導(dǎo)體區(qū)； 在所述半導(dǎo)體襯底上提供具有第二導(dǎo)電類型的第二半導(dǎo)體區(qū)，所述第二半導(dǎo)體區(qū)提供于所述第一半導(dǎo)體區(qū)和所述絕緣隔離膜之間； 在所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)上提供絕緣體； 在所述絕緣體上選擇性地提供第一柵電極和與所述第一柵電極分離的第二柵電極二者，所述第一柵電極與所述第一半導(dǎo)體重疊，所述第二柵電極的一部分和另一部分分別與所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)重疊； 在所述第一柵電極和所述第二柵電極的側(cè)壁上均提供側(cè)壁絕緣體； 選擇性地將具有所述第二導(dǎo)電類型的雜質(zhì)引入至所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)的部分中、以及所述第一半導(dǎo)體區(qū)中的所述第一柵電極和所述第二柵電極之間的部分中，以分別提供源區(qū)、漏區(qū)以及浮置漏區(qū)。
20.根據(jù)權(quán)利要求19所述的方法，還包括: 在提供所述第一柵電極和所述第二柵電極二者之后并且在提供所述側(cè)壁絕緣體之前，選擇性地將具有所述第二導(dǎo)電類型的雜質(zhì)引入至與所述源區(qū)、所述漏區(qū)以及所述浮置漏區(qū)相鄰的區(qū)中，以分別提供低濃度源區(qū)、低濃度漏區(qū)以及低濃度浮置漏區(qū)。
【文檔編號】H01L29/423GK104425610SQ201410067292
【公開日】2015年3月18日 申請日期:2014年2月25日 優(yōu)先權(quán)日:2013年9月11日
【發(fā)明者】高田修 申請人:株式會社東芝