電路裝置及電子設備的制作方法
【專利摘要】本發(fā)明涉及一種電路裝置及電子設備。電路包括噪聲產(chǎn)生源和因噪聲而受到不良影響的模擬電路/邏輯電路，所述模擬電路/邏輯電路的至少一部分被構成在導電性與基板不同的埋入雜質(zhì)層上，并且其周圍的至少一部分被不同于基板的雜質(zhì)層所包圍，由此阻礙噪聲自噪聲產(chǎn)生源的傳播。
【專利說明】電路裝置及電子設備
【技術領域】
[0001 ] 本發(fā)明涉及一種電路裝置及電子設備。
【背景技術】
[0002]已知一種方法，S卩，作為用于驅(qū)動直流電機的電機驅(qū)動器，通過控制截斷電流從而控制電機的轉(zhuǎn)速。在該方法中，通過檢測電阻來對流通于橋接電路的電流進行電流/電壓轉(zhuǎn)換，通過將該電壓與基準電壓進行比較從而對截斷電流進行檢測。并且，將該檢測結(jié)果反饋給控制電路，通過對橋接電路的驅(qū)動信號進行PWM (脈沖寬度調(diào)制)控制，從而使電機以恒定的速度進行旋轉(zhuǎn)。
[0003]例如，專利文獻I公開了一種在這種電機驅(qū)動器中提高截斷電流的檢測精度的技術。在該方法中，針對于H橋的每個半橋而設置檢測電阻，并通過一個電阻來檢測充電期間的電流達到了預定的電流的情況，通過另一個電阻來檢測衰減期間內(nèi)的電流達到了預定的電流的情況。
[0004]不僅是上述電機驅(qū)動器，在用于進行開關動作的電路中，由于通過開關動作而反復進行電流的導通/截止，從而也存在基板電位發(fā)生變動的課題。該基板電位的變動有可能會影響到構成于該基板上的電路的動作。
[0005]例如在上述這種電機驅(qū)動器中，由于為了對電機進行驅(qū)動，除了需要大電流，還通過截斷動作從而反復實施電流的導通/截止，因此電機驅(qū)動器的基板電位發(fā)生變動。由于構成在基板上的基準電壓生成電路或電壓檢測電路受到電位變動的影響，因此截斷電流的檢測值存在偏差，從而導致控制為恒定的電機的轉(zhuǎn)速的精度降低的問題。
[0006]專利文獻1:日本特開2008-042975號公報

【發(fā)明內(nèi)容】

[0007]根據(jù)本發(fā)明的幾個方式，能夠提供一種電路裝置及電子設備，其能夠減小基板電位的變動對電路動作的影響。
[0008]本發(fā)明的一個方式涉及一種電路裝置，包括:第一電路，其通過DMOS (雙擴散金屬氧化物半導體)結(jié)構的晶體管而構成，所述DMOS結(jié)構的晶體管被形成于P型基板上的第一N型埋入層上；以及第二電路，其通過CMOS (互補金屬氧化物半導體)結(jié)構的晶體管而構成，所述CMOS結(jié)構的晶體管被形成于與所述第一 N型埋入層分離的第二 N型埋入層上。
[0009]根據(jù)本發(fā)明的一個方式，由CMOS結(jié)構的晶體管構成的第二電路被形成于與第一 N型埋入層分離的第二 N型埋入層上，從而第二電路通過第二 N型埋入層而與P型基板隔離。由此，能夠減小基板電位的變動對電路動作的影響。
[0010]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述第二電路的區(qū)域被N型插塞區(qū)域所包圍，所述N型插塞區(qū)域?qū)λ龅诙?N型埋入層的電位進行設定插塞插塞。[0011 ] 如此，通過第二 N型埋入層與包圍該第二 N型埋入層的N型插塞區(qū)域，從而能夠?qū)⒌诙娐放cP型基板隔離。此外，由于通過N型插塞區(qū)域而設定N型埋入層的電位，因此能夠?qū)⒌诙娐放cP型基板電隔離。
[0012]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述CMOS結(jié)構的晶體管被形成于P型層上，所述P型層被形成于所述第二 N型埋入層上。
[0013]如此，通過第二 N型埋入層，從而能夠形成與P型基板41隔離的P型層，并能夠在該被隔離的P型層上構成由CMOS結(jié)構的晶體管構成的第二電路。
[0014]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述P型層為外延層。
[0015]如此，通過在第二 N型埋入層上形成外延層，從而能夠形成P型埋入層以作為與P型基板隔離的P型層。
[0016]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，包括:焊墊，其供給所述P型基板的電位；第一布線，其從所述焊墊向所述P型層供給電位；以及第二布線，其從所述焊墊向所述P型基板供給電位。
[0017]如此，相對于與P型基板隔離的P型層，能夠通過其他布線(第一布線)供給電位。由此，能夠抑制電位變動通過布線而從P型基板傳遞到P型層的情況。
[0018]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述CMOS結(jié)構的晶體管的P型晶體管通過形成于所述P型層上的N型阱、形成于所述N型阱上的P型源極區(qū)域、以及形成于所述N型阱上的P型漏極區(qū)域而構成，所述CMOS結(jié)構的晶體管的N型晶體管通過形成于所述P型層上的P型阱、形成于所述P型阱上的N型源極區(qū)域、以及形成于所述P型阱上的N型漏極區(qū)域而構成。
[0019]如此，能夠在與第一 N型埋入層分離的第二 N型埋入層上，形成由CMOS結(jié)構的N型晶體管與CMOS結(jié)構的P型晶體管構成的第二電路。
[0020]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述DMOS結(jié)構的晶體管的N型晶體管具有:深N型阱，其被形成于所述第一 N型埋入層上；P型層，其被形成于所述深N型阱上；N型源極區(qū)域，其被形成于所述P型層上；以及N型漏極區(qū)域，其被形成于所述深N型阱上。
[0021]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述DMOS結(jié)構的晶體管的P型晶體管包括:深N型阱，其被形成于所述第一 N型埋入層上；P型層，其被形成于所述深N型阱上；P型源極區(qū)域，其被形成于所述深N型阱上；以及P型漏極區(qū)域，其被形成于所述P型層上。
[0022]如此，能夠在第一 N型埋入層上形成由DMOS結(jié)構的N型晶體管或DMOS結(jié)構的P型晶體管構成的第一電路。
[0023]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述第一電路具有橋接電路，所述橋接電路輸出用于驅(qū)動電機的截斷電流，所述第二電路具有檢測電路，所述檢測電路對流通于所述橋接電路的電流進行檢測。
[0024]如此，能夠利用橋接電路與檢測電路而形成通過截斷電流來驅(qū)動電機的電機驅(qū)動電路。雖然橋接電路的開關動作會導致P型基板的電位波動，但由于能夠通過第二 N型埋入層將檢測電路隔離，因此能夠減小截斷電流的檢測誤差。
[0025]另外，在本發(fā)明的一個方式中，可以采用如下方式，即，所述檢測電路具有:基準電壓生成電路，其生成基準電壓；電壓檢測電路，其將基于所述電流的電壓與所述基準電壓進行比較；以及控制電路，其根據(jù)所述電壓檢測電路的比較結(jié)果來控制所述橋接電路。[0026]如此，能夠通過將基于截斷電流的電壓與基準電壓進行比較，從而將流通于電機的截斷電流控制為恒定。
[0027]另外，在本發(fā)明的一個方式中，可以采用如下方式，即，所述第二電路具有對所述第一電路進行控制的電路、或?qū)λ龅谝浑娐返碾妷夯螂娏鬟M行檢測的電路。
[0028]根據(jù)本發(fā)明的一個方式，通過將控制所述第一電路的電路、或?qū)z測第一電路的電壓或者電流的電路與P型基板隔離，從而能夠準確地控制第一電路、或者準確地檢測第一電路的電壓或電流。
[0029]另外，在本發(fā)明的一個方式中，可以采用如下方式，S卩，所述第一電路為實施對輸出電流或輸出電壓反復進行開關的動作的電路。
[0030]根據(jù)本發(fā)明的一個方式，即使是因第一電路進行的開關動作而導致P型基板的電位發(fā)生了變動的情況，也由于第二電路與P型基板隔離，因此能夠抑制開關動作對第二電路的影響。
[0031]另外，本發(fā)明的另一方式涉及一種電子設備，包括:上述任意方式所記載的電路裝置。
【專利附圖】

【附圖說明】
[0032]圖1為本實施方式的比較例的基板結(jié)構。
[0033]圖2為本實施方式的基板結(jié)構示例。
[0034]圖3為電路裝置的結(jié)構示例。
[0035]圖4為電路裝置的動作說明圖。
[0036]圖5為電路裝置的動作說明圖。
[0037]圖6為電路裝置的動作說明圖。
[0038]圖7為DMOS結(jié)構的N型晶體管的詳細結(jié)構示例。
[0039]圖8為DMOS結(jié)構的P型晶體管的詳細結(jié)構示例。
[0040]圖9 (A)?(E)為DMOS結(jié)構的晶體管的制造工序流程。
[0041]圖10 (A)?(D)為DMOS結(jié)構的晶體管的制造工序流程。
[0042]圖11 (A)?(C)為DMOS結(jié)構的晶體管的制造工序流程。
[0043]圖12 (A)?(C)為DMOS結(jié)構的晶體管的制造工序流程。
[0044]圖13為電子設備的結(jié)構示例。
【具體實施方式】
[0045]以下，對本發(fā)明的優(yōu)選的實施方式進行詳細說明。另外，以下所說明的本實施方式不是對權利要求書中所記載的本發(fā)明的內(nèi)容進行不合理限定的實施方式，在本實施方式中所說明的全部結(jié)構不一定都是作為本發(fā)明的解決方法所必須的。
[0046]1、比較例的基板結(jié)構
[0047]圖1中示出了本實施方式的比較例的基板結(jié)構。圖1為構成電路裝置的集成電路裝置的基板的剖視圖。
[0048]另外，雖然以下以電路裝置例如為通過圖3在后文敘述的電機驅(qū)動器的情況為例進行說明，但本實施方式并不限于此，而是能夠應用于實施對驅(qū)動電流或驅(qū)動電壓的開關動作的各種電路裝置。例如，可以應用于通過晶體管的開關來驅(qū)動LC諧振電路，以產(chǎn)生所需的電壓的開關穩(wěn)壓器。
[0049]在基板上配置有第一區(qū)域10、第二區(qū)域20、邊界區(qū)域31以及邊界區(qū)域32，所述第一區(qū)域10內(nèi)配置由第一電路，所述第二區(qū)域20內(nèi)配置有第二電路，所述邊界區(qū)域31被設置于第一區(qū)域10的一側(cè)端部，所述邊界區(qū)域32被設置于第一區(qū)域10與第二區(qū)域20之間。第一電路是由 DMOS(Double_diffused Metal Oxide Semiconductor,雙擴散金屬氧化物半導體)晶體管構成的橋接電路(例如圖3中的橋接電路210)。此外，第一電路不限于橋接電路，只需是實施對驅(qū)動電流的開關動作的電路即可。第二電路是由CMOS (ComplementaryMetal Oxide Semiconductor,互補金屬氧化物半導體)晶體管構成的電路(如圖3中的檢測電路250)。
[0050]在此，將與基板的平面垂直的方向(厚度方向)中，相對于基板而形成有電路的一偵儀通過半導體制造流程，各層被層壓的一側(cè))的方向稱為“上”，將與之相反的方向稱為“下”。
[0051 ] 在第一區(qū)域10內(nèi)形成有DMOS結(jié)構的N型晶體管(以下稱為N型DMOS)。具體而言，在為硅基板的P型基板(Psub)41上形成有N型埋入層51 (NBL:N+Buried Layer)，在N型埋入層51上形成有N型DMOS的深N型阱(De印NWEL)61。在深N型阱61的源極(Source)側(cè)形成有P型本體(Pbody) 71 (P型雜質(zhì)層)，在P型本體71上形成有P型層131 (P型雜質(zhì)層)與N型層122 (N型雜質(zhì)層)。該N型層122與N型DMOS的源極區(qū)域?qū)?。在深N型阱61的漏極(Drain)側(cè)形成有與N型DMOS的漏極領域?qū)腘型層123。在P型本體71上以與N型層123相接的方式形成有絕緣層151 (例如L0C0S，硅的局部氧化)，在P型本體71、深N型阱61以及絕緣層151上形成有柵極層141 (例如，多晶硅層)。
[0052]在邊界區(qū)域31內(nèi)設置有N型插塞(Nplug)81(N型雜質(zhì)層)，該N型插塞81用于將電位供給至N型埋入層51。具體而言，N型插塞81被形成于N型埋入層51上，P型層91、92被形成于該N型插塞81的兩側(cè)，N型層121形成于N型插塞81上。并且，施加于N型層121的電位通過N型插塞81而被供給至N型埋入層51。在N型層121上例如被供給接地電壓(廣義上為低電位側(cè)電源電壓)。
[0053]在邊界區(qū)域32的第一區(qū)域10側(cè)設置有N型插塞82，該N型插塞82用于將電位供給至N型埋入層51。N型插塞82的結(jié)構與N型插塞81的結(jié)構相同。此外，在邊界區(qū)域32的第二區(qū)域20側(cè)設置有P型埋入層101 (PBL:P+Buried Layer),該P型埋入層101用于將電位供給至P型基板41。具體而言，P型埋入層101形成于P型基板41上，P型阱111形成于P型埋入層101上，P型層132形成于P型阱111上。并且，施加于P型層132的電位通過P型阱111與P型埋入層101而被供給至P型基板41。在P型層132上例如供給有接地電壓(廣義上為低電位側(cè)電源電壓)。
[0054]在第二區(qū)域20內(nèi)形成有CMOS結(jié)構的N型晶體管(以下稱NM0S)與P型晶體管(以下稱PM0S)。具體而言，NMOS的P型阱111 (例如中耐壓P型阱(MV PWELL))形成于P型基板41上，作為NMOS的N型源極區(qū)域的N型層125與作為NMOS的N型漏極區(qū)域的N型層126形成于P型阱111上。在N型層125與N型層126之間的P型阱111上形成有柵極層142。在P型阱111上還形成有P型層133，該P型層133用于將電位供給至P型阱111。在P型層133上例如供給有接地電壓(廣義上為低電位側(cè)電源電壓)。[0055]此外，在P型基板41上形成有PMOS的N阱112 (例如中耐壓N型阱(MVNWELL ))，作為PMOS的P型源極區(qū)域的P型層135與作為PMOS的漏極區(qū)域的P型層134形成于N型阱112上。在P型層134與P型層135之間的N型阱112上形成有柵極層143。在N型阱112上還形成有用于將電位供給至N型阱112的N型層127。在N型層127上例如供給有電源電壓(高電位側(cè)電源電壓)。
[0056]此外，雖然省略了符號的圖示及說明，但在基板表層的雜質(zhì)層(N型層、P型層)之間，設置有用于與相鄰的雜質(zhì)層絕緣的絕緣層(L0C0S)。
[0057]另外，在由DMOS晶體管構成的橋接電路通過截斷電流而對電機進行驅(qū)動時，在DMOS晶體管的漏極(N型層123)內(nèi)將流通有大電流。由于該大電流通過開關動作而導通/截止(或流通的方向反轉(zhuǎn))，因此漏極的電壓將大幅變動。該漏極的N型層123通過深N型阱61而與N型埋入層51相連接，在N型埋入層51與P型基板41之間產(chǎn)生了因PN接合而產(chǎn)生的寄生電容CP。因此，漏極的電壓變動通過寄生電容CP而傳遞到P型基板41，并通過P型基板41而傳遞到第二區(qū)域20。在第二區(qū)域20內(nèi)，由于P型基板41與CMOS晶體管的P型阱111或N型阱112相接，因此P型基板41的電壓變動會給由CMOS晶體管構成的電路帶來影響。
[0058]例如，在圖3中的電機驅(qū)動器中，通過電壓檢測電路220將檢測電阻290的一端側(cè)的電壓VS與基準電壓VR進行比較，從而將流通于橋接電路210的截斷電流值保持為恒定。此時，由于當電壓檢測電路220或基準電壓生成電路230受到P型基板41的電壓變動的影響時，基準電壓VR將發(fā)生變動，或者使得電壓檢測電路220的比較精確度下降，因此存在截斷電流產(chǎn)生偏差的可能性。
[0059]此外，如通過圖5在后文中敘述的那樣，在衰減期間內(nèi)，再生電流從接地電壓向電源電壓VBB流通。因此，由于檢測電阻290上的電壓降，DMOS晶體管Q3的漏極電壓變得低于接地電壓。于是，由于在圖1的DMOS結(jié)構中，與漏極相連的N型埋入層51變得低于接地電壓，從而在與P型基板41之間產(chǎn)生正向電壓，因此電流向P型基板41流入，從而P型基板的電壓產(chǎn)生波動。如此，除了通過寄生電容CP以外，還有其他使P型基板41的電壓產(chǎn)生波動的因素。
[0060]2、本實施方式的基板結(jié)構
[0061]圖2示出了能夠解決上述技術課題的本施方式的基板結(jié)構示例。圖2為構成電路裝置(例如圖3的電路裝置200)的集成電路裝置的基板的剖視圖。
[0062]在基板上配置有:配置有第一電路的第一區(qū)域10 ;配置由第二電路的第二區(qū)域20 ;設置于第一區(qū)域10的一側(cè)端部的邊界區(qū)域31 ;設置于第一區(qū)域10與第二區(qū)域20之間的邊界區(qū)域32 ；以及設置于第二區(qū)域20的一側(cè)端部的邊界區(qū)域33。另外，由于第一區(qū)域10與邊界區(qū)域31的結(jié)構與圖1相同，因此省略說明。
[0063]在第二區(qū)域20內(nèi)形成有N型埋入層52，該N型埋入層52用于將CMOS晶體管與P型基板41隔離。具體而言，N型埋入層52形成于P型基板41上，P型埋入層102形成于該N型埋入層52上。并且，NMOS晶體管與PMOS晶體管形成于該P型埋入層102上。上述晶體管的結(jié)構與圖1相同。
[0064]與圖1相同地，在邊界區(qū)域32的第一區(qū)域10側(cè)設置有N型插塞82。在邊界區(qū)域32的第二區(qū)域20側(cè)設置有N型插塞83，該N型插塞83用于將電位供給至N型埋入層52。具體而言，N型插塞83形成于N型埋入層51上，P型層95、96形成于該N型插塞83的兩側(cè)，N型層128形成于N型插塞83上。并且，施加于N型層128的電壓通過N型插塞83而供給N型埋入層52。在N型層128上例如供給有電源電壓。
[0065]此外，在邊界區(qū)域32中，于N型插塞82和N型插塞83之間，設置有P型埋入層101，該P型埋入層101用于將電位供給P型基板41。P型埋入層101的結(jié)構與圖1相同。施加于P型層132的電壓，例如接地電壓，通過P型阱111與P型埋入層101而供給P型基板41。
[0066]在邊界區(qū)域33內(nèi)設置有N型插塞84，該N型插塞84用于將電位供給N型埋入層52。N型插塞84的結(jié)構與邊界區(qū)域32的N型插塞83的結(jié)構相同。施加于N型層129的電壓,例如電源電壓,通過N型插塞84而供給N型埋入層52。
[0067]根據(jù)以上的實施方式，電路裝置200包括第一電路與第二電路，其中，所述第一電路(形成于第一區(qū)域10內(nèi)的電路)由DMOS結(jié)構的晶體管構成，該DMOS結(jié)構的晶體管形成于P型基板41上的第一 N型埋入層51上，所述第二電路(形成于第二區(qū)域20內(nèi)的電路)由CMOS結(jié)構的晶體管構成，該CMOS結(jié)構的晶體管形成于與第一 N型埋入層51分離的第二 N型埋入層52上。
[0068]如此，通過與第一 N型埋入層51分離的第二 N型埋入層52，從而能夠?qū)⒂蒀MOS結(jié)構的晶體管構成的第二電路與P型基板41隔離。如在圖1的比較例中所說明的那樣，當DMOS結(jié)構的晶體管進行開關動作時，其漏極電位的波動將從第一 N型埋入層51經(jīng)由寄生電容CP等而傳遞到P型基板41。針對這一點，根據(jù)本實施方式，由于第二電路被與P型基板41隔離，因此即使是P型基板41的電位發(fā)生波動的情況，第二電路也不易受到該影響，從而能夠?qū)崿F(xiàn)誤差較少的動作。
[0069]在此，埋入層是形成于基板表層的雜質(zhì)層(例如圖2中的P型本體71或深N型阱61)的下層的雜質(zhì)層。具體而言，如通過圖9 (A)?(E)在后文中敘述的那樣，通過向硅基板導入N型雜質(zhì)或P型雜質(zhì)，并使外延層(單晶硅的層)在其上生長，從而在外延層的下方形成埋入層。
[0070]此外，在本實施方式中，第二電路區(qū)域(第二區(qū)域20)被N型插塞區(qū)域(在俯視觀察時設置有N型插塞83、84的區(qū)域)所包圍，該N型插塞區(qū)域用于對第二 N型埋入層52的電位進行設定。
[0071 ] 如此，通過第二 N型埋入層52以及包圍該第二 N型埋入層52的N型插塞區(qū)域，從而能夠形成浴缸型的N型區(qū)域。通過該N型區(qū)域，從而能夠?qū)⒌诙娐返膮^(qū)域與P型基板隔離。此外，由于即使在P型基板的電位的波動傳遞到第二 N型埋入層52，也由N型插塞設定電壓，因此能夠可靠地將第二電路區(qū)域隔離。此外，由于能將第二 N型埋入層52設定為比P型基板41更高的電壓(例如電源電壓)，因此能夠通過反向電壓的PN接合而實現(xiàn)隔離。
[0072]在此，電路區(qū)域是在對基板進行俯視觀察時配置有電路的區(qū)域。即，當在電路布局中，檢測電路250由一個或多個電路塊構成時，電路區(qū)域是配置有該布局塊的區(qū)域。例如，當?shù)诙娐肥菆D3中的檢測電路250時，該檢測電路250的配置區(qū)域成為第二電路區(qū)域20。
[0073]此外，被N型插塞區(qū)域所“包圍”，并不吸限定于在俯視觀察時，N型插塞區(qū)域?qū)⒌诙娐穮^(qū)域(第二區(qū)域20)的周圍完全包圍的情況，還包括例如N型插塞區(qū)域的一部分存在缺損(例如，間斷地包圍)的情況。例如，如圖2所示，邊界區(qū)域32包括N型插塞83。在圖3的電路裝置200中，該邊界區(qū)域32例如設置為包圍橋接電路210的四周。或者設置為至少將橋接電路210與其他電路(檢測電路250)分離。在此情況下，邊界區(qū)域32不需要為在俯視觀察時整體連貫的區(qū)域，也可以有一部分是欠缺的。
[0074]此外，在本實施方式中，CMOS結(jié)構的晶體管形成于P型層上，該P型層形成于第二N型埋入層52上。P型層例如為P型埋入層102。
[0075]此外，在本實施方式中，電路裝置包括:用于供給P型基板41的電位的焊墊(例如，連接于后述的圖3中的端子TVB的焊墊);用于從該焊墊向P型層(P型埋入層102)供給電位的第一布線(例如，形成于半導體基板上的鋁布線)；以及用從該焊墊向P型基板41供給電位的第二布線。
[0076]如此，相對于與P型基板41隔離的P型層(P型埋入層102)，能夠通過不同于P型基41的其他線路(第一布線、P型層133、P型阱111)供給電位。由此，能夠抑制電位變動通過布線從P型基板41向P型層(P型埋入層102)傳遞的情況。
[0077]在此，焊墊是形成于半導體基板上的接合焊墊。即，為例如通過接合線等與封裝件的端子相連接的芯片(集成電路裝置)側(cè)的端子，并為用于在芯片內(nèi)部的電路與外部的電路之間輸入輸出信號或電壓的端子。
[0078]3、電機驅(qū)動器
[0079]在圖3中，作為能夠應用上述的基板結(jié)構的電路裝置的結(jié)構示例，示出了電機驅(qū)動器的結(jié)構示例。
[0080]電路裝置200包括橋接電路210與檢測電路250。并且，檢測電路250包括電壓檢測電路220、基準電壓生成電路230以及控制電路240。另外，雖然以下以電路裝置整體由一個集成電路裝置構成的情況為例進行說明，但本實施方式不限于此。即，電路裝置的一部分(例如橋接電路210、電壓檢測電路220)由一個集成電路裝置構成，可以將圖2中的基板結(jié)構應用于該集成電路裝置。
[0081]橋接電路210根據(jù)來自控制電路240的PWM信號，來驅(qū)動外部的電機280 (直流電機)。具體而言，橋接電路210包括被構成為H橋的晶體管Ql?Q4 (DM0S晶體管)。例如，晶體管Ql?Q4可以是N型，或者，晶體管Ql、Q2可以是P型，而晶體管Q3、Q4是N型。
[0082]晶體管Ql設置于端子TVB與端子OUTl之間，其中，所述端子TVB供給有電源電壓VBB,所述端子OUTl連接于電機280的一端。晶體管Q2設置于端子TVB與端子0UT2之間，其中，所述端子0UT2連接于電機280的另一端。晶體管Q3設置于端子OUTl與端子RNF之間，其中，所述端子RNF連接于一端供給有接地電壓的檢測電阻290的另一端。晶體管Q4連接于端子0UT2與端子RNF之間。
[0083]基準電壓生成電路230例如由分壓電路構成，生成用于檢測截斷電流的基準電壓VR0
[0084]電壓檢測電路220例如由比較電路構成，實施對流通于橋接電路210的截斷電流的檢測。具體而言，電壓檢測電路220將通過端子RNFS輸入的檢測電路290的一端的電壓VS與基準電壓VR進行比較。并且，當檢測到電壓VS達到了基準電壓VR的情況時，將該檢測信號輸出給控制電路240。
[0085]控制電路240控制橋接電路210的截斷動作。具體而言，控制電路240根據(jù)來自電壓檢測電路220的檢測信號，來控制PWM信號的脈寬，以使截斷電流成為恒定。并且，根據(jù)該PWM信號而生成晶體管Ql?Q4的導通/截止控制信號，并將所生成的導通/截止控制信號輸出給晶體管Ql?Q4的柵極。
[0086]利用圖4?圖6對電路裝置200的動作進行詳細說明。另外，圖4所示的比較電路221與電壓檢測電路220相對應。在比較電路221的正極輸入端子輸入有檢測電阻290的另一端的電壓VS,而在負極輸入端子輸入有基準電壓VR。比較電路221的輸出信號輸出給控制電路240。
[0087]如圖6所示，在時刻t0，開始驅(qū)動電機280的驅(qū)動。當開始驅(qū)動時，將處于如圖4所示的充電期間，控制電路240使晶體管Ql、Q4導通，并使晶體管Q2、Q3截止。在充電期間，如圖4中的實線箭頭標記所示，驅(qū)動電流從電源電壓VBB經(jīng)由晶體管Ql、電機280、晶體管Q4、檢測電阻290，而向接地電壓流通。
[0088]驅(qū)動電流隨著時間的經(jīng)過而增大，從而通過檢測電阻290而被轉(zhuǎn)換的電壓VS也升高。當電壓VS變得大于基準電壓VR時，比較電路221的輸出信號將會由L電平變?yōu)镠電平。如圖6所示，此時(時刻tl)的驅(qū)動電流為截斷電流Ich，可通過電壓VS的檢測來檢測截斷電流Ich。
[0089]控制電路240接收比較電路221的輸出信號成為了 H電平的情況，從而進入衰減期間TDl。如圖5所示，在衰減期間TDl內(nèi)，控制電路240使晶體管Q2、Q3導通，而使晶體管Q1、Q4截止。如圖5中的虛線箭頭所示，驅(qū)動電流(再生電流)從接地電壓經(jīng)由檢測電阻290、晶體管Q3、電機280、晶體管Q2而電源電壓VBB流通。如圖6所示，在衰減期間TDl內(nèi)，驅(qū)動電流隨時間的經(jīng)過下降。
[0090]控制電路240使用例如計時器(計數(shù)器電路)等，來檢測從衰減期間TDl開始經(jīng)過了預定時間的情況，并進入到充電期間TC1。在充電期間TCl內(nèi)驅(qū)動電流上升，當驅(qū)動電流達到截斷電流Ich時，將再次進入衰減期間TD2。之后，通過如此反復，從而控制成截斷電流成為恒定，由此將保持電機280的轉(zhuǎn)速保持為恒定。
[0091]此外，雖然上述以橋接電路210由H橋構成的情況為例進行了說明，但本實施方式不限于此，橋接電路210也可以由半橋構成。
[0092]4、DMOS 晶體管
[0093]圖7示出了 DMOS結(jié)構的N型晶體管的詳細結(jié)構示例。圖7是基板的厚度方向上的剖視圖。此外，對于與通過圖2進行了說明的構成要素相同的結(jié)構要素標注相同的符號，并適當?shù)厥÷哉f明。
[0094]本結(jié)構示例是將通過圖2所說明的DMOS結(jié)構的N型晶體管構成為左右對稱的示例。即，以與源極區(qū)域?qū)腘型層122為中心，在其兩側(cè)形成柵極(Gate)層141a、141b，絕緣層151a、151b，以及與漏極區(qū)域?qū)腘型層123a、123b。深N型阱61與P型本體71也是如此，以源極為中心，左右對稱地形成于N型埋入層51上。N型插塞81、82形成于深N型阱61的兩側(cè)。
[0095]圖8示出了 DMOS結(jié)構的P型晶體管的詳細結(jié)構示例。圖8是基板的厚度方向的首1J視圖。
[0096]在本結(jié)構示例中，各層以與漏極區(qū)域?qū)腜形層136為中心，而被構成為左右對稱。具體而言，N型埋入層53形成于P型基板41上，深N型阱62形成于N型埋入層53上，HP0F161 (P型雜質(zhì)層)形成于深N型阱62的中央部上，與漏極區(qū)域?qū)腜型層136形成于HP0F161上。N型阱113a、113b (例如低耐壓N型阱(LV NWEL))形成于深N型阱62的兩端部之上，N型層171a、171b以及與源極區(qū)域?qū)腜型層137a、137b形成于N型阱113a、113b上，絕緣層152a、152b (例如LOCOS)形成于與漏極區(qū)域?qū)腜形層136的兩側(cè)，柵極層144a、144b (例如多晶硅層)形成于N型阱113a、113b、HP0F161、絕緣層152a、152b上。
[0097]N型埋入層53通過N型插塞85a、85b而被供給電位(例如電源電壓)。N型插塞85a、85b形成于深N型阱62的兩側(cè)，N型層172a、172b形成于N型插塞85a、85b上。
[0098]此外，可以與N溝道相同，由左右對稱的結(jié)構中的一方側(cè)的柵極與漏極構成DMOS結(jié)構的P型晶體管。
[0099]5、制造工序
[0100]利用圖9 (A)?圖12 (C),對DMOS結(jié)構的晶體管的制造工序流程進打說明。另夕卜，圖中左側(cè)表示N型晶體管，圖中右側(cè)表示P型晶體管。
[0101]如圖9 (A)所示，進行在P型基板(Psub)上形成氧化膜(S12)的工序。接下來如圖9 (B)所示，進行光刻工序，并進行對未被抗蝕膜覆蓋的區(qū)域內(nèi)的氧化膜(S12)進行蝕刻的工序。接下來，如圖9 (C)所示，通過向P型基板(Psub)導入N型離子的工序，從而在未被氧化膜(S12)覆蓋的區(qū)域形成N型埋入層(NBL)。
[0102]接下來，如圖9 (D)所示，通過蝕刻工序除去氧化膜(S12),并進行光刻工序。接著，通過向P型基板(Psub)導入P型離子的工序，從而在未被抗蝕膜覆蓋的區(qū)域形成P型埋入層(PBL)。接下來，如圖9 (E)所示，進行在P型基板(Psub)與埋入層(NBUPBL)上形成P型外延層(P-Epi )的工序。通過采用上述工序，從而在P型外延層(P-Epi )下形成了 N型埋入層(NBL)與P型埋入層(PBL)。
[0103]接著，如圖10 (A)所示，通過光刻工序以及向P型外延層(P-Epi)導入N型離子的工序，從而在未被抗蝕膜覆蓋的區(qū)域形成深N型阱(De印NWEL)。然后，如圖10 (B)所示，通過光刻工序以及向P型外延層(P-Epi)導入N型離子的工序，從而在未被抗蝕膜覆蓋的區(qū)域形成N型插塞(Nplug)。
[0104]接著，如圖10 (C)所示，通過進行氮化硅膜的光刻工序以及蝕刻工序，并進行氧化膜形成工序，從而形成LOCOS (S12)0接著，如圖10 (D)所示，通過光刻工序以及向深N型阱(Deep NWEL)導入P型離子的工序，從而在未被抗蝕膜覆蓋的區(qū)域形成P型本體。
[0105]接著，如圖11 (A)所示，通過光刻工序以及向深N型阱(De印NWEL)導入P型離子的工序，從而在未被抗蝕膜覆蓋的區(qū)域形成HPOF層。然后，如圖11 (B)所示，通過光刻工序以及向深N型阱(Deep NWEL)導入N型離子的工序，從而在未被抗蝕膜覆蓋的區(qū)域形成低耐壓N型阱(LV NWEL)。而后，如圖11 (C)所示，通過光刻工序以及向P型外延層(P-Epi )導入P型離子的工序，從而在未被抗蝕膜覆蓋的區(qū)域形成低耐壓P型阱(LV PWEL)。
[0106]接著，如圖12 (A)所示，通過進行形成多晶硅層的工序，并進行光刻工序以及蝕刻工序，從而形成柵極層(Poly)。然后，如圖12 (B)所示，通過光刻工序以及導入N型離子的工序，從而在基板表層形成N型雜質(zhì)層(N+)。該N型雜質(zhì)層(N+)成為N型晶體管的源極區(qū)域或漏極區(qū)域等。而后，如圖12 (C)所示，通過光刻工序以及導入P型離子的工序，從而在基板表層形成P型雜質(zhì)層(P+)。該P型雜質(zhì)層(P+)成為P型晶體管的源極區(qū)域或漏極區(qū)域等。通過采用上述工序，從而在基板上形成DMOS結(jié)構的N型晶體管(紙面左側(cè))以及DMOS結(jié)構的P型晶體管(紙面右側(cè))。[0107]另外，雖然對CMOS結(jié)構的晶體管的制造工序流程的說明進行了省略，但對于與DMOS結(jié)構的晶體管共通的層使工序共通化，從而只需通過同一制造流程形成并存有CMOS結(jié)構與DMOS結(jié)構的半導體基板即可。
[0108]6、電子設備
[0109]圖13示出了應用了本實施方式的電路裝置200(電機驅(qū)動器)的電子設備的結(jié)構示例。該電子設備包括:處理部300、存儲部310、操作部320、輸入輸出部330、電路裝置200、對上述各部件進行連接的母線340、以及電機280。雖然以下以通過電機驅(qū)動來控制打印頭或送紙的打印機為例而進行說明，但本實施方式不限于此，而是能夠應用于各種電子設備中。
[0110]輸入輸出部330例如由USB連接器或無線LAN等接口構成的，并被輸入圖像數(shù)據(jù)或文檔數(shù)據(jù)。輸入的數(shù)據(jù)被存儲于存儲部310中，存儲部310例如為DRAM等內(nèi)部存儲裝置。當由操作部320接收印刷指令時，處理部300將開始進行存儲于存儲部310中的數(shù)據(jù)的印刷動作。處理部300根據(jù)數(shù)據(jù)的印刷布局而向電路裝置200 (電機驅(qū)動器)發(fā)送指示，電路裝置200根據(jù)該指示而使驅(qū)動電機280進行旋轉(zhuǎn)，以進行打印頭的移動或送紙。
[0111]本實施方式中，由于電路裝置可高精度的保持截斷電流恒定，因此可抑制打印頭移動以及降低進紙的誤差，實現(xiàn)高品質(zhì)的打印。
[0112]另外，雖然如上所述對本實施方式進行了詳細說明，但是本領域技術人員應當能夠理解，本發(fā)明可以進行在實質(zhì)上不脫離本發(fā)明的新特征及效果的多種變形。因此，這種變形例也均包括在本發(fā)明的范圍內(nèi)。例如，在說明書或附圖中，至少一次與較廣義或同義的不同用語一起被記載的用語，在說明書或附圖的任意位置中，均能夠置換為該不同的用語。此夕卜，本實施方式及變形例的全部組合，也均包括在本發(fā)明的范圍內(nèi)。此外，電路裝置、基板、電子設備的結(jié)構或動作、電機驅(qū)動的控制方法以及半導體基板的制造方法等，也不僅限于本實施方式中所說明的內(nèi)容，而是能夠?qū)嵤└鞣N變形。
[0113]符號說明
[0114]10第一區(qū)域；20第二區(qū)域；31?33邊界區(qū)域；41P型基板；51?53N型埋入層；61,62深N型阱；71P型本體；81?84、85a、85b N型插塞；91?98P型層；101、102P型埋入層；IllP 型阱；112、113a、113b N 型阱；121 ?129、123a、123b N 型層；131 ?136、137a、137b P 型層；141 ?143、141a、141b、144a、144b 柵極層;151、151a、151b、152a、152b 絕緣層;171a、171b、172a、172bN型層；200電路裝置;210橋接電路；220電壓檢測電路；221比較電路；230基準電壓生成電路；240控制電路；250檢測電路；280電機；290檢測電阻；300處理部；310存儲部；320操作部；330輸入輸出部；340母線；CP寄生電容；Ich截斷電流；0UT1、0UT2 端子；Q1 ?Q4 DMOS 晶體管;RNF、RNFS 端子；TC1、TC2 充電期間；TD1、TD2 衰減期間；TVB端子；VBB電源電壓；VR基準電壓。
【權利要求】
1.一種電路裝置，其特征在于，包括: 第一電路，其通過雙擴散金屬氧化物半導體結(jié)構的晶體管而構成，所述雙擴散金屬氧化物半導體結(jié)構的晶體管被形成于P型基板上的第一 N型埋入層上；以及 第二電路，其通過互補金屬氧化物半導體結(jié)構的晶體管而構成，所述互補金屬氧化物半導體結(jié)構的晶體管被形成于與所述第一 N型埋入層分離的第二 N型埋入層上。
2.如權利要求1所述的電路裝置，其特征在于， 所述第二電路的區(qū)域被N型插塞區(qū)域包圍，所述N型插塞區(qū)域?qū)λ龅诙?N型埋入層的電位進行設定。
3.如權利要求1或2所述的電路裝置，其特征在于， 所述互補金屬氧化物半導體結(jié)構的晶體管被形成于P型層上，所述P型層被形成于所述第二 N型埋入層上。
4.如權利要求3所述的電路裝置，其特征在于， 所述P型層為P型埋入層。
5.如權利要 求4所述的電路裝置，其特征在于， 包括: 焊墊，其供給所述P型基板的電位； 第一布線，其從所述焊墊向所述P型層供給電位；以及 第二布線，其從所述焊墊向所述P型基板供給電位。
6.如權利要求5所述的電路裝置，其特征在于， 所述互補金屬氧化物半導體結(jié)構的晶體管的P型晶體管通過形成于所述P型層上的N型阱、形成于所述N型阱上的P型源極區(qū)域、以及形成于所述N型阱上的P型漏極區(qū)域而構成， 所述互補金屬氧化物半導體結(jié)構的晶體管的N型晶體管通過形成于所述P型層上的P型阱、形成于所述P型阱上的N型源極區(qū)域、以及形成于所述P型阱上的N型漏極區(qū)域而構成。
7.如權利要求6所述的電路裝置，其特征在于， 所述雙擴散金屬氧化物半導體結(jié)構的晶體管的N型晶體管具有: 深N型阱，其被形成于所述第一 N型埋入層上； P型層，其被形成于所述深N型阱上； N型源極區(qū)域，其被形成于所述P型層上；以及 N型漏極區(qū)域，其被形成于所述深N型阱上。
8.如權利要求7所述的電路裝置，其特征在于， 所述雙擴散金屬氧化物半導體結(jié)構的晶體管的P型晶體管具有: 深N型阱，其被形成于所述第一 N型埋入層上； P型層，其被形成于所述深N型阱上； P型源極區(qū)域，其被形成于所述深N型阱上；以及 P型漏極區(qū)域，其被形成于所述P型層上。
9.如權利要求8所述的電路裝置，其特征在于， 所述第一電路具有橋接電路，所述橋接電路輸出用于驅(qū)動電機的截斷電流，所述第二電路具有檢測電路，所述檢測電路對流通于所述橋接電路的電流進行檢測。
10.如權利要求9所述的電路裝置，其特征在于， 所述檢測電路具有: 基準電壓生成電路，其生成基準電壓； 電壓檢測電路，其將基于所述電流的電壓與所述基準電壓進行比較；以及 控制電路，其根據(jù)所述電壓檢測電路的比較結(jié)果來控制所述橋接電路。
11.如權利要求1所述的電路裝置，其特征在于， 所述第二電路具有對所述第一電路進行控制的電路、或?qū)λ龅谝浑娐返碾妷夯螂娏鬟M行檢測的電路。
12.如權利要求1所述的電路裝置，其特征在于， 所述第一電路為實施對輸出電流或輸出電壓反復進行開關的動作的電路。
13.—種電子設備,其特征在于,包括: 權利要求1至12中任一項所述的電路裝置。
【文檔編號】H01L27/088GK104038120SQ201410076749
【公開日】2014年9月10日 申請日期:2014年3月4日 優(yōu)先權日:2013年3月4日
【發(fā)明者】守屋勇, 山田敦史 申請人:精工愛普生株式會社