半導(dǎo)體器件的制作方法
【專(zhuān)利摘要】一種半導(dǎo)體器件，包括：半導(dǎo)體芯片；從半導(dǎo)體芯片的邊界橫向延伸的延伸層；布置在延伸層和半導(dǎo)體芯片的至少一側(cè)之上的再分布層，其中再分布層將半導(dǎo)體芯片的至少一個(gè)接觸部電耦合到接口的至少一個(gè)接觸部，其中接口的至少一部分橫向地延伸超出半導(dǎo)體芯片的邊界。
【專(zhuān)利說(shuō)明】半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本公開(kāi)內(nèi)容總地涉及半導(dǎo)體器件。
【背景技術(shù)】
[0002]在三維(3D)芯片堆疊體中，兩個(gè)或多個(gè)半導(dǎo)體芯片可堆疊在彼此的頂部上。堆疊體中的相鄰芯片可經(jīng)由接口彼此電耦合。接口的物理設(shè)計(jì)可以根據(jù)給定的標(biāo)準(zhǔn)而被預(yù)先確定或固定。例如，接口的幾何尺寸，例如長(zhǎng)度、寬度、焊盤(pán)間距等，可由標(biāo)準(zhǔn)規(guī)定。例如，隨著在半導(dǎo)體技術(shù)中的增加的規(guī)模，芯片尺寸可接近或變得甚至小于接口的規(guī)定幾何尺寸。例如，芯片可具有比由標(biāo)準(zhǔn)所規(guī)定的接口的長(zhǎng)度小的長(zhǎng)度。在這種情況下，修改芯片以適合于部分地較大的接口可能是合乎需要的。

【發(fā)明內(nèi)容】

[0003]提供了半導(dǎo)體器件，其可包括:半導(dǎo)體芯片；從半導(dǎo)體芯片的邊界橫向延伸的延伸層；布置在延伸層和半導(dǎo)體芯片的至少一側(cè)上的再分布層，其中再分布層將半導(dǎo)體芯片的至少一個(gè)接觸部電耦合到接口的至少一個(gè)接觸部，其中接口的至少一部分橫向地延伸超出半導(dǎo)體芯片的邊界。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0004]在附圖中，相似的附圖標(biāo)記通常在不同的視圖中始終指相同的部件。附圖不一定按比例，相反重點(diǎn)通常在于說(shuō)明本發(fā)明的原理。在下面的描述中，參考下面的附圖描述了各種方案，其中:
[0005]圖1是常規(guī)三維(3D)邏輯-存儲(chǔ)器堆疊體的橫截面視圖；
[0006]圖2是在一般“寬I/O” DRAM存儲(chǔ)器上的標(biāo)準(zhǔn)化JEDEC “寬I/O”的平面圖；
[0007]圖3是示出增加小邏輯芯片的芯片尺寸以適合于“寬I/O”接口的常規(guī)方法的平面圖；
[0008]圖4是根據(jù)本文描述的一個(gè)或多個(gè)方案的半導(dǎo)體器件的例子的平面圖，該半導(dǎo)體器件包括從半導(dǎo)體器件的第一半導(dǎo)體芯片的邊界橫向延伸的延伸層；
[0009]圖5是包括從第一半導(dǎo)體芯片的兩個(gè)相對(duì)的橫向側(cè)延伸的延伸層的半導(dǎo)體器件的例子的平面圖；
[0010]圖6是包括從第一半導(dǎo)體芯片的至少一個(gè)橫向側(cè)延伸的延伸層的半導(dǎo)體器件的例子的平面圖；
[0011]圖7是半導(dǎo)體器件的例子的平面圖，該半導(dǎo)體器件包括用于使布置在第一半導(dǎo)體芯片的邊界外部的接口連接改線(reroute)到第一半導(dǎo)體芯片的邊界內(nèi)部的導(dǎo)電接觸部的再分布層；
[0012]圖8是被配置為三維(3D)邏輯-存儲(chǔ)器堆疊體的半導(dǎo)體器件的例子的橫截面視圖；[0013]圖9是半導(dǎo)體器件的例子的橫截面視圖，該半導(dǎo)體器件包括布置在第一半導(dǎo)體芯片的背面和正面之上的再分布層和用于使接口連接改線的穿通過(guò)孔；
[0014]圖10是半導(dǎo)體器件的例子的平面圖，該半導(dǎo)體器件包括布置在第一半導(dǎo)體芯片的背面和正面上的再分布層和用于使接口連接改線的穿通過(guò)孔。
【具體實(shí)施方式】
[0015]下面的詳細(xì)描述涉及通過(guò)舉例說(shuō)明示出本公開(kāi)內(nèi)容的特定細(xì)節(jié)和方案的附圖，在本公開(kāi)內(nèi)容中，本發(fā)明可被實(shí)施。本公開(kāi)內(nèi)容的這些方案被足夠詳細(xì)地描述以使本領(lǐng)域中的技術(shù)人員能夠?qū)嵤┍景l(fā)明。本公開(kāi)內(nèi)容的其它方案可被利用，且結(jié)構(gòu)、邏輯和電氣變化可被做出而不偏離本發(fā)明的范圍。本公開(kāi)內(nèi)容的各種方案不一定是相互排他的，因?yàn)楸竟_(kāi)內(nèi)容的一些方案可與本公開(kāi)內(nèi)容的一個(gè)或多個(gè)其它方案組合以形成新的方案。
[0016]在本文中用于描述“在”側(cè)面或表面“之上”形成特征(例如層)的短語(yǔ)“在……之上”可用于意指該特征(例如該層)可“直接”布置或形成在所指的(implied)側(cè)面或表面“上”，例如與所指的側(cè)面或表面直接接觸。在本文中用于描述“在”側(cè)面或表面“之上”形成特征(例如層)的短語(yǔ)“在……之上”可用于意指該特征(例如該層)可“間接”布置或形成在所指的側(cè)面或表面“上”，有一個(gè)或多個(gè)額外的層布置在所指的側(cè)面或表面和所形成的層之間。
[0017]術(shù)語(yǔ)“耦合”和/或“電耦合”和/或“連接”和/或“電連接”在本文中用于描述一個(gè)特征連接到至少一個(gè)其它所指的特征，并不打算意指該特征和至少一個(gè)其它所指的特征必須直接耦合或連接在一起；介于中間的特征可設(shè)置在該特征和至少一個(gè)其它所指的特征之間。
[0018]術(shù)語(yǔ)“至少一個(gè)”和“一個(gè)或多個(gè)”可被理解為包括大于或等于一的任何整數(shù)，即，“一”“二”“三”“四”等。
[0019]術(shù)語(yǔ)“多個(gè)”可被理解為包括大于或等于二的任何整數(shù)，即，“二”、“三”、“四”、“五”
坐寸O
[0020]如在本文中使用的術(shù)語(yǔ)“標(biāo)準(zhǔn)化”可例如被理解為意指“根據(jù)標(biāo)準(zhǔn)”或“由標(biāo)準(zhǔn)定義”，例如根據(jù)由標(biāo)準(zhǔn)化委員會(huì)、主體或組織例如JEDEC (聯(lián)合電子設(shè)備工程會(huì)議)等開(kāi)發(fā)的標(biāo)準(zhǔn)或由該標(biāo)準(zhǔn)定義。
[0021]在一個(gè)或多個(gè)方案中，本公開(kāi)內(nèi)容涉及三維(3D)芯片堆疊體，例如邏輯和存儲(chǔ)器芯片的堆疊體。下面的描述將主要涉及邏輯/存儲(chǔ)器芯片堆疊體作為例子，然而本公開(kāi)內(nèi)容不限于這種情況，并通?？蛇m用于任兩個(gè)或多個(gè)芯片的堆疊。例如，邏輯芯片在邏輯芯片上的堆疊；邏輯芯片與RF芯片、模擬/混合信號(hào)芯片或功率芯片的堆疊；芯片與傳感器、與微電機(jī)系統(tǒng)(MEMS)或CMOS圖像傳感器的堆疊，以及3D堆疊體的任何其它組合。
[0022]存儲(chǔ)器芯片或存儲(chǔ)器芯片的堆疊體可例如包括具有“寬I/O (輸入/輸出)”接口(JEDEC標(biāo)準(zhǔn))的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)存儲(chǔ)器芯片或由具有“寬I/O (輸入/輸出)”接口( JEDEC標(biāo)準(zhǔn))的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)存儲(chǔ)器芯片構(gòu)成。如將容易理解的，本公開(kāi)內(nèi)容可不限于這種特定的情況。
[0023]具有“寬I/O”接口的3D邏輯/存儲(chǔ)器芯片堆疊體的一個(gè)重要方案是下列事實(shí):邏輯/存儲(chǔ)器接口的尺寸根據(jù)JEDEC標(biāo)準(zhǔn)被固定到0.52mmX5.25mm。[0024]然而，特別是在移動(dòng)應(yīng)用中，很多邏輯芯片(特別是在未來(lái)技術(shù)中的超過(guò)28nm的節(jié)點(diǎn))可具有可接近或甚至小于“寬I/O”標(biāo)準(zhǔn)的長(zhǎng)度(5.25mm)的芯片尺寸。因此，可能需要成本有效的解決方案來(lái)修改小邏輯芯片以適合于堆疊在頂部上的部分地較大的“寬I/O”接口。
[0025]如在圖1中的橫截面視圖100中示出的，例如移動(dòng)應(yīng)用的3D邏輯存儲(chǔ)器堆疊體可包括具有TSV (硅穿通過(guò)孔)102的邏輯芯片101 (例如CPU等)，TSV102由“寬I/O接口”103連接到單個(gè)存儲(chǔ)器芯片或存儲(chǔ)器芯片104的堆疊體。一般地，這個(gè)3D邏輯/存儲(chǔ)器芯片堆疊體可通過(guò)倒裝芯片連接而連接到(多層)球柵陣列(BGA)層壓封裝，如圖1所示。在圖1所示的3D邏輯存儲(chǔ)器堆疊體中，邏輯芯片101的尺寸大于“寬I/O”接口 103的延伸部分(例如，在這里具有μ -凸起和TSV)。
[0026]圖2在平面圖200中示出在一般的“寬Ι/O’DRAM存儲(chǔ)器204上的標(biāo)準(zhǔn)化JEDEC‘寬I/O”邏輯-存儲(chǔ)器接口(LMI) 103?！皩扞/O”接口 103可包括高密度接觸部柵格205，其包括多個(gè)導(dǎo)電接觸部。
[0027]如JEDEC標(biāo)準(zhǔn)所定義的一般DRAM存儲(chǔ)器(例如存儲(chǔ)器204)的“寬I/O”接口的細(xì)節(jié)包括例如:
[0028]-“寬I/O”可定義LMI上的4個(gè)存儲(chǔ)器通道(圖2中的“通道A”、“通道B”、“通道C”和“通道D”)。
[0029]-每個(gè)通道可以是128個(gè)數(shù)據(jù)位寬，導(dǎo)致總共512個(gè)位；
[0030]-每個(gè)通道可包括該通道的所有控制、功率和接地；功率連接可在通道之間被共
[0031]-每個(gè)通道可以被獨(dú)立地控制，例如獨(dú)立的控制、時(shí)鐘和數(shù)據(jù)；
[0032]-每個(gè)通道可具有布置在6行X50列中的300個(gè)連接，導(dǎo)致在所有4個(gè)通道中的總共1200個(gè)連接；
[0033]-引腳位置可以在通道之間是對(duì)稱(chēng)的；
[0034]-1.2V CMOS信號(hào)電平可被無(wú)終止地使用；
[0035]-焊盤(pán)間距可以是40μ mX 50 μ m ;
[0036]-總LMI尺寸可以是0.52mm X 5.25mm (如圖2所示)。
[0037]也就是說(shuō)，根據(jù)JEDEC標(biāo)準(zhǔn)的“寬I/O”接口可具有5.25mm的長(zhǎng)度和0.52mm的寬度。
[0038]如果例如圖1中的邏輯芯片101的相應(yīng)尺寸小于“寬I/O”接口 103的長(zhǎng)度，則接口 103將不再安裝到邏輯芯片101上。處理前述問(wèn)題的常規(guī)方法可以是增加芯片尺寸(在這里是芯片的長(zhǎng)度)，直到它長(zhǎng)/大到足以適合于“寬I/O”接口標(biāo)準(zhǔn)，如圖3所示。
[0039]圖3以平面圖300示出小邏輯芯片的芯片尺寸可延長(zhǎng)(在硅上)，直到它適合于“寬I/O”接口 103的尺寸，其中附圖標(biāo)記301表示具有原始芯片尺寸的邏輯芯片，而附圖標(biāo)記301’表示具有延長(zhǎng)的芯片尺寸的邏輯尺寸。如可看到的，具有原始芯片尺寸的邏輯芯片301具有比接口 103的長(zhǎng)度107短的長(zhǎng)度106，而具有延長(zhǎng)的芯片尺寸的邏輯芯片301’具有比接口 103的長(zhǎng)度107長(zhǎng)的長(zhǎng)度108。
[0040]如圖3所示的延長(zhǎng)芯片尺寸的常規(guī)方法可能非常昂貴，因?yàn)樗枰~外的“偽”芯片面積(即，有源或無(wú)源電路所不需要的芯片面積)，其可能需要用昂貴的硅晶片技術(shù)(例如，超過(guò)28nm節(jié)點(diǎn))來(lái)制造。
[0041]在一個(gè)或多個(gè)方案中，本公開(kāi)內(nèi)容提供了相對(duì)廉價(jià)的(成本有效的)方式來(lái)增加邏輯芯片或通常任何第一芯片的尺寸(面積)，第一芯片應(yīng)經(jīng)由部分地大于第一芯片的芯片尺寸的接口耦合到第二芯片。例如，根據(jù)本文所述的一個(gè)或多個(gè)方案的半導(dǎo)體器件可應(yīng)用相對(duì)廉價(jià)的(成本有效的)扇出WLP (晶片級(jí)封裝)或eWLB (嵌入式晶片級(jí)封裝球柵陣列)方法來(lái)為接口或連接到接口(例如邏輯-存儲(chǔ)器接口，例如“寬I/O”接口)的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))的放置得到足夠的空間。
[0042]特別是，包括相對(duì)廉價(jià)的芯片封裝材料(例如，諸如模制材料等的塑料材料)或由相對(duì)廉價(jià)的芯片封裝材料構(gòu)成的延伸層可用于增加芯片尺寸或面積，且布置在延伸層之上的再分布層(RDL)可用于使布置在芯片的邊界外部(例如至少部分地在外部，例如完全在外部)(換言之，在原始芯片區(qū)域外部)的一個(gè)或多個(gè)接口連接改線到在芯片的邊界內(nèi)部(在原始芯片區(qū)域內(nèi)部)的芯片的一個(gè)或多個(gè)導(dǎo)電接觸部。RDL可以是單層(single level) RDL或多層RDL (即，具有兩個(gè)或更多個(gè)層次或?qū)拥腞DL)。多層RDL可例如在相對(duì)大數(shù)量的接口互連位于芯片的邊界外部(在原始芯片區(qū)域外部)的情況下被使用。
[0043]根據(jù)一個(gè)或多個(gè)方案，本公開(kāi)內(nèi)容提議小于標(biāo)準(zhǔn)化芯片到芯片接口(例如標(biāo)準(zhǔn)化邏輯-存儲(chǔ)器接口，例如根據(jù)JEDEC標(biāo)準(zhǔn)的“寬I/O”存儲(chǔ)器接口)的延伸部分的芯片(例如邏輯芯片)，以利用具有單層或多層RLD的扇出WLP (eWLB)芯片延伸部分來(lái)提供到較大的接口(例如存儲(chǔ)器接口)的連接。這種方法可能比增加芯片的面積(例如增加極為先進(jìn)的邏輯芯片的硅面積的常規(guī)方法明顯更成本有效(廉價(jià))。
[0044]eWLB RDL能夠?qū)⒁粋€(gè)或多個(gè)接口連接(例如“寬I/O”連接)改線到小芯片的適當(dāng)區(qū)域，其中穿通過(guò)孔(例如硅穿通過(guò)孔(TSV))或穿通過(guò)孔(例如TSV)的陣列的放置是可能的。
[0045]扇出eWLB RDL可只布置在芯片的一側(cè)(例如背面)之上，或可選地可布置在芯片的兩側(cè)之上(即，芯片(例如邏輯芯片)的背面之上和正面之上)。
[0046]作為芯片(例如邏輯芯片)上的穿通過(guò)孔(例如TSV)連接的備選方案，連接的全部或一部分可由穿過(guò)在EWLB封裝的扇出區(qū)域中的延伸層(例如模制化合物)延伸的穿通過(guò)孔(例如模制體穿通過(guò)孔(through mold via,TMV))提供。這些穿通過(guò)孔(例如TMV)與RDL層次(level)結(jié)合能夠使接口接觸部(例如“寬I/O”焊盤(pán))與小芯片(例如邏輯芯片)的正面(有源電路區(qū)域)連接并連接到插入層(interposer)(例如層壓插入層)(如果必要，甚至繞過(guò)小芯片(例如邏輯芯片))。
[0047]圖4是根據(jù)本文描述的一個(gè)或多個(gè)方案的半導(dǎo)體器件的例子的平面圖400。
[0048]半導(dǎo)體器件可包括第一半導(dǎo)體芯片401。根據(jù)所示例子，第一半導(dǎo)體芯片401可以是類(lèi)似于圖3中的邏輯芯片301的(小)邏輯芯片。然而，第一半導(dǎo)體芯片401可以是不同于邏輯芯片的另一類(lèi)型的芯片，且通?？梢允侨魏晤?lèi)型的芯片。
[0049]第一半導(dǎo)體芯片401將經(jīng)由標(biāo)準(zhǔn)化芯片到芯片接口 403電耦合到第二半導(dǎo)體芯片404。根據(jù)所示例子，第二半導(dǎo)體芯片404可以是存儲(chǔ)器芯片(例如DRAM芯片)。因此，芯片到芯片接口 403可以是邏輯-存儲(chǔ)器接口，例如類(lèi)似于圖3所示的接口 103的“寬I/O”邏輯-存儲(chǔ)器接口。然而，第二半導(dǎo)體芯片404可以是不同于存儲(chǔ)器芯片的另一類(lèi)型的芯片，且通?？梢允侨魏晤?lèi)型的芯片，并且接口 403可以是另一類(lèi)型的接口，例如不同類(lèi)型的邏輯-存儲(chǔ)器接口或不同于邏輯-存儲(chǔ)器接口的一種類(lèi)型的接口，且可以例如是具有至少部分地比第一半導(dǎo)體芯片401的尺寸(面積)大的預(yù)定或固定尺寸(由某個(gè)標(biāo)準(zhǔn)規(guī)定)的任何類(lèi)型的接口。
[0050]如圖4所示，第一半導(dǎo)體芯片401可具有小于標(biāo)準(zhǔn)化芯片到芯片接口 403的長(zhǎng)度407的長(zhǎng)度406。例如，在芯片到芯片接口 403是“寬I/O”邏輯-存儲(chǔ)器接口的情況下，第一半導(dǎo)體芯片401的長(zhǎng)度406可小于5.25mm。對(duì)于具有不同尺寸的其它類(lèi)型的接口，長(zhǎng)度406可小于不同于5.25mm的某個(gè)值，如將容易理解的。
[0051]因此，如可從圖4中看到的，芯片到芯片接口 403的一部分橫向延伸超出第一半導(dǎo)體芯片401的邊界401a。換句話說(shuō)，接口 403不完全安裝到半導(dǎo)體器件的第一半導(dǎo)體芯片401的區(qū)域上。特別是，接口 403可以比芯片401長(zhǎng)。
[0052]如圖所示，半導(dǎo)體器件還可包括從第一半導(dǎo)體芯片401的邊界401a橫向延伸的延伸層405。如圖4所不,延伸層405可從第一半導(dǎo)體芯片401的所有橫向側(cè)(在所不例子中，從芯片401的所有四個(gè)橫向側(cè))延伸。也就是說(shuō)，延伸層405可橫向圍住第一半導(dǎo)體芯片401。然而，也可能延伸層405只從一些橫向側(cè)延伸，例如從第一半導(dǎo)體芯片401的四個(gè)橫向側(cè)中的一個(gè)、兩個(gè)或三個(gè)橫向側(cè)，例如從如在示出半導(dǎo)體器件的另一例子的圖5中的平面圖500所示的兩個(gè)相對(duì)的橫向側(cè)或從如在示出半導(dǎo)體器件的另一例子的圖6中的平面圖600中所不的一個(gè)橫向側(cè)延伸。
[0053]通常，延伸層405可形成為使得第一半導(dǎo)體芯片401和延伸層405的組合面積可大到足以適合標(biāo)準(zhǔn)化芯片到芯片接口 403的尺寸或面積，例如“寬I/O”邏輯-存儲(chǔ)器接口的尺寸或面積。例如，根據(jù)圖4到6所示的例子，延伸層405可形成為使得第一半導(dǎo)體芯片401和延伸層405的組合長(zhǎng)度408可大于接口 403的長(zhǎng)度。
[0054]延伸層405可包括不同于第一半導(dǎo)體芯片401的材料(或多種材料),例如絕緣材料，例如芯片封裝材料，例如塑料材料，例如模制材料(模制化合物)，或者可以由這些材料構(gòu)成。例如，模制材料(模制化合物)可以是由樹(shù)脂(例如環(huán)氧樹(shù)脂)和填充材料(例如熔融硅石)構(gòu)成的復(fù)合材料。
[0055]延伸層405可用作第一半導(dǎo)體芯片401的扇出延伸部分(扇出區(qū))以容納I禹合到接口 403的位于芯片401’ a的邊界401a外部的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))。換句話說(shuō)，由于第一半導(dǎo)體芯片401的小尺寸而不再安裝到半導(dǎo)體芯片401上的接口 403的導(dǎo)電接觸部現(xiàn)在可耦合到布置在延伸層405上的導(dǎo)電接觸部，且再分布層(在圖4到6中未示出，見(jiàn)例如圖7到10)可用于提供那些接觸部與第一半導(dǎo)體芯片401的電耦合。
[0056]根據(jù)一個(gè)或多個(gè)方案，可提供扇出WLP (effLB)封裝，其可具有單層或——如果需要——多層再分布層(RDL)，其中導(dǎo)電接觸部(例如接觸焊盤(pán))在頂部RDL金屬化層中。通過(guò)這種方法，將所有必要的接觸部(例如焊盤(pán))放置到在扇出區(qū)之上或在原始芯片區(qū)域之上的芯片(例如邏輯芯片)的RDL中的標(biāo)準(zhǔn)化芯片到芯片接口(例如邏輯-存儲(chǔ)器接口，例如(存儲(chǔ)器芯片或芯片堆疊體的)“寬I/O”接口變得可能。在原始芯片(例如邏輯芯片)上，不適合的導(dǎo)電接觸部(例如不適合的“寬I/O”焊盤(pán))可被移動(dòng)或重新布置到其它地方，并可通過(guò)單層或多層RDL布線來(lái)連接，如在本文中參考圖7到10描述的。
[0057]圖7是半導(dǎo)體器件的例子的平面圖700，該半導(dǎo)體器件包括再分布層409，再分布層409被配置成將接口連接，例如布置在第一半導(dǎo)體芯片401的邊界401a外部的標(biāo)準(zhǔn)化芯片到芯片接口 403的導(dǎo)電接觸部410改線到在第一半導(dǎo)體芯片401的邊界401a內(nèi)部的(第一半導(dǎo)體芯片401的)導(dǎo)電接觸部(例如焊盤(pán))411a。例如，通過(guò)存儲(chǔ)器芯片404 (或存儲(chǔ)器芯片堆疊體)上的再分布層409的邏輯-存儲(chǔ)器接口連接(例如“寬I/O”接口連接)，例如在邏輯芯片401上不適合的“寬I/O” DRAM芯片可被改線到在邏輯芯片401上重新布置或移動(dòng)的導(dǎo)電接觸部(例如焊盤(pán))411a。再分布層409可布置在延伸層405和第一半導(dǎo)體芯片401的至少一側(cè)上。再分布層409可包括導(dǎo)電材料，例如，諸如銅、鋁或含銅和/或鋁的合金之類(lèi)的金屬或金屬合金或可由這些材料構(gòu)成。再分布層409可包括耦合到芯片到芯片接口 403的相應(yīng)電接觸部的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))，并可包括將再分布層409的導(dǎo)電接觸部(例如焊盤(pán))連接到第一半導(dǎo)體芯片401的導(dǎo)電接觸部(例如焊盤(pán))的一個(gè)或多個(gè)導(dǎo)電跡線。
[0058]說(shuō)明性地，如圖7所示，不是標(biāo)準(zhǔn)化芯片到芯片接口 403的所有導(dǎo)電接觸部都適合于第一半導(dǎo)體芯片401的原始尺寸或面積，如在本例中的，第一半導(dǎo)體芯片401比接口 403短。完全位于第一半導(dǎo)體芯片401的邊界401a外部的接口 403的一個(gè)或多個(gè)導(dǎo)電接觸部410a可通過(guò)再分布層409被改線到位于邊界401a內(nèi)部的一個(gè)或多個(gè)導(dǎo)電接觸部411a。也可以將位于芯片邊界401a內(nèi)部但接近于芯片邊界401a的接口 403的一個(gè)或多個(gè)導(dǎo)電接觸部410b (例如具有小于或等于大約100 μ m，例如小于或等于大約50 μ m的橫向距離的接觸部410b)改線到完全布置在芯片邊界401a內(nèi)部的第一半導(dǎo)體芯片401的一個(gè)或多個(gè)導(dǎo)電接觸部411a (例如具有大于大約50 μ m，例如大于大約10ym的離芯片邊界401a的橫向距離的接觸部410a)，如圖所示。另一方案，完全位于第一半導(dǎo)體芯片401的邊界401a內(nèi)的接口 403的導(dǎo)電接觸部(例如焊盤(pán))410c可以或可以不被改線，并可耦合到第一半導(dǎo)體芯片401的相應(yīng)的導(dǎo)電接觸部(例如焊盤(pán))411b (未在圖7中示出，見(jiàn)例如圖8)。
[0059]圖8是可被配置為三維(3D)邏輯-存儲(chǔ)器堆疊體的半導(dǎo)體器件的橫截面視圖800。
[0060]半導(dǎo)體器件可包括可被配置為邏輯芯片(例如中央處理單元(CPU)、圖形處理單元(GPU)、應(yīng)用處理器(AP)、基帶調(diào)制解調(diào)器、微控制器等)的第一半導(dǎo)體芯片401和可被配置為存儲(chǔ)器芯片，例如配置為DRAM芯片并經(jīng)由可以是邏輯-存儲(chǔ)器接口(例如“寬I/O”邏輯-存儲(chǔ)器接口)的標(biāo)準(zhǔn)化芯片到芯片接口 403耦合到第一半導(dǎo)體芯片401的第二半導(dǎo)體芯片404。第二半導(dǎo)體芯片404可以是芯片堆疊體804的部分，例如存儲(chǔ)器芯片堆疊體，例如“寬I/O”存儲(chǔ)器堆疊體，例如DRAM堆疊體，包括堆疊在第二半導(dǎo)體芯片404的頂部上的至少一個(gè)額外的半導(dǎo)體芯片(例如存儲(chǔ)器芯片，例如DRAM芯片)。在圖8示出的例子中，三個(gè)額外的半導(dǎo)體芯片404’、404’ ’和404’ ’ ’堆疊在第二半導(dǎo)體芯片404的頂部上，導(dǎo)致總共四個(gè)芯片，然而堆疊體804中的芯片的數(shù)量可不同于四個(gè)，例如兩個(gè)、三個(gè)、五個(gè)、六個(gè)、七個(gè)等。可選地，只有第二半導(dǎo)體芯片404可布置在第一半導(dǎo)體芯片401之上。
[0061]邏輯-存儲(chǔ)器接口(例如“寬I/O”接口)403可在原始邏輯芯片尺寸之上延伸。換句話說(shuō)，接口 403可延伸超出第一半導(dǎo)體芯片401的(橫向)邊界401a，如圖所示。延伸層405 (例如扇出eWLB延伸部分)可從小邏輯芯片401的邊界401a橫向延伸以增加邏輯芯片401的芯片面積。延伸層405的一部分可布置在第一半導(dǎo)體芯片401和第二半導(dǎo)體芯片404之間，例如在面向第二半導(dǎo)體芯片404的邏輯芯片401的第一側(cè)401b之上。第一側(cè)401b可以是第一半導(dǎo)體芯片401的背面。也就是說(shuō)，第一半導(dǎo)體芯片401可如在一般的倒裝芯片布置中那樣布置，其中第一半導(dǎo)體芯片401的第二側(cè)401c (正面或有源側(cè))面向下(在這種情況下背離接口 403)，例如如圖8所示朝著球柵陣列。
[0062]單層再分布層(RDL) 409可布置在延伸層405之上，用于將接口連接(例如“寬I/O”連接)，例如位于邏輯芯片401的邊界401a外部的接口 403的導(dǎo)電接觸部(例如焊盤(pán))410(見(jiàn)圖7)改線到圖8的繪制平面之外的芯片區(qū)域，例如到第一半導(dǎo)體芯片401 (見(jiàn)圖7)的重新布置或移動(dòng)的導(dǎo)電接觸部411。作為單層RDL的備選方案，可使用多層RDL。
[0063]再分布層409或再分布層409的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))409a可通過(guò)延伸層405中的一個(gè)或多個(gè)穿通過(guò)孔412(例如封裝穿通過(guò)孔，例如模制體穿通過(guò)孔(TMV))耦合到第一半導(dǎo)體芯片401的相應(yīng)的導(dǎo)電接觸部(例如焊盤(pán))411a、411b。耦合到再分布層409 (或耦合到再分布層409的導(dǎo)電接觸部409a)的第一半導(dǎo)體芯片401的導(dǎo)電接觸部411a、411b可布置在面向第二半導(dǎo)體芯片404的第一半導(dǎo)體芯片401的第一側(cè)401b (例如背面)之上，如圖所示。第一半導(dǎo)體芯片401可包括耦合到布置在第一側(cè)401b之上的導(dǎo)電接觸部411a、411b并延伸到與第一側(cè)401b相對(duì)的第一半導(dǎo)體芯片401的第二側(cè)401c (例如正面)的一個(gè)或多個(gè)穿通過(guò)孔417 (例如硅穿通過(guò)孔(TSV))。
[0064]芯片堆疊體804例如“寬I/O”存儲(chǔ)器堆疊體的芯片(除了最上面的芯片以外)，即，第二半導(dǎo)體芯片404和額外的半導(dǎo)體芯片404’和404’ ’還可包括在每種情況下從相應(yīng)的芯片404、404’、404’ ’的正面延伸到背面的一個(gè)或多個(gè)穿通過(guò)孔418 (例如硅穿通過(guò)孔(TSV))以允許芯片堆疊體804的單獨(dú)芯片之間的電耦合并因而允許經(jīng)由接口 403電耦合到第一半導(dǎo)體芯片401。
[0065]穿過(guò)第一半導(dǎo)體芯片401的穿通過(guò)孔417和穿過(guò)芯片堆疊體804 (例如“寬I/O”存儲(chǔ)器堆疊體)的穿通過(guò)孔418也可位于接口 403 (例如具有40 μ mX 50 μ m焊盤(pán)間距的“寬I/O”邏輯/存儲(chǔ)器接口)的相應(yīng)導(dǎo)電接觸部(例如焊盤(pán))之下(或之上)，如圖8所示。
[0066]然而，穿通過(guò)孔417可位于其它地方，且在接口 403 (例如“寬I/O”接口焊盤(pán))的導(dǎo)電接觸部(例如焊盤(pán))和相應(yīng)的穿通過(guò)孔417之間的連接可通過(guò)扇出eWLB封裝的單層或多層RDL409中的改線和/或通過(guò)第一半導(dǎo)體芯片401的背面金屬化提供。通過(guò)使用RDL層的改線能力和/或背面金屬化，可能將穿通過(guò)孔417或穿通過(guò)孔陣列放置在芯片上的任何任意的和用戶(hù)定義的位置上。此外，通過(guò)這種方法，小得多的穿通過(guò)孔(即，具有較小的直徑)和/或較小的穿通過(guò)孔間距(獨(dú)立于接口焊盤(pán)間距(例如“寬I/O”焊盤(pán)間距))可被實(shí)現(xiàn)(例如通過(guò)使用小于5 μ m的穿通過(guò)孔直徑和/或小于10 μ m的穿通過(guò)孔間距)。通過(guò)這種方法，可節(jié)省相當(dāng)大的量的寶貴的芯片面積。
[0067]如在一般倒裝芯片布置中那樣，第一半導(dǎo)體芯片401 (例如芯片401的第二側(cè)，例如正面401c)可耦合到(例如多層)球形柵極陣列(BGA)封裝，包括例如通過(guò)一個(gè)或多個(gè)電連接器414 (例如焊料凸起(如圖所示)或金屬(例如Cu)柱)連接到第一半導(dǎo)體芯片401的第二側(cè)(例如正面)401c上的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))的插入層413 (例如具有一個(gè)或多個(gè)金屬化或互連層的層壓插入層)和通過(guò)一個(gè)或多個(gè)電連接器416 (例如焊料凸起，如圖所示)連接到插入層413的印刷電路板(PCB) 415。
[0068]作為倒裝芯片布置(其中第一半導(dǎo)體芯片401的正面(或有源側(cè))面向球柵陣列(BGA))的備選方案，半導(dǎo)體芯片401也可布置成使得其正面(或有源側(cè))背離BGA并朝著第二半導(dǎo)體芯片404或芯片堆疊體804。
[0069]在另一例子中，可使用在兩側(cè)上都具有單層或多層RDL的雙側(cè)eWLB延伸部分。這意味著可在連接到標(biāo)準(zhǔn)化接口 403，例如邏輯-存儲(chǔ)器接口，例如“寬I/O存儲(chǔ)器接口 ”(如圖8所示)的第一半導(dǎo)體芯片(例如邏輯芯片)的背面上使用eWLB RDL,并此外在芯片正面上使用eWLB RDL,以連接到插入層413，例如BGA層壓體(laminate)，如圖9和10所示。
[0070]圖9和圖10分別示出包括用于使標(biāo)準(zhǔn)化芯片到芯片接口 403的接口連接(例如導(dǎo)電接觸部，例如焊盤(pán))改線的再分布層409的半導(dǎo)體器件的橫截面視圖900和平面圖1000，其中再分布層409的第一部分409’布置在第一側(cè)(例如背面)401b上,而再分布層409的第二部分409’ ’布置在第一半導(dǎo)體芯片401的第二側(cè)(例如正面)401c上。延伸層405 (例如eWLB芯片延伸部分)可從第一半導(dǎo)體芯片401的邊界401a,例如從第一半導(dǎo)體芯片401的所有橫向側(cè)，如圖10所不,可選地從第一半導(dǎo)體芯片401的僅僅一些(例如一、二或三個(gè))橫向側(cè)橫向延伸。延伸層405的一部分可布置在第一半導(dǎo)體芯片401的第一側(cè)401b之上(面向芯片到芯片接口 403)，而延伸層405的另一部分可布置在第一半導(dǎo)體芯片401的第二側(cè)401c上。延伸層405可因此至少部分地(例如完全)圍住第一半導(dǎo)體芯片401。
[0071]如在圖8的例子中那樣，半導(dǎo)體器件可被配置為三維(3D)邏輯-存儲(chǔ)器堆疊體，其中第一半導(dǎo)體芯片401可以是邏輯芯片并可耦合(經(jīng)由芯片到芯片接口 403，例如邏輯-存儲(chǔ)器接口，例如“寬I/O”接口)到存儲(chǔ)器芯片堆疊體804 (例如DRAM堆疊體)，其包括第二半導(dǎo)體芯片404和可被配置為存儲(chǔ)器芯片(例如DRAM芯片)的一個(gè)或多個(gè)額外的半導(dǎo)體芯片404’、404’’、404’’ ’。與圖8中的附圖標(biāo)記相同的附圖標(biāo)記可表示與那里相同的元件，且為了簡(jiǎn)潔起見(jiàn)將不在這里再次詳細(xì)地描述。參考上面的描述。
[0072]標(biāo)準(zhǔn)化接口 403的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))410可經(jīng)由再分布層409被改線。接觸部410可包括至少部分地位于第一半導(dǎo)體芯片401的邊界401a的外部(例如全部在外部)的一個(gè)或多個(gè)接觸部410a，并且還可能包括位于芯片邊界401a內(nèi)部但接近于芯片邊界401a的一個(gè)或多個(gè)接觸部410b,如上所述。
[0073]一個(gè)或多個(gè)穿通過(guò)孔412c (例如封裝穿通過(guò)孔，例如模制體穿通過(guò)孔(TMV))可設(shè)置在延伸層405中以將改線的接觸部410 (例如接觸部410a和/或410b)電耦合到布置在第二側(cè)(例如正面)401c之上的第一半導(dǎo)體芯片401的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))。為此目的，相應(yīng)的穿通過(guò)孔412c可耦合到布置在第一半導(dǎo)體芯片401的第一側(cè)401b上的再分布層409的第一部分409’和布置在第一半導(dǎo)體芯片401的第二側(cè)401c上的再分布層409的第二部分409’ ’，且再分布層409的第二部分409’ ’還可例如通過(guò)布置在延伸層405的部分中的一個(gè)或多個(gè)穿通過(guò)孔412b (例如封裝穿通過(guò)孔，例如模制體穿通過(guò)孔(TMV))進(jìn)一步耦合到布置在第一半導(dǎo)體芯片401的第二側(cè)401c之上的第一半導(dǎo)體芯片401的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))，延伸層405的所述部分布置在第一半導(dǎo)體芯片401的第二側(cè)401c上，即，在第一半導(dǎo)體芯片401和再分布層409的第二部分409’ ’之間。再分布層409的第二部分409’ ’(或再分布層409的第二部分409’ ’的至少一部分)可例如經(jīng)由一個(gè)或多個(gè)電連接器414 (例如焊料凸起(如圖所示)或金屬柱(例如Cu柱))進(jìn)一步稱(chēng)合到插入層413，以提供半導(dǎo)體器件到外部器件的電耦合。
[0074]穿過(guò)延伸層405的一個(gè)或多個(gè)穿通過(guò)孔412c也可能耦合到再分布層409的第二部分409’’的一部分，其可耦合到插入層413而不耦合到第一半導(dǎo)體芯片401。例如，在圖9所示的例子中，在圖的右手側(cè)上的穿通過(guò)孔412c耦合到再分布層409的第二部分409’，的一部分，其耦合到插入層413而不耦合到第一半導(dǎo)體芯片401，而在圖的左手側(cè)上的穿通過(guò)孔412c耦合到再分布層409的第二部分409’ ’的一部分，其(通過(guò)穿通過(guò)孔412)耦合到第一半導(dǎo)體芯片401。說(shuō)明性地，可能引導(dǎo)在第一半導(dǎo)體芯片401周?chē)囊粋€(gè)或多個(gè)接口連接(換句話說(shuō)，繞過(guò)第一半導(dǎo)體芯片401)并將它們直接耦合到插入層413或球柵陣列，而不與第一半導(dǎo)體芯片401進(jìn)行電接觸。
[0075]完全位于芯片邊界410a內(nèi)部(例如具有大于或等于大約5 μ m，例如大于或等于大約10 μ m的離芯片邊界401a的距離)的接口 403的一個(gè)或多個(gè)導(dǎo)電接觸部(例如焊盤(pán))410c可例如通過(guò)布置在延伸層405的部分中的一個(gè)或多個(gè)穿通過(guò)孔(例如TMV)412a耦合到布置在第一半導(dǎo)體芯片401的第一側(cè)(例如背面)401b之上的第一半導(dǎo)體芯片401的一個(gè)或多個(gè)導(dǎo)電接觸部411b，延伸層405的所述部分布置在第一半導(dǎo)體芯片401的第一側(cè)(例如背面)401b之上。
[0076]說(shuō)明性地，圖9和10示出半導(dǎo)體器件的例子，其中標(biāo)準(zhǔn)化芯片到芯片接口 403(例如邏輯-存儲(chǔ)器接口，例如“寬I/o”接口)在第一半導(dǎo)體芯片(例如邏輯芯片)401的原始芯片尺寸之上延伸，在兩側(cè)上(即，在連接到接口(例如“寬I/O”接口)的芯片背面401b上以及在芯片正面上)(例如在后段工藝(BEOL)層之上)的具有單層RDL409的第一半導(dǎo)體芯片(例如(小)邏輯芯片)401的延伸層405 (例如扇出eWLB延伸部分)連接到插入層(例如層壓插入層)413和第一半導(dǎo)體芯片(例如邏輯芯片)401，且穿通過(guò)孔(例如模制體穿通過(guò)孔(TMV))412c經(jīng)由再分布層409 (例如eWLB RDL)(在背面401b和正面401c上)使接口 403(例如“寬I/O”接口焊盤(pán))的導(dǎo)電接觸部與芯片(見(jiàn)圖9中的左穿通過(guò)孔412c)的有源側(cè)(例如片上互連BE0L)或直接與繞過(guò)第一半導(dǎo)體芯片(例如邏輯芯片)401 (見(jiàn)圖9中的右穿通過(guò)孔412c)的插入層(例如層壓插入層)413耦合。
[0077]上面在本文中結(jié)合附圖描述的例子主要討論下列情況:第一半導(dǎo)體芯片的僅僅一個(gè)橫向尺寸(例如長(zhǎng)度)小于標(biāo)準(zhǔn)化芯片到芯片接口的相應(yīng)尺寸。然而，如將容易理解的，在本文中討論的一個(gè)或多個(gè)方案可同樣適用于下列情況:第一半導(dǎo)體芯片的多于一個(gè)橫向尺寸(例如長(zhǎng)度和寬度)小于標(biāo)準(zhǔn)化芯片到芯片接口的相應(yīng)尺寸。例如，如果第一半導(dǎo)體芯片的長(zhǎng)度和寬度都小于標(biāo)準(zhǔn)化接口的相應(yīng)長(zhǎng)度和寬度，則延伸層(例如eWLB扇出區(qū))可配置成增加原始芯片面積，使得接口安裝到具有延伸部分的芯片上。
[0078]可例如使用用于制造eWLB封裝的已知制造工藝來(lái)形成延伸層和再分布層。
[0079]根據(jù)一個(gè)或多個(gè)方案，半導(dǎo)體器件可包括:半導(dǎo)體芯片；從半導(dǎo)體芯片的邊界橫向延伸的延伸層；布置在延伸層和半導(dǎo)體芯片的至少一側(cè)上的再分布層，其中再分布層將半導(dǎo)體芯片的至少一個(gè)接觸部電耦合到接口的至少一個(gè)接觸部，其中接口的至少一部分橫向延伸超出半導(dǎo)體芯片的邊界。
[0080]接口的至少一個(gè)接觸部可至少部分地布置在半導(dǎo)體芯片的邊界外部。
[0081]再分布層可包括至少一種導(dǎo)電材料，例如至少一種金屬和/或合金，例如鋁、銅、招合金和/或銅合金，或者可由這些材料構(gòu)成。
[0082]再分布層可包括至少一個(gè)金屬化層。例如，再分布層可具有單個(gè)金屬化層(單層RDL)?？蛇x地,再分布層可具有多個(gè)金屬化層(多層RDL)。
[0083]半導(dǎo)體芯片的至少一個(gè)接觸部可包括或可以是至少一個(gè)導(dǎo)電接觸部。半導(dǎo)體芯片的至少一個(gè)接觸部可包括或可以是至少一個(gè)焊盤(pán)(也被稱(chēng)為接觸焊盤(pán))，例如多個(gè)焊盤(pán)(接觸焊盤(pán))。
[0084]半導(dǎo)體芯片可以是邏輯芯片，例如CPU (中央處理單元)等。
[0085]半導(dǎo)體芯片可包括任何適當(dāng)?shù)陌雽?dǎo)體材料或可由任何適當(dāng)?shù)陌雽?dǎo)體材料構(gòu)成，所述半導(dǎo)體材料包括化合物半導(dǎo)體。例如，半導(dǎo)體芯片可包括硅或可以是硅芯片。
[0086]接口可以是標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口。標(biāo)準(zhǔn)化芯片到芯片接口可以是標(biāo)準(zhǔn)化邏輯-存儲(chǔ)器接口，例如“寬I/o”邏輯-存儲(chǔ)器-接口。
[0087]標(biāo)準(zhǔn)化接口(例如標(biāo)準(zhǔn)化芯片到芯片接口)可具有標(biāo)準(zhǔn)化幾何尺寸，例如標(biāo)準(zhǔn)化長(zhǎng)度和/或?qū)挾群?或標(biāo)準(zhǔn)化焊盤(pán)間距。焊盤(pán)間距例如指在兩個(gè)相鄰焊盤(pán)的相應(yīng)中心之間的距離。在焊盤(pán)沿著兩個(gè)主要軸(例如長(zhǎng)度軸和寬度軸)布置在矩形陣列中的情況下，對(duì)于這兩個(gè)軸，焊盤(pán)間距可以是相同的或可以是不同的。
[0088]半導(dǎo)體芯片的至少一個(gè)幾何尺寸可以小于標(biāo)準(zhǔn)化芯片到芯片接口的相應(yīng)幾何尺寸。
[0089]半導(dǎo)體芯片可具有比標(biāo)準(zhǔn)化接口(例如標(biāo)準(zhǔn)化芯片到芯片接口)小的長(zhǎng)度。換句話說(shuō)，半導(dǎo)體芯片可以比標(biāo)準(zhǔn)化接口(例如標(biāo)準(zhǔn)化芯片到芯片接口)短。
[0090]延伸層可由不同于半導(dǎo)體芯片的材料(或多種材料)構(gòu)成。
[0091]延伸層可包括封裝材料(例如芯片封裝材料)或可由封裝材料(例如芯片封裝材料)構(gòu)成。
[0092]延伸層可包括絕緣材料或可由絕緣材料構(gòu)成。
[0093]延伸層可包括塑料材料(例如模制材料(例如模制化合物))或由塑料材料(例如模制材料(例如模制化合物))構(gòu)成。
[0094]再分布層可包括耦合到至少部分地布置在半導(dǎo)體芯片的邊界外部的接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)。
[0095]再分布層還可包括耦合到布置在半導(dǎo)體芯片的邊界內(nèi)部的接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)。布置在半導(dǎo)體芯片的邊界內(nèi)部的接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)可具有大于或等于大約5μπι (例如大于或等于大約10 μ m)的離邊界的距離。
[0096]接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)可被配置為焊盤(pán)，例如金屬焊盤(pán)。
[0097]再分布層的一個(gè)或多個(gè)接觸部(例如導(dǎo)電接觸部)可被配置為焊盤(pán)，例如金屬焊盤(pán)。
[0098]再分布層的一個(gè)或多個(gè)焊盤(pán)可布置在再分布層的頂部金屬化層中。
[0099]半導(dǎo)體芯片可具有比接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)小的焊盤(pán)間距。換句話說(shuō)，半導(dǎo)體芯片的焊盤(pán)可布置在比接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)的焊盤(pán)小的間距(距離)處。
[0100]再分布層可布置在半導(dǎo)體芯片的第一側(cè)之上和/或與第一側(cè)相對(duì)的半導(dǎo)體芯片的第二側(cè)之上。例如，再分布層的第一部分可布置在半導(dǎo)體芯片的第一側(cè)之上，而再分布層的第二部分可布置在半導(dǎo)體芯片的第二側(cè)之上。
[0101]第一側(cè)可以是半導(dǎo)體芯片的背面，而第二側(cè)可以是半導(dǎo)體芯片的正面。(例如半導(dǎo)體芯片的)芯片的正面可以是芯片的有源側(cè)(或有源區(qū)域近側(cè)的側(cè)面)，而(例如半導(dǎo)體芯片的)芯片的背面可以是與芯片(例如半導(dǎo)體芯片)的有源側(cè)(或在有源區(qū)域遠(yuǎn)側(cè)的側(cè)面)相對(duì)的側(cè)面。
[0102]半導(dǎo)體芯片的正面(例如有源側(cè))可背離接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)。可選地，半導(dǎo)體芯片的正面(例如有源側(cè))可面向接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)。
[0103]半導(dǎo)體芯片可包括從半導(dǎo)體芯片的第一側(cè)(例如背面)延伸到第二側(cè)(例如正面)的至少一個(gè)穿通過(guò)孔，例如多個(gè)穿通過(guò)孔，例如一個(gè)或多個(gè)硅穿通過(guò)孔(TSV)，穿通過(guò)孔可電耦合到半導(dǎo)體芯片的至少一個(gè)接觸部(例如導(dǎo)電接觸部(例如焊盤(pán)))。穿通過(guò)孔(例如TSV)可例如具有小于或等于大約10 μ m的直徑，例如在從大約2 μ m到大約10 μ m的范圍內(nèi)的直徑，例如小于或等于大約5 μ m的直徑，例如在從大約2 μ m到大約5 μ m的范圍內(nèi)的直徑，雖然其它值也是可能的。
[0104]延伸層可布置在半導(dǎo)體芯片和再分布層之間的半導(dǎo)體芯片的第一側(cè)(例如背面)之上。
[0105]延伸層可包括使半導(dǎo)體芯片的至少一個(gè)接觸部(例如導(dǎo)電接觸部)與再分布層(例如與再分布層的至少一個(gè)焊盤(pán))電耦合的至少一個(gè)穿通過(guò)孔(例如封裝穿通過(guò)孔(TEV)，例如模制體穿通過(guò)孔(TMV))，例如使半導(dǎo)體芯片的多個(gè)接觸部(例如導(dǎo)電接觸部)與再分布層(例如與再分布層的多個(gè)焊盤(pán))電耦合的多個(gè)穿通過(guò)孔(例如TMV)。
[0106]穿通過(guò)孔可例如具有在從大約50 μ m到大約100 μ m的范圍內(nèi)的直徑，例如大約50 μ m的直徑，雖然其它值也是可能的。
[0107]再分布層可包括布置在半導(dǎo)體芯片的第一側(cè)(例如背面)之上的第一部分和布置在與第一側(cè)相對(duì)的半導(dǎo)體芯片的第二側(cè)(例如正面)之上的第二部分。
[0108]再分布層的第一部分可包括耦合到至少部分地布置在半導(dǎo)體芯片的邊界外部的接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)，且延伸層可包括使再分布層的第一部分與再分布層的第二部分電耦合的至少一個(gè)穿通過(guò)孔(例如封裝穿通過(guò)孔(TEV)，例如模制體穿通過(guò)孔(TMV))。
[0109]半導(dǎo)體芯片可包括布置在半導(dǎo)體芯片的第二側(cè)(例如正面)之上并與再分布層的第二部分電耦合的至少一個(gè)接觸部(例如導(dǎo)電接觸部)。
[0110]半導(dǎo)體芯片的第二側(cè)(例如正面)可背離接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)。
[0111]半導(dǎo)體芯片的第二側(cè)(例如正面)和接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)可布置在半導(dǎo)體器件的相對(duì)側(cè)處。
[0112]延伸層可從半導(dǎo)體芯片的至少一個(gè)橫向側(cè)延伸。
[0113]延伸層可從半導(dǎo)體芯片的至少四個(gè)側(cè)面，例如從半導(dǎo)體芯片的至少所有橫向側(cè)延伸。
[0114]延伸層的一部分可布置在半導(dǎo)體芯片的第一側(cè)(例如背面)之上。[0115]延伸層的一部分可布置在半導(dǎo)體芯片的第二側(cè)(例如正面)之上。
[0116]延伸層可至少部分地封裝半導(dǎo)體芯片。
[0117]例如，延伸層可橫向圍住半導(dǎo)體芯片，并可布置在半導(dǎo)體芯片的背面之上和/或半導(dǎo)體芯片的正面之上。
[0118]半導(dǎo)體芯片可以是第一半導(dǎo)體芯片，且半導(dǎo)體器件還可包括具有接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)并經(jīng)由接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)電耦合到第一半導(dǎo)體芯片的第二半導(dǎo)體芯片。
[0119]第二半導(dǎo)體芯片可包括任何適當(dāng)?shù)陌雽?dǎo)體材料或可由任何適當(dāng)?shù)陌雽?dǎo)體材料構(gòu)成，所述半導(dǎo)體材料包括化合物半導(dǎo)體。例如，第二半導(dǎo)體芯片可包括硅或可以是硅芯片。
[0120]第二半導(dǎo)體芯片可布置在再分布層之上，其中根據(jù)接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)布置的第二半導(dǎo)體芯片的一個(gè)或多個(gè)接觸部(例如導(dǎo)電接觸部)可電耦合到根據(jù)接口(例如標(biāo)準(zhǔn)化接口，例如標(biāo)準(zhǔn)化芯片到芯片接口)布置的再分布層的一個(gè)或多個(gè)接觸部(例如導(dǎo)電接觸部)。
[0121 ] 第二半導(dǎo)體芯片可以是存儲(chǔ)器芯片，例如DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)芯片，可選地任何其它類(lèi)型的(易失性或非易失性)存儲(chǔ)器芯片。第一半導(dǎo)體芯片可以是邏輯芯片(例如CPU等)，且第二半導(dǎo)體芯片可以是存儲(chǔ)器芯片(例如DRAM芯片或任何其它類(lèi)型的存儲(chǔ)器芯片)。
[0122]半導(dǎo)體器件還可包括布置在第二半導(dǎo)體芯片的背離第一半導(dǎo)體芯片的一側(cè)之上并電耦合到第二半導(dǎo)體芯片的至少一個(gè)額外的半導(dǎo)體芯片。
[0123]至少一個(gè)額外的半導(dǎo)體芯片可以是存儲(chǔ)器芯片(例如DRAM芯片或任何其它類(lèi)型的存儲(chǔ)器芯片)。
[0124]半導(dǎo)體器件可被配置為包括第一半導(dǎo)體芯片的三維(3D)芯片堆疊體，其可例如是邏輯芯片(例如CPU等)和一個(gè)堆疊在另一個(gè)之上的、布置在再分布層之上并經(jīng)由標(biāo)準(zhǔn)化芯片到芯片接口(例如邏輯到存儲(chǔ)器接口)電耦合到第一半導(dǎo)體芯片(例如邏輯芯片)的多個(gè)芯片(例如存儲(chǔ)器芯片，例如DRAM芯片或任何其它類(lèi)型的存儲(chǔ)器芯片)。
[0125]半導(dǎo)體器件還可包括布置在第一半導(dǎo)體芯片的背離第二半導(dǎo)體芯片的一側(cè)之上并電耦合到第一半導(dǎo)體芯片的插入層。
[0126]插入層可布置在第一半導(dǎo)體芯片的第二側(cè)(例如正面)之上。
[0127]插入層可包括電絕緣材料。
[0128]插入層可包括層壓材料或?qū)訅后w或者由層壓材料或?qū)訅后w構(gòu)成。
[0129]插入層可包括印刷電路板(PCB)或由印刷電路板(PCB)構(gòu)成。
[0130]插入層可包括至少一個(gè)互連層。
[0131 ] 插入層可包括多個(gè)互連層。
[0132]插入層可以是硅插入層。
[0133]插入層可以是玻璃插入層。
[0134]半導(dǎo)體器件還可包括布置在插入層和第一半導(dǎo)體芯片之間并將插入層電耦合到第一半導(dǎo)體芯片的至少一個(gè)電連接器。
[0135]至少一個(gè)電連接器可包括多個(gè)焊料凸起。
[0136]至少一個(gè)電連接器可包括多個(gè)金屬柱(例如銅柱)。[0137]半導(dǎo)體器件還可包括布置在背離第一半導(dǎo)體芯片的插入層的一側(cè)之上的球柵陣列。
[0138]根據(jù)一個(gè)或多個(gè)方案，半導(dǎo)體器件可包括:具有電耦合到具有有著標(biāo)準(zhǔn)化幾何尺寸的接口(例如芯片到芯片接口)的第二半導(dǎo)體芯片的至少一個(gè)接觸部(例如導(dǎo)電接觸部)的第一半導(dǎo)體芯片，其中第一半導(dǎo)體芯片沿著至少一個(gè)方向的橫向尺寸小于接口(例如芯片到芯片接口)沿著至少一個(gè)方向的橫向尺寸；沿著至少一個(gè)方向從第一半導(dǎo)體芯片的至少一側(cè)橫向延伸的延伸層，其中第一半導(dǎo)體芯片和延伸層沿著至少一個(gè)方向的組合橫向尺寸大于或等于接口(例如芯片到芯片接口)沿著至少一個(gè)方向的橫向尺寸；布置在延伸層和第一半導(dǎo)體芯片的至少一側(cè)上的再分布層，再分布層將第一半導(dǎo)體芯片的至少一個(gè)接觸部(例如導(dǎo)電接觸部)電耦合到至少部分地布置在第一半導(dǎo)體芯片的邊界外部的接口(例如芯片到芯片接口)的至少一個(gè)接觸部(例如導(dǎo)電接觸部)。
[0139]半導(dǎo)體器件還可包括具有有著標(biāo)準(zhǔn)化幾何尺寸的接口(例如芯片到芯片接口)的第二半導(dǎo)體芯片，其中第二半導(dǎo)體芯片經(jīng)由接口(例如芯片到芯片接口)電耦合到第一半導(dǎo)體芯片。
[0140]接口(例如芯片到芯片接口)可包括多個(gè)接觸部(例如導(dǎo)電接觸部)，其中多個(gè)接觸部(例如導(dǎo)電接觸部)中的至少一個(gè)接觸部(例如導(dǎo)電接觸部)至少部分地布置在第一半導(dǎo)體芯片的邊界外部。
[0141]第一半導(dǎo)體芯片可以是邏輯芯片(例如CPU等)，且第二半導(dǎo)體芯片可以是存儲(chǔ)器芯片(例如DRAM芯片或任何其它類(lèi)型的存儲(chǔ)器芯片)。
[0142]根據(jù)一個(gè)或多個(gè)方案，半導(dǎo)體器件可包括:具有第一多個(gè)接觸部(例如導(dǎo)電接觸部)的第一半導(dǎo)體芯片；從第一半導(dǎo)體芯片的橫向邊界延伸的延伸層；布置在延伸層和第一半導(dǎo)體芯片之上并具有電耦合到第一多個(gè)接觸部(例如導(dǎo)電接觸部)的第二多個(gè)接觸部(例如導(dǎo)電接觸部)的再分布層，其中第二多個(gè)接觸部(例如導(dǎo)電接觸部)中的至少一個(gè)接觸部(例如導(dǎo)電接觸部)至少部分地布置在第一半導(dǎo)體芯片的橫向邊界外部，其中第二多個(gè)接觸部(例如導(dǎo)電接觸部)根據(jù)預(yù)定的接口標(biāo)準(zhǔn)(例如芯片到芯片接口標(biāo)準(zhǔn))而布置。
[0143]半導(dǎo)體器件還可包括:具有根據(jù)預(yù)定的接口標(biāo)準(zhǔn)(例如芯片到芯片接口標(biāo)準(zhǔn))而布置的第三多個(gè)接觸部(例如導(dǎo)電接觸部)的第二半導(dǎo)體芯片，其中第三多個(gè)接觸部(例如導(dǎo)電接觸部)與第二多個(gè)接觸部(例如導(dǎo)電接觸部)接觸。
[0144]第一半導(dǎo)體芯片可以是邏輯芯片，而第二半導(dǎo)體芯片可以是存儲(chǔ)器芯片，其中預(yù)定的接口標(biāo)準(zhǔn)(例如芯片到芯片接口標(biāo)準(zhǔn))是邏輯-存儲(chǔ)器接口標(biāo)準(zhǔn)。
[0145]延伸層可包括將第一多個(gè)接觸部(例如導(dǎo)電接觸部)中的至少一個(gè)接觸部(例如導(dǎo)電接觸部)電耦合到第二多個(gè)接觸部(例如導(dǎo)電接觸部)中的至少一個(gè)接觸部(例如導(dǎo)電接觸部)的至少一個(gè)穿通過(guò)孔。
[0146]根據(jù)一個(gè)或多個(gè)方案，半導(dǎo)體器件可包括:經(jīng)由標(biāo)準(zhǔn)化芯片到芯片接口電耦合到第二半導(dǎo)體芯片的第一半導(dǎo)體芯片，其中標(biāo)準(zhǔn)化芯片到芯片接口的至少一部分橫向延伸超出第一半導(dǎo)體芯片的邊界；從第一半導(dǎo)體芯片的邊界橫向延伸的延伸層；布置在延伸層和第一半導(dǎo)體芯片的至少一側(cè)之上的再分布層，再分布層配置成將第一半導(dǎo)體芯片的至少一個(gè)導(dǎo)電接觸部電耦合到至少部分地布置在第一半導(dǎo)體芯片的邊界外部的標(biāo)準(zhǔn)化芯片到芯片接口的至少一個(gè)導(dǎo)電接觸部。[0147]根據(jù)一個(gè)或多個(gè)方案，半導(dǎo)體器件可包括:具有電耦合到具有有著標(biāo)準(zhǔn)化幾何尺寸的芯片到芯片接口的第二半導(dǎo)體芯片的至少一個(gè)導(dǎo)電接觸部的第一半導(dǎo)體芯片，其中第一半導(dǎo)體芯片沿著至少一個(gè)方向的橫向尺寸小于芯片到芯片接口沿著至少一個(gè)方向的橫向尺寸；沿著至少一個(gè)方向從第一半導(dǎo)體芯片的至少一側(cè)橫向延伸的延伸層，其中第一半導(dǎo)體芯片和延伸層沿著至少一個(gè)方向的組合橫向尺寸大于或等于芯片到芯片接口沿著所述至少一個(gè)方向的橫向尺寸；布置在延伸層和第一半導(dǎo)體芯片的至少一側(cè)之上的再分布層，再分布層配置成將第一半導(dǎo)體芯片的至少一個(gè)導(dǎo)電接觸部改線到至少部分地布置在第一半導(dǎo)體芯片的邊界外部的芯片到芯片接口的至少一個(gè)導(dǎo)電接觸部。
[0148]根據(jù)一個(gè)或多個(gè)方案，半導(dǎo)體器件可包括:具有第一多個(gè)導(dǎo)電接觸部的第一半導(dǎo)體芯片；從第一半導(dǎo)體芯片的橫向邊界延伸的延伸層；布置在延伸層和第一半導(dǎo)體芯片之上并具有電耦合到第一多個(gè)導(dǎo)電接觸部的第二多個(gè)導(dǎo)電接觸部的再分布層，其中第二多個(gè)導(dǎo)電接觸部的至少一個(gè)導(dǎo)電接觸部至少部分地布置在第一半導(dǎo)體芯片的橫向邊界外部，其中第二多個(gè)導(dǎo)電接觸部根據(jù)預(yù)定的芯片到芯片接口標(biāo)準(zhǔn)而布置。
[0149]雖然參考特定的方案特別示出和描述了本發(fā)明，本領(lǐng)域中的技術(shù)人員應(yīng)理解，在形式和細(xì)節(jié)上的各種改變可在其中做出，而不偏離如所附權(quán)利要求限定的本發(fā)明的精神和范圍。本發(fā)明的范圍因此由所附權(quán)利要求表明，且因此意在包括出現(xiàn)在權(quán)利要求的等效性的意義和范圍內(nèi)的所有變化。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 半導(dǎo)體芯片； 延伸層，其從所述半導(dǎo)體芯片的邊界橫向延伸； 再分布層，其布置在所述延伸層和所述半導(dǎo)體芯片的至少一側(cè)之上，其中所述再分布層將所述半導(dǎo)體芯片的至少一個(gè)接觸部電耦合到接口的至少一個(gè)接觸部，其中所述接口的至少一部分橫向延伸超出所述半導(dǎo)體芯片的所述邊界。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述接口的所述至少一個(gè)接觸部至少部分地布置在所述半導(dǎo)體芯片的所述邊界的外部。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述接口是標(biāo)準(zhǔn)化接口。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中所述標(biāo)準(zhǔn)化接口是標(biāo)準(zhǔn)化芯片到芯片接口。
5.如權(quán)利要求3所述的半導(dǎo)體器件，其中所述標(biāo)準(zhǔn)化接口包括標(biāo)準(zhǔn)化幾何尺寸。
6.如權(quán)利要求3所述的半導(dǎo)體器件，其中所述半導(dǎo)體芯片的長(zhǎng)度小于所述標(biāo)準(zhǔn)化接口的長(zhǎng)度。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述延伸層由不同于所述半導(dǎo)體芯片的材料構(gòu)成。
8.如權(quán)利要求2所述 的半導(dǎo)體器件，其中所述再分布層包括與所述接口的、至少部分地布置在所述半導(dǎo)體芯片的所述邊界的外部的至少一個(gè)接觸部相耦合的至少一個(gè)接觸部。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其中所述再分布層還包括與所述接口的、布置在所述半導(dǎo)體芯片的所述邊界的內(nèi)部的至少一個(gè)接觸部相耦合的至少一個(gè)接觸部。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述再分布層布置在所述半導(dǎo)體芯片的背面之上。
11.如權(quán)利要求10所述的半導(dǎo)體器件，其中所述延伸層布置在所述半導(dǎo)體芯片的、位于所述半導(dǎo)體芯片和所述再分布層之間的所述背面之上。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其中所述延伸層包括使所述半導(dǎo)體芯片的至少一個(gè)接觸部與所述再分布層電耦合的至少一個(gè)穿通過(guò)孔。
13.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述再分布層包括布置在所述半導(dǎo)體芯片的第一側(cè)之上的第一部分和布置在所述半導(dǎo)體芯片的與所述第一側(cè)相對(duì)的第二側(cè)之上的第二部分。
14.如權(quán)利要求13所述的半導(dǎo)體器件， 其中所述再分布層的所述第一部分包括與所述接口的、至少部分地布置在所述半導(dǎo)體芯片的所述邊界的外部的至少一個(gè)接觸部相耦合的至少一個(gè)接觸部， 其中所述延伸層包括使所述再分布層的所述第一部分與所述再分布層的所述第二部分電耦合的至少一個(gè)穿通過(guò)孔。
15.如權(quán)利要求14所述的半導(dǎo)體器件， 其中所述半導(dǎo)體芯片包括布置在所述半導(dǎo)體芯片的所述第二側(cè)之上并與所述再分布層的所述第二部分電耦合的至少一個(gè)接觸部。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其中所述第一側(cè)是所述半導(dǎo)體芯片的背面，而所述第二側(cè)是所述半導(dǎo)體芯片的正面。
17.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述延伸層至少部分地包封所述半導(dǎo)體芯片。
18.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述半導(dǎo)體芯片是第一半導(dǎo)體芯片，所述半導(dǎo)體器件還包括具有所述接口的第二半導(dǎo)體芯片，其中所述第二半導(dǎo)體芯片經(jīng)由所述接口電耦合到所述第一半導(dǎo)體芯片。
19.如權(quán)利要求18所述的半導(dǎo)體器件， 其中所述第一半導(dǎo)體芯片是邏輯芯片，且所述第二半導(dǎo)體芯片是存儲(chǔ)器芯片。
20.如權(quán)利要求18所述的半導(dǎo)體器件，還包括布置在所述第二半導(dǎo)體芯片的背離所述第一半導(dǎo)體芯片的一側(cè)之上并且電耦合到所述第二半導(dǎo)體芯片的至少一個(gè)額外的半導(dǎo)體-H-* I I心/T O
21.一種半導(dǎo)體器件，包括: 第一半導(dǎo)體芯片，其具有電耦合到第二半導(dǎo)體芯片的至少一個(gè)接觸部，其中所述第二半導(dǎo)體芯片具有接口，所述接口具有標(biāo)準(zhǔn)化幾何尺寸，其中所述第一半導(dǎo)體芯片沿著至少一個(gè)方向的橫向尺寸小于所述接口沿著所述至少一個(gè)方向的橫向尺寸； 延伸層，其沿著所述至少一個(gè)方向從所述第一半導(dǎo)體芯片的至少一側(cè)橫向延伸，其中所述第一半導(dǎo)體芯片和所述延伸層沿著所述至少一個(gè)方向的組合橫向尺寸大于或等于所述接口沿著所 述至少一個(gè)方向的橫向尺寸； 再分布層，其布置在所述延伸層和所述第一半導(dǎo)體芯片的至少一側(cè)之上，所述再分布層將所述第一半導(dǎo)體芯片的至少一個(gè)接觸部電耦合到所述接口的、至少部分地布置在所述第一半導(dǎo)體芯片的邊界的外部的至少一個(gè)接觸部。
22.如權(quán)利要求21所述的半導(dǎo)體器件，還包括具有有著標(biāo)準(zhǔn)化幾何尺寸的所述接口的第二半導(dǎo)體芯片，其中所述第二半導(dǎo)體芯片經(jīng)由所述接口電耦合到所述第一半導(dǎo)體芯片。
23.如權(quán)利要求22所述的半導(dǎo)體器件，其中所述第一半導(dǎo)體芯片是邏輯芯片，且所述第二半導(dǎo)體芯片是存儲(chǔ)器芯片。
24.一種半導(dǎo)體器件，包括: 第一半導(dǎo)體芯片，其具有第一多個(gè)接觸部； 延伸層，其從所述第一半導(dǎo)體芯片的橫向邊界延伸； 再分布層，其布置在所述延伸層和所述第一半導(dǎo)體芯片之上并且具有電耦合到所述第一多個(gè)接觸部的第二多個(gè)接觸部， 其中所述第二多個(gè)接觸部中的至少一個(gè)接觸部至少部分地布置在所述第一半導(dǎo)體芯片的所述橫向邊界的外部， 其中所述第二多個(gè)接觸部被根據(jù)預(yù)定的接口標(biāo)準(zhǔn)而布置。
25.如權(quán)利要求24所述的半導(dǎo)體器件，還包括: 第二半導(dǎo)體芯片，其具有被根據(jù)所述預(yù)定的接口標(biāo)準(zhǔn)而布置的第三多個(gè)接觸部， 其中所述第三多個(gè)接觸部與所述第二多個(gè)接觸部接觸。
26.如權(quán)利要求25所述的半導(dǎo)體器件， 其中所述第一半導(dǎo)體芯片是邏輯芯片，而所述第二半導(dǎo)體芯片是存儲(chǔ)器芯片， 其中所述預(yù)定的接口標(biāo)準(zhǔn)是邏輯-存儲(chǔ)器接口標(biāo)準(zhǔn)。
27.如權(quán)利要求26所述的半導(dǎo)體器件，其中所述延伸層包括至少一個(gè)穿通過(guò)孔，所述至少一個(gè)穿通過(guò)孔將所述第一多個(gè)接觸部中的至少一個(gè)接觸部電耦合到所述第二多個(gè)接觸部中的至少一個(gè)接觸部。
【文檔編號(hào)】H01L25/00GK104037167SQ201410078414
【公開(kāi)日】2014年9月10日 申請(qǐng)日期:2014年3月5日 優(yōu)先權(quán)日:2013年3月6日
【發(fā)明者】H-J·巴爾特, R·曼科普夫, T·邁爾, S·阿爾貝斯, A·奧古斯丁, C·米勒 申請(qǐng)人:英特爾移動(dòng)通信有限責(zé)任公司