用于檢測p型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法
【專利摘要】本發(fā)明公開了用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，涉及集成電路制造工藝領(lǐng)域。提供用于前段工藝制程和中段工藝制程的掩膜板；將一測試硅片依次按照所述前段工藝制程和中段工藝制程進(jìn)行流片；當(dāng)所述中段工藝制程進(jìn)行至平坦化研磨工藝完成后，形成一測試結(jié)構(gòu)；將所述測試結(jié)構(gòu)放置于電子束檢測儀的監(jiān)控產(chǎn)品測試位置；采用所述電子束檢測儀對所述測試結(jié)構(gòu)的P型源漏離子注入?yún)^(qū)域進(jìn)行位錯(cuò)缺陷檢測，判斷所述測試結(jié)構(gòu)是否有漏電現(xiàn)象，若是則所述測試結(jié)構(gòu)存在位錯(cuò)缺陷；若否則所述測試結(jié)構(gòu)不存在位錯(cuò)缺陷。本發(fā)明為P型源漏離子注入工藝優(yōu)化以及新產(chǎn)品研發(fā)和在線產(chǎn)品監(jiān)測提供技術(shù)支持及方法論，為縮短產(chǎn)品研發(fā)周期提高良率提供保障。
【專利說明】用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路制造工藝領(lǐng)域，尤其涉及一種位錯(cuò)缺陷檢測方法。
【背景技術(shù)】
[0002]隨著集成電路工藝的發(fā)展以及關(guān)鍵尺寸按比例縮小，以及半導(dǎo)體工藝制造復(fù)雜性的提高，位錯(cuò)缺陷對器件會(huì)產(chǎn)生越來越大的影響，由于一定條件下的位錯(cuò)缺陷會(huì)產(chǎn)生嚴(yán)重的漏電，嚴(yán)重時(shí)將會(huì)造成產(chǎn)品零良率的后果。通常情況下，如圖1所示。對于單晶硅D而言，在650攝氏度條件下進(jìn)行熱處理，并不會(huì)產(chǎn)生位錯(cuò)缺陷C，但隨著器件性能要求的提高，更高溫度的熱處理工藝會(huì)越來越多的被應(yīng)用，位錯(cuò)缺陷C會(huì)不可避免的產(chǎn)生。同時(shí)，隨著離子注入劑量與深度的增大，其對晶格表面的破壞作用也不斷增加，尤其是P型源漏中的硼元素，由于其原子量較小(輕離子A)晶格表面很深的距離，此外，重離子B結(jié)晶過程中，對位錯(cuò)缺陷C產(chǎn)生巨大影響。
[0003]對位錯(cuò)缺陷的檢測是目前業(yè)界公認(rèn)的難題之一，目前業(yè)界應(yīng)用的檢測方法通常為通過終端測試，此方法有效但周期過長，不利于研發(fā)周期的縮短。研發(fā)初期常遇到的不同種類的漏電缺陷原因有:劃傷、連接孔變形、柵極與連接孔對準(zhǔn)偏移、位錯(cuò)缺陷和鎳侵蝕等?，F(xiàn)有的技術(shù)很難為在線工藝窗口優(yōu)化提供快速有效參考。
[0004]中國專利(CN102403248B)公開了一種硅拋光片或外延片層錯(cuò)及位錯(cuò)缺陷的無損檢測方法，包括下述步驟:(I)設(shè)定表面顆粒測試儀的顆粒直徑測試區(qū)間；(2)將待測試的拋光片或外延片放在測試臺(tái)上，開始依次測試，并記錄下每個(gè)區(qū)間的顆粒數(shù)據(jù)；(3)將顆粒數(shù)據(jù)進(jìn)行分檔，然后從顆粒多的檔位開始分別對每個(gè)檔位的最高值抽取一片腐蝕看缺陷，直至腐蝕到?jīng)]有見缺陷的檔位，記錄這個(gè)檔位數(shù)值為A ; (4)抽測2-3片A檔位的拋光片或外延片，確認(rèn)未見層錯(cuò)及位錯(cuò)缺陷；(5)把A減10設(shè)定為分檢層錯(cuò)及位錯(cuò)缺陷的標(biāo)準(zhǔn)；(6)檢驗(yàn)其它的拋光片或外延片，高于標(biāo)準(zhǔn)的標(biāo)為層錯(cuò)及位錯(cuò)缺陷不合格。
[0005]該專利具有操作簡單快速、對被測樣本無損傷等優(yōu)點(diǎn)。但并沒有解決錯(cuò)位缺陷不易檢測，檢測周期長的問題。
[0006]中國專利(CN101300663B)公開了一種利用具有基本耗盡了的線位錯(cuò)的上部的有限面積區(qū)域制造單片晶格失配的半導(dǎo)體異質(zhì)結(jié)構(gòu)的方法，以及基于這種晶格失配異質(zhì)結(jié)構(gòu)制造半導(dǎo)體器件的方法。提供具有表面并包括第一半導(dǎo)體材料的襯底；在襯底上方提供位錯(cuò)阻擋掩膜，該掩膜包括電介質(zhì)材料并具有延伸至襯底表面的溝槽，所述溝槽由至少一個(gè)側(cè)壁所限定，所述側(cè)壁的高度至少等于距離所述襯底的所述表面的預(yù)定距離，所述溝槽為矩形并具有預(yù)定寬度；在所述溝槽內(nèi)沉積包括第二半導(dǎo)體材料的再生長層。
[0007]該專利克服了現(xiàn)有技術(shù)的局限，利用器件半導(dǎo)體層的更大厚度一級(jí)受限的橫向區(qū)域產(chǎn)生具有基本耗盡了線缺陷以及其他位錯(cuò)缺陷——如層錯(cuò)、孿晶界或者反相疇界的上部的有限面積區(qū)域。但并沒有解決錯(cuò)位缺陷不易檢測，檢測周期長的問題。

【發(fā)明內(nèi)容】
[0008]本發(fā)明為解決錯(cuò)位缺陷不易檢測，檢測周期長的問題。，從而提供用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法的技術(shù)方案。
[0009]本發(fā)明所述用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，包括下述步驟:
[0010]步驟1.提供用于前段工藝制程和中段工藝制程的掩膜板；
[0011]步驟2.將一測試硅片依次按照所述前段工藝制程和中段工藝制程進(jìn)行流片；
[0012]步驟3.當(dāng)所述中段工藝制程進(jìn)行至平坦化研磨工藝完成后，形成一測試結(jié)構(gòu)；
[0013]步驟4.將所述測試結(jié)構(gòu)放置于電子束檢測儀的監(jiān)控產(chǎn)品測試位置；
[0014]步驟5.采用所述電子束檢測儀對所述測試結(jié)構(gòu)的P型源漏離子注入?yún)^(qū)域進(jìn)行位錯(cuò)缺陷檢測，判斷所述測試結(jié)構(gòu)是否有漏電現(xiàn)象，若是則所述測試結(jié)構(gòu)存在位錯(cuò)缺陷；若否則所述測試結(jié)構(gòu)不存在位錯(cuò)缺陷。
[0015]優(yōu)選的，所述測試結(jié)構(gòu)的線間距離與監(jiān)控產(chǎn)品的多晶硅的線間距離相同，所述有源區(qū)結(jié)構(gòu)與所述監(jiān)控產(chǎn)品的有源區(qū)最小寬度相同，所述柵氧化層的結(jié)構(gòu)與所述監(jiān)控產(chǎn)品的柵氧化層結(jié)構(gòu)相同。
[0016]優(yōu)選的，所述有源區(qū)結(jié)構(gòu)與所述監(jiān)控產(chǎn)品的有源區(qū)最大寬度相同。
[0017]優(yōu)選的，所述平坦化研磨為平坦化鎢研磨。
[0018]優(yōu)選的，所述電子束檢測儀在正電勢條件下對所述測試結(jié)構(gòu)進(jìn)行位錯(cuò)缺陷檢測。
[0019]優(yōu)選的，步驟4所述測試位置為切割道的位置。
[0020]本發(fā)明的有益效果:
[0021]本發(fā)明可以快速有效地為位錯(cuò)缺陷檢測提供有效的方法，為P型源漏離子注入工藝優(yōu)化以及新產(chǎn)品研發(fā)和在線產(chǎn)品監(jiān)測提供技術(shù)支持及方法論，為縮短產(chǎn)品研發(fā)周期提高良率提供保障。
【專利附圖】

【附圖說明】
[0022]圖1為雜質(zhì)的輕離子與重離子對晶格的破壞深度比較圖；
[0023]圖2為本發(fā)明所述用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法流程圖；
[0024]圖3為一種測試結(jié)構(gòu)示意圖；
[0025]圖4為在正電勢條件下，不同鎢連接孔正常導(dǎo)通的亮暗差異示意圖；
[0026]圖5為在正電勢條件下，不同鎢連接孔存在漏電情況時(shí)的亮暗差異示意圖；
[0027]附圖中:A.輕離子；B.重離子；C.位錯(cuò)缺陷；D.單晶硅；E.有源區(qū)；F.多晶硅；G.鎢連接孔；H.柵氧化層。
【具體實(shí)施方式】
[0028]在半導(dǎo)體中熱應(yīng)力不均是導(dǎo)致位錯(cuò)缺陷產(chǎn)生的最主要因素之一，當(dāng)兩種不同材質(zhì)之間的熱膨脹系數(shù)差異較大時(shí)，會(huì)在接觸面位置產(chǎn)生較大的應(yīng)力差異，進(jìn)而導(dǎo)致位錯(cuò)缺陷的產(chǎn)生。本發(fā)明的原理是，根據(jù)位錯(cuò)缺陷容易受到應(yīng)力不均影響的特性，建立測試結(jié)構(gòu)，通過電子束檢測儀負(fù)電勢條件，應(yīng)用測試結(jié)構(gòu)檢測P型源漏離子注入工藝對缺陷的影響情況。
[0029]下面結(jié)合附圖和具體實(shí)施例對本發(fā)明作進(jìn)一步說明，但不作為本發(fā)明的限定。
[0030]如圖2所示，本發(fā)明提供一種用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，包括下述步驟:
[0031]步驟1.提供用于前段工藝制程和中段工藝制程的掩膜板，掩模板包括有:源區(qū)掩模板、多晶硅刻蝕掩模板和鎢連接孔刻蝕掩模板、N阱區(qū)離子注入掩模板和P型源漏離子注入掩模板，進(jìn)行N型阱區(qū)離子注入和P型源漏離子注入工藝，其中，P型離子注入可以改變不同的條件進(jìn)行窗口檢查；
[0032]步驟2.將一測試硅片依次按照前段工藝制程和中段工藝制程進(jìn)行流片；
[0033]步驟3.當(dāng)中段工藝制程進(jìn)行至平坦化研磨工藝完成后，形成一測試結(jié)構(gòu)；如圖3至圖5所示，為選擇40納米邏輯產(chǎn)品建立大應(yīng)力測試結(jié)構(gòu)，通過對該測試結(jié)構(gòu)中不同位置的應(yīng)力情況分析可知，其中有源區(qū)E的應(yīng)力不均來自隔離層高溫退火產(chǎn)生的應(yīng)力，多晶硅F的應(yīng)力來自多晶硅F刻蝕后柵氧化層H高溫沉積等。最終，經(jīng)過比較分析，測試結(jié)構(gòu)中的位置3和位置7存在最大的應(yīng)力差異，如表1所示，表1為圖3中測試結(jié)構(gòu)中不同位置受力不均方向數(shù)量統(tǒng)計(jì)表。
[0034]表1
[0035]
【權(quán)利要求】
1.用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，其特征在于，包括下述步驟: 步驟1.提供用于前段工藝制程和中段工藝制程的掩膜板； 步驟2.將一測試硅片依次按照所述前段工藝制程和中段工藝制程進(jìn)行流片； 步驟3.當(dāng)所述中段工藝制程進(jìn)行至平坦化研磨工藝完成后，形成一測試結(jié)構(gòu)； 步驟4.將所述測試結(jié)構(gòu)放置于電子束檢測儀的監(jiān)控產(chǎn)品測試位置； 步驟5.采用所述電子束檢測儀對所述測試結(jié)構(gòu)的P型源漏離子注入?yún)^(qū)域進(jìn)行位錯(cuò)缺陷檢測，判斷所述測試結(jié)構(gòu)是否有漏電現(xiàn)象，若是則所述測試結(jié)構(gòu)存在位錯(cuò)缺陷；若否則所述測試結(jié)構(gòu)不存在位錯(cuò)缺陷。
2.如權(quán)利要求1所述用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，其特征在于，所述測試結(jié)構(gòu)的線間距離與監(jiān)控產(chǎn)品的多晶硅的線間距離相同，所述有源區(qū)結(jié)構(gòu)與所述監(jiān)控產(chǎn)品的有源區(qū)最小寬度相同，所述柵氧化層的結(jié)構(gòu)與所述監(jiān)控產(chǎn)品的柵氧化層結(jié)構(gòu)相同。
3.如權(quán)利要求1所述用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，其特征在于，所述有源區(qū)結(jié)構(gòu)與監(jiān)控產(chǎn)品的有源區(qū)最大寬度相同。
4.如權(quán)利要求1所述用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，其特征在于，所述平坦化研磨為平坦化鶴研磨。
5.如權(quán)利要求1所述用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，其特征在于，所述電子束檢測儀在正電勢條件下對所述測試結(jié)構(gòu)進(jìn)行位錯(cuò)缺陷檢測。
6.如權(quán)利要求1所述用于檢測P型源漏離子注入導(dǎo)致位錯(cuò)缺陷的方法，其特征在于，步驟4所述測試位置為切割道的位置。
【文檔編號(hào)】H01L21/66GK103887201SQ201410109613
【公開日】2014年6月25日 申請日期:2014年3月20日 優(yōu)先權(quán)日:2014年3月20日
【發(fā)明者】范榮偉, 劉飛鈺, 龍吟, 倪棋梁, 陳宏璘 申請人:上海華力微電子有限公司