溝槽電極布置的制作方法
【專利摘要】公開了一種溝槽電極布置。一種方法包括：形成從半導體本體的第一表面延伸到半導體本體中的溝槽，以使得具有第一溝槽區(qū)段和鄰接于第一溝槽區(qū)段的至少一個第二溝槽區(qū)段，其中第一溝槽區(qū)段比第二溝槽區(qū)段更寬。在至少一個第二溝槽區(qū)段中形成第一電極，并且由第一電介質(zhì)層將第一電極與半導體本體的半導體區(qū)域介電絕緣。在該至少一個第二溝槽區(qū)段中，在第一電極上形成電極間電介質(zhì)層。在電極間電介質(zhì)層上的至少一個第二溝槽區(qū)段中以及在第一溝槽區(qū)段中形成第二電極，以使得由第二電介質(zhì)層將至少在第一溝槽區(qū)段中的第二電極與半導體本體介電絕緣。
【專利說明】溝槽電極布置
[0001]優(yōu)先權(quán)要求
本申請是2011年9月23日提交的美國專利申請N0.13/241,771的部分繼續(xù)(CIP)，在此通過整體引用合并所述申請的內(nèi)容。

【技術(shù)領(lǐng)域】
[0002]本發(fā)明實施例涉及用于產(chǎn)生半導體器件的方法，特別是，用于產(chǎn)生包括溝槽電極布置的半導體器件，諸如溝槽晶體管器件的方法。

【背景技術(shù)】
[0003]諸如溝槽MOSFET (金屬氧化物半導體場效應晶體管)或者溝槽IGBT (絕緣柵雙極晶體管)的溝槽晶體管器件是豎向晶體管器件，該豎向晶體管器件包括具有第一表面和第二表面的半導體本體，在第一表面和第二表面中集成了至少一個源極區(qū)域、至少一個本體區(qū)域、漂移區(qū)域、以及漏極區(qū)域。在IGBT中，源極區(qū)域和漏極區(qū)域還被稱為發(fā)射極區(qū)域，并且本體區(qū)域和漂移區(qū)域還被稱為基極區(qū)域。
[0004]通常，源極區(qū)域和本體區(qū)域集成在第一表面的區(qū)域中，而漏極區(qū)域集成在第二表面的區(qū)域中，并且由漂移區(qū)域?qū)⒙O區(qū)域與本體區(qū)域分離。用來開啟和關(guān)閉部件的至少一個柵極電極被布置在第一表面的區(qū)域中的半導體本體的溝槽中。通常布置于第一表面的之上并且與柵極端子(柵極焊盤)電絕緣的源極電極由源極區(qū)域電接觸，同時柵極端子接觸柵極電極。通常被布置在第二表面之上的漏極電接觸漏極區(qū)域。
[0005]這一種類的豎向晶體管部件可以在其第二表面面向載體的情況下被安裝在載體上。在這樣的布置中，載體可以用作晶體管部件的漏極端子，并且還可以進一步用作用于耗散在半導體本體中生成的熱的冷卻元件。當豎向晶體管元件作為開關(guān)工作時，熱主要在像本體區(qū)域和漂移區(qū)域的有源區(qū)域中生成。由于這些有源區(qū)域靠近第一表面布置而冷卻元件被布置在第二表面上，所以存在由半導體本體的被布置在pn結(jié)與第二表面之間的這些區(qū)域造成的相對高的熱阻抗?？梢酝ㄟ^在第一表面上布置冷卻元件來降低熱阻抗。然而，這樣的冷卻元件可能使被布置在第一表面處的柵極電極和源極電極短路。
[0006]因此，存在對于在耗散來自半導體部件的熱這一方面具有更好特性的半導體器件的需要。


【發(fā)明內(nèi)容】

[0007]在實施例中，提供了一種用于產(chǎn)生半導體器件的方法。該方法包括:形成從半導體本體的第一表面延伸到所述半導體本體中的溝槽，以使得所述溝槽具有第一溝槽區(qū)段和鄰接所述第一溝槽區(qū)段的至少一個第二溝槽區(qū)段，并且其中與在第二溝槽區(qū)段中相比所述溝槽在所述第一溝槽區(qū)段中更寬；在所述至少一個第二溝槽區(qū)段中形成第一電極，由第一電介質(zhì)層將所述第一電極與所述半導體本體的半導體區(qū)域介電絕緣；在所述至少一個第二溝槽區(qū)段中形成在所述第一電極上的電極間電介質(zhì)層；以及在所述電極間電介質(zhì)層上的所述至少一個第二溝槽區(qū)段中以及在所述第一溝槽區(qū)段中形成第二電極，以使得由第二電介質(zhì)層將至少在所述第一溝槽區(qū)段中的所述第二電極與所述半導體本體的半導體區(qū)域介電絕緣。
[0008]本【技術(shù)領(lǐng)域】內(nèi)的技術(shù)人員在閱讀了下面的詳細描述并且觀看了附圖后將明白其它特征和優(yōu)點。

【專利附圖】

【附圖說明】
[0009]現(xiàn)在參照附圖解釋例子。附圖用來圖解基本原理，因此僅圖解理解基本原理所需的方面。附圖不是按比例的。在附圖中相同的參考符號表示同樣的特征。
[0010]包括圖1A和IB的圖1圖解包括半導體通路的溝槽晶體管器件的第一實施例；
圖2圖解根據(jù)一個實施例的圖1A和IB的晶體管器件的豎向橫截面視圖；
圖3圖解根據(jù)第一實施例的圖1A和IB的晶體管器件的水平橫截面視圖；
圖4圖解根據(jù)第二實施例的圖1A和IB的晶體管器件的水平橫截面視圖；
圖5圖解根據(jù)第三實施例的圖1A和IB的晶體管器件的水平橫截面視圖；
圖6圖解根據(jù)第四實施例的圖1A和IB的晶體管器件的水平橫截面視圖；
包括圖7A至7C的圖7圖解具有半導體通路的晶體管器件的進一步的實施例；
包括圖8A至SC的圖8圖解用于產(chǎn)生根據(jù)第一實施例的豎向晶體管器件的方法；包括圖9A至9C的圖9圖解用于產(chǎn)生半導體通路和包圍該半導體通路的通路絕緣層的方法的實施例；
包括圖1OA至1B的圖10圖解根據(jù)第一和第二實施例的半導體通路的水平橫截面視圖；
圖11圖解根據(jù)進一步的實施例的半導體通路的水平橫截面視圖；
包括圖12A至121的圖12圖解用于產(chǎn)生豎向晶體管器件的方法的第二實施例； 包括圖13A和13B的圖13圖解根據(jù)圖12A至121的方法的進一步的方法步驟； 包括圖14A至14J的圖14圖解用于產(chǎn)生豎向晶體管器件的方法；
圖15圖解根據(jù)進一步的實施例的晶體管的豎向橫截面視圖；
圖16圖解包括溝槽電極和半導體通路的半導體器件的豎向橫截面視圖；
圖17圖解根據(jù)進一步的實施例的半導體器件的豎向橫截面視圖；
包括圖18A至18J的圖18圖解用于產(chǎn)生圖17所示半導體器件的方法的一個實施例； 圖19圖解根據(jù)進一步的實施例的半導體器件的豎向橫截面；
圖20圖解圖19所示的半導體器件的第一截面平面中的水平橫截面視圖；以及圖21圖解圖19所示的半導體器件的第二截面平面中的水平橫截面視圖。

【具體實施方式】
[0011]圖1A和IB示意性地圖解豎向晶體管器件的，特別是溝槽晶體管器件的第一實施例。晶體管器件包括具有第一表面101和第二表面102的半導體本體100。圖1A和IB的每一個示出半導體本體100的豎向橫截面視圖，其中圖1A示出第一豎向截面平面A-A中的半導體本體100，并且圖1B示出第二豎向截面平面B-B中的豎向橫截面視圖。這些豎向截面平面A-A、B-B垂直于半導體本體100的第一和第二表面101、102延伸。圖1A和IB的每一個僅示出半導體本體100的截面。
[0012]參照圖1A，晶體管器件包括在半導體本體100中在半導體本體100的豎向方向上延伸到第二表面102的半導體通路4。半導體本體100的“豎向方向”是垂直于第一和第二表面101、102的方向。由通路絕緣層5使半導體通路4與周圍的半導體本體100電絕緣。通路絕緣層5包括例如,常規(guī)的電絕緣材料或者介電絕緣材料,諸如氧化物或氮化物等。通路絕緣層5還可以被實現(xiàn)為包括多個不同電絕緣層的復合層。
[0013]半導體通路4電連接到半導體本體100的第二表面102的區(qū)域中的柵極連接電極33。柵極連接電極33形成柵極端子G，或者電連接到晶體管器件的柵極端子G。半導體通路4將柵極端子G電連接到晶體管器件的柵極電極21。
[0014]柵極電極21至少部分地布置在半導體本體100的豎向方向上從第一表面101延伸的溝槽中。該溝槽并且因此該柵極電極21具有縱向方向，其中圖1A示出沿著縱向方向的豎向橫截面視圖，而圖1B示出在垂直于縱向方向的截面平面中的豎向橫截面視圖。參照圖1A，具有柵極電極21的溝槽在半導體本體100的第一橫向方向上通過通路絕緣層5延伸到半導體通路4中。柵極電極21鄰接于半導體通路4從而被電連接到半導體通路4。柵極電極21可以包括常規(guī)柵極電極材料，諸如金屬或者諸如多晶硅的多晶半導體材料。
[0015]由柵極電介質(zhì)22使柵極電極21與半導體本體100介電絕緣。柵極電介質(zhì)22可以包括常規(guī)柵極電介質(zhì)材料，諸如，熱生長或者沉積的氧化物。
[0016]在圖1A中圖解的實施例中，柵極電極21在該柵極電極21實現(xiàn)于其中的溝槽的底部和側(cè)壁處鄰接半導體通路4。然而，這僅是例子。根據(jù)進一步的實施例(未圖解)，柵極電極21僅在溝槽的側(cè)壁處或者在溝槽的底部處鄰接半導體通路4。
[0017]參照圖1B，晶體管器件進一步包括:漂移區(qū)域11、漏極區(qū)域12、源極區(qū)域13以及本體區(qū)域14。源極區(qū)域13布置在第一表面101的區(qū)域中，并且電連接到布置在第一表面101上的源極電極32。漏極區(qū)域12布置在第二表面102的區(qū)域中，并且電連接到布置在第二表面102上的漏極電極31。本體區(qū)域14鄰接于源極區(qū)域13和漂移區(qū)域11，并且布置在源極區(qū)域13與漂移區(qū)域11之間。漂移區(qū)域113可以鄰接于漏極區(qū)域12 (如圖解的那樣)。根據(jù)進一步的實施例，具有與漂移區(qū)域11相同摻雜類型的場截止區(qū)域布置在漂移區(qū)域11與漏極區(qū)域12之間。各個半導體區(qū)域的摻雜濃度例如如下:漂移區(qū)域11:1014 cm-3至117cm_3 ;源極區(qū)域 13 和漏極區(qū)域 12:1019 cm_3 至 121 cm_3 ;本體區(qū)域 14:1016 cm_3 至 1018cm_3。
[0018]參照圖1B，柵極電極21從源極區(qū)域13通過本體區(qū)域14延伸至漂移區(qū)域11或者延伸到漂移區(qū)域11中，并且由柵極電介質(zhì)22使柵極電極21與這些半導體區(qū)域介電絕緣。布置在柵極電極21之上的絕緣層23使柵極電極21與源極電極32分離。源極電極32還電連接到本體區(qū)域14。為此，本體區(qū)域14可以包括延伸到第一表面101的本體區(qū)域區(qū)段。這被圖解于圖1B的左截面中。根據(jù)進一步的實施例，源極電極32包括通過源極區(qū)域13延伸到本體區(qū)域14中的電極區(qū)段32’。這被圖解于圖1B的右截面中。
[0019]參照圖1A，半導體本體100包括晶體管單元區(qū)域103和柵極連接區(qū)域104。在晶體管單元區(qū)域103中，布置至少一個晶體管單元。一個晶體管單元包括縱向柵極電極21和布置在縱向柵極電極21的兩側(cè)上的源極區(qū)域13和本體區(qū)域14。圖1B示出通過一個晶體管單元的豎向橫截面。(應當注意，在該連接中，如圖1B中圖解的布置還可以被認為包括兩個晶體管單元)。
[0020]柵極連接區(qū)域104包括:半導體通路4，通路絕緣層5以及從晶體管單元區(qū)域103延伸至半導體通路4或者延伸到半導體通路4中的柵極電極21的區(qū)段。盡管在圖1A中圖解的實施例中，柵極電極21延伸到半導體通路4中，但是柵極電極21僅通過通路絕緣層延伸到半導體通路4也是足夠的。
[0021]參照圖2，圖2圖解半導體本體100的在豎向截面平面C-C中的豎向橫截面視圖，豎向截面平面C-C被布置在連接區(qū)域104中并且垂直于柵極電極21的縱向方向延伸，在半導體通路4與晶體管單元區(qū)域103之間的連接區(qū)域104中可以省略源極區(qū)域和本體區(qū)域。
[0022]可能有晶體管單元區(qū)域103和半導體通路4的多種不同實現(xiàn)。為了解釋的目的，參照圖3至6解釋四種不同實現(xiàn)。這些圖中的每個圖解半導體本體100的在圖1A和IB中圖解的水平截面平面D-D中的水平橫截面視圖。
[0023]參照圖3，僅有一個晶體管單元(該晶體管單元的柵極電極21被布置在一個溝槽中)被布置在晶體管單元區(qū)域103中。
[0024]參照圖4，多個晶體管單元布置在晶體管單元區(qū)域103中，其中這些晶體管單元中的每個都包括布置在縱向溝槽中的柵極電極21的一個區(qū)段。柵極電極21的這些區(qū)段中的每個在第一橫向方向上通過通路絕緣層5延伸到半導體通路4中，被電連接到半導體通路4并且通過半導體通路4電連接到柵極端子G。由于半導體通路4將柵極電極21的區(qū)段中的每個區(qū)段電連接到柵極端子G，因此不需要使柵極電極21的各個區(qū)段彼此電連接的連接。
[0025]利用縱向柵極電極或者縱向柵極電極區(qū)段實現(xiàn)各個晶體管單元僅是例子。根據(jù)圖5中圖解的進一步的實施例，柵極電極21是柵格形狀的，并且具有通過通路絕緣層5延伸到半導體通路4中的區(qū)段。在圖5中圖解的實施例中，柵極電極21的柵格是矩形柵格，然而，這僅是例子。還可以利用諸如六邊形柵格的任意其它類型的柵格實現(xiàn)柵極電極21。
[0026]在根據(jù)圖3至圖5的晶體管器件中，僅圖解了柵極電極21的一個橫向端部或者柵極電極21的區(qū)段。在相對的橫向端部上，可以布置進一步的半導體通路5，該半導體通路5連接到柵極電極21的橫向端部或者柵極電極21的區(qū)段，以使得這種情況下的晶體管器件包括兩個半導體通路4。這兩個半導體通路4電連接到公共柵極端子G。然而，還可以僅在柵極電極21的一個橫向端部處提供半導體通路。
[0027]參照圖6中圖解的進一步的實施例，半導體通路4包圍晶體管單元區(qū)域103，并且電連接到柵極電極21的在柵極電極21的這些縱向區(qū)段的兩個橫向端部處的區(qū)段。圖6示意性地圖解與圖3至5中圖解的水平橫截面視圖相比采用更小比例的晶體管器件的水平橫截面視圖。在圖6中，柵極電介質(zhì)22和通路絕緣層5被圖解為粗體線。
[0028]圖7A至7C圖解根據(jù)進一步的實施例的溝槽晶體管器件的豎向橫截面視圖。圖7A示出第一豎向截面平面A-A中的晶體管器件，圖7B示出第二豎向截面平面B-B中的晶體管器件，以及圖7C-C示出第三豎向截面平面C-C中的晶體管器件。這些截面平面A-A、B-B,C-C對應于參照圖1A、1B和2解釋的截面平面。
[0029]參照圖7A和7B，晶體管器件包括場電極61，該場電極61被布置在與柵極電極21的相同的至少一個溝槽內(nèi)并且在柵極電極21之下。場電極61的幾何形狀基本上對應于柵極電極21的幾何形狀，以使得取決于柵極電極21的形狀，場電極61可以包括多個縱向場電極區(qū)段或者可以具有柵格形狀的幾何結(jié)構(gòu)。
[0030]通過場電極電介質(zhì)62使場電極61與半導體本體100介電絕緣，并且通過進一步的電介質(zhì)層63使場電極61與柵極電極21介電絕緣。下面把該進一步的電介質(zhì)層63稱為電極間電介質(zhì)63。根據(jù)一個實施例,場電極61電連接到源極電極32。為此,場電極61可以包括在半導體本體100的豎向方向上延伸到源極電極32并且與柵極電極21介電絕緣的區(qū)段。然而，圖7A至7C中并未明確地圖解這些區(qū)段。根據(jù)進一步的實施例，省略了電極間電介質(zhì)63。在這種情況下，場電極61電連接到柵極電極21。參照圖7B，場電極電介質(zhì)62比柵極電介質(zhì)22更厚。
[0031]在圖7A中圖解的實施例中，場電極61僅布置在晶體管單元區(qū)域103中，并且因此不在第一橫向方向上延伸到半導體通路4。這還被圖解于圖7C中，圖7C圖解柵極連接區(qū)域104中的晶體管器件的豎向橫截面視圖。
[0032]晶體管器件的工作原理對應于常規(guī)晶體管器件，特別是常規(guī)MOSFET或者常規(guī)IGBT的工作原理。由于漏極電極31和柵極連接電極33布置在半導體本體100的相同表面上，即，第二表面102上，所以即使僅源極電極32布置在第一表面101上，也能夠?qū)⒃礃O電極32安裝到允許在工作期間有效率地冷卻半導體器件的冷卻元件(未示出)。在半導體器件的工作中，在本體區(qū)域14與靠近第一表面101的漂移區(qū)域11之間的pn結(jié)處耗散掉在晶體管器件中耗散的能量的大部分。通過將源極電極32安裝到冷卻元件(未示出)，能夠從半導體本體100有效率地去除在pn結(jié)處生成的熱。
[0033]能夠?qū)⒕w管器件實現(xiàn)為任意常規(guī)類型的MOSFET或者IGBT，其中晶體管器件的類型取決于各個半導體區(qū)域的摻雜類型。在η型MOSFET中，源極區(qū)域13、漂移區(qū)域11和漏極區(qū)域12是η摻雜的，并且本體區(qū)域11是P摻雜的，而在P型MOSFET中，源極區(qū)域13、漂移區(qū)域11和漏極區(qū)域12是P摻雜的，而本體區(qū)域14是η摻雜的。在IBGT中，漏極區(qū)域12的摻雜類型與漂移區(qū)域11互補。能夠?qū)⒕w管實現(xiàn)為增強型M0SFET。在這種情況下，與源極區(qū)域13和漏極區(qū)域11互補摻雜的本體區(qū)域14鄰接于柵極電介質(zhì)22。還可以將晶體管實現(xiàn)為耗盡型晶體管。在這種情況下，與源極區(qū)域13和漂移區(qū)域11具有相同摻雜類型的溝道區(qū)域沿著在源極區(qū)域13與漂移區(qū)域11之間的柵極電介質(zhì)22延伸。圖1B和7Β中以虛線圖解該溝道區(qū)域15。
[0034]圖1A和IB以及圖7Α和7C示意性地圖解晶體管器件的不同實施例。這些圖基本上圖解晶體管器件的不同實施例，其中當然可以改變這些圖中圖解的電極、電介質(zhì)層和半導體區(qū)域的具體幾何形狀或者尺寸。特別是，柵極電極21和場電極61的具體幾何形狀可以取決于用于產(chǎn)生晶體管器件而運用的具體方法而改變。
[0035]圖8Α至8C圖解用于產(chǎn)生在此于之前解釋的晶體管器件的方法實施例。用于產(chǎn)生在第二表面102上具有漏極電極31和柵極連接電極33和第一表面101上的源極電極32的豎向溝槽晶體管器件的該方法包括三個主要處理序列(方法步驟序列)。這三個主要處理序列的結(jié)果圖解于圖8Α至8C，圖8Α至8C的每一個圖解半導體本體100的在對應于圖1A和7Α中圖解的截面平面A-A的豎向截面平面中的水平橫截面視圖。
[0036]參照圖8Α，第一處理序列包括形成在半導體本體100中由絕緣層5包圍的半導體通路4。以下參照圖9Α至9C、10A、10B、11和12解釋用于在半導體本體100中產(chǎn)生半導體通路4的方法實施例。參照圖8A，能夠產(chǎn)生半導體通路4以完全延伸通過半導體本體100，這意味著，從第一表面101延伸到第二表面102，并且由半導體本體100中的通路絕緣層5包圍。參照在圖8A中用虛線和點劃線所圖解的，能夠產(chǎn)生半導體通路，以使得其首先只從第一表面101延伸到半導體本體100，但是不完全延伸通過半導體本體100。在制造處理的該階段，半導體本體100的第二表面102’還不是晶體管器件的最終第二表面102。稍后在制造處理中，在第二表面102’處去除半導體本體100的一部分，以使得在第二表面102露出半導體通路4。該去除處理可以包括蝕刻處理和/或拋光處理，諸如化學拋光處理、機械拋光處理或者化學一機械拋光處理(CMP )。
[0037]例如，通過形成從第一表面101延伸到半導體本體100中的通路絕緣層5來產(chǎn)生半導體通路。通路絕緣層5將半導體本體100分離為半導體通路4和半導體本體100的剩余區(qū)域，其中在半導體本體100的剩余區(qū)域中，實現(xiàn)晶體管器件的至少一個晶體管單元。
[0038]參照圖8A，半導體本體100可以包括兩個不同摻雜的半導體層，即，第一半導體層110和第二半導體層120。第一半導體層110是例如半導體襯底，而第二半導體層120是例如外延層。根據(jù)一個實施例，第一半導體層110形成晶體管器件的漏極區(qū)域12，而在二半導體層120中實現(xiàn)漂移區(qū)域11、源極區(qū)域13和本體區(qū)域14、以及具有柵極電介質(zhì)22的柵極電極21。第二半導體層120具有比第一半導體層110的基本摻雜濃度更低的基本摻雜濃度，其中在序列處理步驟中保持基本摻雜濃度的第二半導體層120的這些區(qū)域形成晶體管器件的漂移區(qū)域11。當半導體本體100包括兩個不同摻雜的半導體層110、120時，半導體通路4包括兩個不同摻雜的通路區(qū)段，即:第一通路區(qū)段I，其與第一表面101相鄰并且具有對應于第二層120的摻雜濃度的摻雜濃度；以及第二通路區(qū)段42，其最終與第二表面102相鄰并且連接到柵極連接電極33。第二通路區(qū)段42具有對應于第一層110的摻雜濃度的摻雜濃度。
[0039]參照圖SB，第二處理序列包括形成柵極電極21和柵極電介質(zhì)22以及具有場電極電介質(zhì)62和電極間電介質(zhì)63的可選的場電極61。該處理序列進一步包括在柵極電極21的頂部上形成絕緣層23，絕緣層23使柵極電極21與源極電極32絕緣。
[0040]參照圖8C，第三處理序列包括:形成源極區(qū)域和本體區(qū)域(圖8C中的視圖之外)；在第一表面101上形成源極電極32以及在第二表面102上形成漏極電極31和柵極連接電極33。當半導體通路4已被產(chǎn)生以不完全延伸通過半導體本體100時(如圖8A中用虛線和點劃線圖解的那樣)，在產(chǎn)生漏極電極31和柵極連接電極33之前執(zhí)行去除處理。在該去除處理中去除半導體本體100的一部分，以便在第二表面102處露出半導體通路4。特別是，形成諸如源極電極32、柵極電極33以及漏極電極31的電極包括:在半導體本體100的第一表面101和/或第二表面102上沉積中間電介質(zhì)層；在中間電介質(zhì)層中形成通過中間電介質(zhì)層延伸到要被相應電極接觸的那些區(qū)域，諸如源極區(qū)域13、漏極區(qū)域12和半導體通路4的接觸孔；以及在填充接觸孔的中間電介質(zhì)上沉積電極材料從而形成電極。電極材料是例如，諸如銅、鋁、鎢等的金屬。然而，在附圖中，僅示意性地示出電極31、32、33因而沒有圖解這些中間電介質(zhì)。
[0041]以下參照圖9A至9C解釋用于產(chǎn)生半導體通路4的方法的一個實施例。
[0042]參照圖9A，形成環(huán)形形狀的溝槽130以從第一表面101延伸到半導體本體100中。該溝槽130不完全延伸通過半導體本體100，因而在制造處理的該階段，半導體本體100的第二表面102’還不對應于晶體管器件的半導體本體的最終第二表面102。參照圖1OA和10B，圖1OA和1B的每一個示出圖9A的半導體本體100的水平橫截面視圖，形成一個環(huán)形形狀的溝槽130，該環(huán)形形狀的溝槽130可以具有常規(guī)幾何形狀，諸如，矩形幾何形狀(請參見圖10A)和橢圓形或者圓形幾何形狀(請參見圖10B)，六邊形幾何形狀或者任意其它多邊形幾何形狀(未示出)。在這些情況下，半導體通路4基本具有堆累形狀的幾何形狀。
[0043]參照圖11中圖解的進一步的實施例，形成兩個環(huán)形形狀的溝槽130，其中半導體通路4是在這兩個溝槽之間的半導體區(qū)域，并且還具有環(huán)形形狀的幾何形狀。
[0044]再參照圖9A，摻雜物原子能夠經(jīng)由至少一個環(huán)形形狀的溝槽130被注入和/或擴散到半導體本體100中，特別是到鄰接于半導體通路4的至少一個溝槽130的側(cè)壁中。這些摻雜物原子與擴散和/或者注入處理之前形成半導體通路4的摻雜物原子具有相同導電類型。在圖9A中，參考符號41表示沿著由可選的擴散和/或注入處理形成的至少一個溝槽130的側(cè)壁的摻雜區(qū)域41。沿著至少一個溝槽130的側(cè)壁的這些更高摻雜的區(qū)域41有助于降低半導體通路4的電阻抗。
[0045]參照圖9B，至少一個溝槽130由諸如氧化物或者氮化物的電絕緣材料50填充。氧化物可以通過運用熱氧化處理和/或通過沉積處理來形成。
[0046]參照圖9C，填充至少一個溝槽130的電絕緣層50可以包括若干個子層，諸如在溝槽130的側(cè)壁和底部上的第一子層SO1 ;以及布置在第一子層SO1上并且完全填充溝槽130的第二子層502。第一子層SO1可以是熱生長的氧化物，而第二子層502可以是沉積的氧化物或者氮化物。至少一個溝槽130中的電絕緣層50的至少一個區(qū)段形成最終的晶體管器件的通路絕緣層5。
[0047]以下參照圖12A至121解釋用于產(chǎn)生柵極電極21的方法的第一實施例。圖12A至12C和12E至121圖解半導體本體100的豎向橫截面視圖，而圖12D圖解水平橫截面視圖。在豎向橫截面視圖中，僅示出半導體本體100的在第一表面101以下的、其中產(chǎn)生柵極電極21的那些區(qū)段。這些圖中并未圖解半導體本體100的第二表面102。
[0048]圖12A圖解在產(chǎn)生半導體通路4和包圍半導體通路4的絕緣層50之后的半導體本體100的豎向橫截面視圖。參照圖12C，在半導體本體100的晶體管單元區(qū)域103和連接區(qū)域104中形成至少一個縱向溝槽140。第一橫向方向上的至少一個溝槽140通過絕緣層50延伸到半導體通路4中。該溝槽140的幾何形狀限定柵極電極21的幾何形狀。提及參照圖3至4提供的的解釋，可以形成一個溝槽140、多個平行的溝槽140或者具有柵格形狀的幾何形狀的溝槽140。
[0049]形成至少一個溝槽140可以包括運用蝕刻掩模210的蝕刻處理，該蝕刻掩模210限定至少一個溝槽140的大小和幾何形狀。還在圖12C中圖解的蝕刻掩模210是例如氧化物硬掩模。
[0050]參照圖12B，在形成蝕刻掩模210之前形成至少一個溝槽140可以包括從至少一個環(huán)形形狀的溝槽(圖9A中的130)的上部區(qū)域，這意味著從鄰接于第一表面101的這些區(qū)域去除絕緣層50。其中去除了絕緣層50的區(qū)域的深度d可以對應于至少一個溝槽140的想要的深度。去除絕緣層50可以包括蝕刻處理，該蝕刻處理相對于半導體本體100的材料選擇性地蝕刻絕緣層50的材料。在從環(huán)形形狀的溝槽的上部區(qū)域去除了絕緣層50后，產(chǎn)生蝕刻掩模210，其中蝕刻掩模210覆蓋半導體本體100的在當產(chǎn)生至少一個溝槽140時不應被蝕刻的那些區(qū)域中的表面101。參照圖12C，蝕刻掩模210至少覆蓋環(huán)形形狀的溝槽的當產(chǎn)生至少一個溝槽140時不應被蝕刻的那些區(qū)域的側(cè)壁。參照圖12C形成至少一個溝槽140，以使得其在第一橫向方向上延伸到半導體通路4中，但是不完全延伸通過半導體通路4，從而半導體通路4的區(qū)段4’保留在溝槽140與環(huán)形形狀的溝槽的在產(chǎn)生至少一個溝槽140的處理之后保留的那些區(qū)段之間。
[0051]根據(jù)進一步的實施例(在圖12C中用虛線圖解)，橫向方向上的至少一個溝槽140延伸通過半導體通路4的一側(cè)上的絕緣層50、通過半導體通路4并且延伸至在半導體通路的另一側(cè)上的絕緣層50或者蝕刻掩模210、或者延伸到在半導體通路的另一側(cè)上的絕緣層50或者蝕刻掩模210中。盡管在圖12C中用實線圖解的實施例中，半導體通路4在底部和縱向端部處鄰接于溝槽(區(qū)段4’鄰接于溝槽140的縱向端部)，但是在用虛線圖解的實施例中，半導體通路4僅鄰接于溝槽140的底部。
[0052]圖12D圖解在圖12C中圖解的截面平面F-F中的半導體本體100的水平橫截面視圖。圖12A至121圖解用于產(chǎn)生在一個橫向端部處電連接至半導體通路4的柵極電極21的方法。然而，該方法可以容易地被適用為用于產(chǎn)生在兩個橫向端部處電連接到半導體通路的柵極電極21的方法。
[0053]參照圖12E，在至少一個溝槽140的底部和側(cè)壁上產(chǎn)生電介質(zhì)層22’。電介質(zhì)層22’的區(qū)段形成晶體管器件的柵極電介質(zhì)22。電介質(zhì)層22’例如是熱生長的氧化物層。
[0054]參照圖12F，至少去除電介質(zhì)層22’的覆蓋半導體通路4的區(qū)段。參照圖12E，至少一個溝槽140具有鄰接于半導體通路4的側(cè)壁區(qū)段141和底部區(qū)段142。在圖12E和12F中圖解的實施例中，從這些側(cè)壁區(qū)段141和底部區(qū)段142完全去除電介質(zhì)層22。然而，這僅是例子。還可以僅從側(cè)壁區(qū)段141和底部區(qū)段142之一去除電介質(zhì)層22’。
[0055]參照圖12F，可選地將摻雜物原子注入和/或擴散到半導體通路4的在至少部分地去除電介質(zhì)層22’的去除處理之后未被覆蓋的那些區(qū)域中。摻雜物原子形成更高摻雜的通路區(qū)域42，其中該更高摻雜的區(qū)域有助于降低在下一個方法步驟中產(chǎn)生的柵極電極21與半導體通路4之間的電阻抗。
[0056]參照圖12G，柵極電極21形成在至少一個溝槽140中。形成柵極電極21可以包括利用柵極電極材料完全填充溝槽140并回蝕柵極電極材料至第一表面101以下。參照圖12H，然后在柵極電極21的頂部上產(chǎn)生絕緣層23。形成絕緣層23可以包括熱氧化處理和/或沉積處理。柵極電極21包括例如金屬和/或諸如多晶硅的多晶半導體材料。
[0057]在形成至少一個溝槽140之后的處理步驟期間，蝕刻掩模210可以保留在半導體本體100的第一表面101上。參照圖121，然后從第一表面101去除蝕刻掩模210。去除蝕刻掩模210可以例如包括拋光處理，諸如機械拋光處理、化學拋光處理或者化學一機械拋光處理。蝕刻掩模210可以保留在環(huán)形形狀的溝槽的在產(chǎn)生至少一個溝槽140的處理中未被蝕刻的那些區(qū)段中，并且可以形成通路絕緣層5的區(qū)段53。當產(chǎn)生蝕刻掩模210以使得其僅覆蓋環(huán)形形狀的溝槽的側(cè)壁時，剩余的溝槽完全由絕緣材料填充。在圖121中，參考符號53i表示蝕刻掩模210的保留在環(huán)形形狀的溝槽中的區(qū)段，而參考符號532表示完全填充溝槽的填充材料。參照圖121，通路絕緣層5包括絕緣層50的區(qū)段、以及蝕刻掩模210的區(qū)段53i以及填充材料532。根據(jù)進一步的實施例，蝕刻掩模210完全填充其中柵極電極21不延伸通過溝槽的那些區(qū)段中的環(huán)形形狀的溝槽。在這種情況下，不要求附加的填充處理。
[0058]在形成柵極電極21之后和形成源極電極32之前，產(chǎn)生源極區(qū)域13和本體區(qū)域
14。這被圖解于圖13A和13B中，圖13A和13B的每一個示出通過柵極電極21的截面平面B-B中的豎向橫截面視圖。圖13A示出在圖121中圖解的處理步驟之后的豎向橫截面視圖。圖13B示出在產(chǎn)生源極區(qū)域13和本體區(qū)域14以及源極電極32之后的豎向橫截面視圖。產(chǎn)生源極區(qū)域和本體區(qū)域可以例如包括注入和/或擴散處理，在注入和/或擴散處理中將摻雜物原子引入半導體本體中。在形成源極區(qū)域13和本體區(qū)域14后，在第一表面101上形成源極電極32。通過摻雜諸如金屬或者多晶半導體材料的電極材料，產(chǎn)生例如源極電極32。
[0059]圖14A至14J圖解用于產(chǎn)生包括布置在同一溝槽內(nèi)的柵極電極21和場電極61的溝槽晶體管器件的方法。
[0060]像在圖12A至12C中圖解的方法那樣，形成至少一個第一溝槽140，以從第一表面101延伸到半導體本體100中。形成至少一個溝槽140包括運用覆蓋半導體本體100的不要被蝕刻的那些區(qū)域的蝕刻掩模210。圖14A圖解在形成蝕刻掩模210后而在蝕刻溝槽之前的半導體本體100的豎向橫截面視圖。
[0061]圖14B示出形成至少一個溝槽140后的半導體本體100的豎向橫截面視圖，并且圖14C示出形成至少一個溝槽140后的截面平面F-F的水平橫截面視圖。參照圖14C，形成至少一個溝槽140以使得其在柵極連接區(qū)域104中的寬度大于在晶體管單元區(qū)域103中的寬度。這能夠通過適合地限定蝕刻掩模210的幾何形狀來獲得。將至少一個溝槽140形成為其在柵極連接區(qū)域104中比在晶體管單元區(qū)域103中更寬可能還牽涉至少一個溝槽140在柵極連接區(qū)域104中的深度比在晶體管單元區(qū)103中更深。然而，這并不是為了獲得想要的晶體管器件所要求的。
[0062]參照圖14D，第一電介質(zhì)層62’形成于至少一個溝槽140的底部和側(cè)壁上。第一電介質(zhì)層62’的區(qū)段形成場電極電介質(zhì)62,該場電極電介質(zhì)62使得場電極(圖7B中的61)與周圍的半導體本體100的半導體區(qū)域介電絕緣。
[0063]參照圖14E，第一電極層61’沉積在至少一個溝槽140中的第一電介質(zhì)層62’上。選擇第一電極層61’的層厚以使得第一電極層61’完全填充晶體管單元區(qū)域103中(在晶體管單元區(qū)域103處溝槽更窄)的至少一個溝槽140，并且僅覆蓋柵極連接區(qū)域104中(在柵極連接區(qū)域104處溝槽更寬)的至少一個溝槽140的底部和側(cè)壁，以使得在柵極連接區(qū)域104中留出殘余溝槽140’。這被圖解于圖14F和14G中，圖14F和14G示出通過具有晶體管單元區(qū)域103和柵極連接區(qū)域104中的第一電介質(zhì)層62’和第一電極層61’的溝槽延伸的截面平面G-G和H-H中的水平橫截面視圖。假定wl是在形成第一電介質(zhì)層62’后的晶體管單元區(qū)域103中的溝槽140的寬度，并且w2是溝槽140在更寬的溝槽區(qū)段中的(最大)溝槽寬度。在這種情況下，所沉積的第一電極層61’的厚度d61，大于溝槽寬度wl的50%，以便完全填充晶體管單元區(qū)域103中的溝槽140，但是小于柵極連接區(qū)域104中的更寬的溝槽區(qū)段的溝槽寬度w2的50%以便留出殘余溝槽。即:
2d61’ ^ wl(la)
2d61’ < w2(lb)
殘余溝槽140’的寬度w3被給出為: w3 = w2_2d61，(Ic)
根據(jù)一個實施例，選擇電極層61’的厚度，以使得殘余溝槽的寬度《3至少是200 nm,或者至少是500 nm (納米)?？梢韵鄬τ趯挾葁l選擇電極層61’的厚度d，以使得寬度wl小于厚度的兩倍((2d > wl)，并且特別是使得wI < 2d61’_x(Id)
其中X是厚度d61.的兩倍與溝槽寬度wl之間的差異。根據(jù)一個實施例，選擇溝槽寬度wl和厚度d61.以使得X至少是100 nm。
[0064]根據(jù)一個實施例，寬度wl被選擇為在700 nm與800 nm之間，并且將厚度d選擇為約450 nm，以滿足關(guān)系式(la) (2X450nm < 700...800nm)。在這種情況下，x介于200nm與100 nm之間。在該實施例中，可以將更寬溝槽區(qū)域的寬度w2選擇為至少是1400 nm,以使殘余溝槽的寬度w3約為500 nm。
[0065]參照圖14H，然后，使用例如各向同性蝕刻處理回蝕第一電極層61’。然而，也可以使用各向異性蝕刻處理。在該蝕刻處理中，在柵極連接區(qū)域104中完全去除第一電極層61’，而在晶體管單元區(qū)域103中，僅向下回蝕第一電極層61’至第一表面101以下，從而形成場電極61。在下面的氧化物蝕刻處理中，在回蝕第一電極層61’后露出的那些區(qū)段中，去除第一電介質(zhì)層62’。從這些露出的區(qū)域去除第一電介質(zhì)層62’可以例如包括各向同性或者各向異性蝕刻處理。
[0066]參照圖141,電極間電介質(zhì)63形成于場電極61上。形成電極間電介質(zhì)63可以例如包括沉積處理，諸如高密度等離子(HDP)處理。在該沉積處理中，電極間電介質(zhì)63基本上僅沉積在水平表面上，諸如沉積在溝槽的底部和場電極61上，而不沉積在諸如溝槽140的側(cè)壁的豎向表面上。根據(jù)進一步的實施例，可以使用在側(cè)壁上形成電極間電介質(zhì)63和氧化層的熱氧化處理。在圖141中圖解的實施例中，電極間電介質(zhì)63不僅沉積在場電極61上，而且沉積在至少一個溝槽的在去除第一電介質(zhì)層62’后露出的底部的那些區(qū)段上。
[0067]進一步地，柵極電介質(zhì)22形成在至少一個溝槽140的在產(chǎn)生場電極61后保留的側(cè)壁上。與參照圖12E和12F解釋的處理步驟類似，從鄰接于半導體通路4的側(cè)壁141去除柵極電介質(zhì)62。電極間電介質(zhì)63可以保留在鄰接于半導體通路4的底部區(qū)域上(如用虛線圖解的那樣)，但是也可以通過運用適合的蝕刻處理去除電極間電介質(zhì)63。可選地，可以將摻雜物原子注入半導體通路4中以便產(chǎn)生在圖14J中所示的更高摻雜的區(qū)域42。
[0068]參照圖14J，形成柵極電極21和在柵極電極21頂部上的絕緣層23。形成柵極電極21和絕緣層23的處理步驟可以對應于參照圖12G和12H解釋的處理步驟。
[0069]形成柵極電極21可以包括沉積處理，在該沉積處理中，柵極電極材料被沉積在已形成場電極61和電極間電介質(zhì)63之后保留的溝槽中。在單元區(qū)域103中，在電極間電介質(zhì)63之上的該溝槽具有對應于單元區(qū)域103中的溝槽140的減去了柵極電介質(zhì)的厚度的兩倍的寬度。參照圖14F，單元區(qū)域103中的溝槽140的寬度是w4，而在接觸區(qū)域中的更寬寬度為《5?？梢赃x擇所沉積的柵極電極材料的厚度以使得柵極電極材料完全填充接觸區(qū)域104中的溝槽。即，
w5 ≤ 2d21(2a)
其中d21表示形成柵極電極21的所沉積柵極電極材料的厚度。參照(2a)，該層的厚度大于溝槽寬度的一半。根據(jù)一個實施例，d21 = w5/2 + χ2(2b)
其中x2可以是至少200 nm。
[0070]參照圖15，圖15示出晶體管部件的豎向橫截面視圖，半導體本體100可以包括更高摻雜的層110和更低摻雜的層120，并且可以產(chǎn)生用于實現(xiàn)場電極61和柵極電極21的溝槽，以使得該溝槽延伸到柵極連接區(qū)域104中的更高摻雜的層110中，而不延伸到晶體管單元區(qū)域103中的形成漏極區(qū)域12的更高摻雜的層120。在這種情況下，柵極電極21通過更高摻雜的通路區(qū)域42電連接到柵極連接電極(圖15中未示出)。
[0071]替代提供具有更高摻雜的層和更低摻雜的層的半導體本體100，還能夠提供具有對應于漂移區(qū)域11的想要的摻雜濃度的基本摻雜濃度的半導體本體100，并且能夠通過經(jīng)由第二表面102將摻雜物原子注入和/或擴散到半導體本體100中來形成漏極區(qū)域12。
[0072]盡管已經(jīng)參照具有連接到半導體通路的溝槽柵極電極的晶體管器件公開了本發(fā)明的實施例，但是本發(fā)明并不局限于與晶體管器件相關(guān)地使用。替代地，布置在半導體本體的第一表面的區(qū)域中并且連接到通過半導體本體延伸的半導體通路的溝槽電極還可以被運用于多種其它半導體器件中。
[0073]圖16圖解包括半導體本體100的半導體器件的豎向橫截面視圖，半導體本體100具有第一表面101和第二表面102并且具有在半導體本體100中在豎向方向上延伸到第二表面102的半導體通路304，其中接觸電極333電連接到半導體通路304。通過絕緣層305將半導體通路304與半導體本體100電絕緣。在此之前已經(jīng)關(guān)于半導體通路4、絕緣層5以及柵極電極33解釋的內(nèi)容因此分別應用于半導體通路304、絕緣層305以及接觸電極333。布置在半導體本體100的第一表面101的區(qū)域中的溝槽中的溝槽電極321延伸到半導體通路304中，并且電連接到半導體通路304。通過絕緣層322將溝槽電極與半導體本體100絕緣。進一步的絕緣層323可以被布置在溝槽電極323的頂部上。
[0074]參照圖16，溝槽電極321電連接到傳感器370或集成在半導體本體100中的其它類型的集成線路。圖16中僅示意性地圖解該傳感器或者線路370。傳感器是例如溫度傳感器、加速度傳感器或電流傳感器等。溝槽電極321電連接到傳感器370的一個端子，以使得將該端子電連接到接觸電極333?？梢栽谝粋€半導體本體中實現(xiàn)互相電絕緣的若干個溝槽電極321、若干個半導體通路304以及若干個接觸電極333，以便電接觸若干個傳感器，或者經(jīng)由第二表面接觸一個傳感器的兩個或者更多個端子。進一步地，之前參照圖1至15解釋的溝槽晶體管和傳感器或者其它線路可以被實現(xiàn)在一個半導體本體中，其中可以將晶體管的柵極電極連接到第一半導體通路，而傳感器可以被連接到至少一個第二傳感器。
[0075]圖17圖解根據(jù)進一步的實施例的半導體器件的豎向橫截面視圖。圖17的半導體器件是圖14J和15中圖解的器件的修改，并且與這些實施例的不同之處在于，接觸區(qū)域104中的柵極電極21向下延伸到第二表面102，在該第二表面102處，柵極電極21可以連接到柵極連接電極33。因此，不需要諸如圖14J和15所示的通路4的附加通路來將柵極電極21連接到第二表面102上的柵極連接電極33。
[0076]用于產(chǎn)生圖17所示的半導體器件的方法可以對應于參照圖14A至14J解釋的方法，其不同在于能夠省略產(chǎn)生半導體通路4和橫向地包圍通路4的通路絕緣層5。圖18A至181圖解用于產(chǎn)生圖16的半導體器件的處理序列的一個實施例。圖18A至181示出在各個處理步驟期間(之后)半導體本體的橫截面視圖。圖18A至181中示出的這些截面視圖對應于圖14B至14J中示出的截面視圖，其不同之處在于，圖18A至181所示的器件不包括通路4和通路絕緣層5。因此，參照圖14B至14J所做的解釋同樣應用于圖18A至181中圖解的處理。簡要概括了這些處理步驟，關(guān)于詳情請參照圖14B至14J和相對應的描述。
[0077]參照圖18A和18B，例如，通過使用掩模210的蝕刻處理，形成在單元區(qū)域103中具有更窄溝槽區(qū)段而在接觸區(qū)域104中具有更寬溝槽區(qū)段的溝槽。參照圖18C和18D，溝槽140的底部和側(cè)壁由第一電介質(zhì)層62’覆蓋,并且第一電極層61’形成在第一電介質(zhì)層62’上。參照圖18E和18F，以厚度d形成第一電極層，以完全填充在形成第一電介質(zhì)層62’后具有寬度《2的更窄溝槽區(qū)段，而殘余溝槽140’保留在更寬溝槽區(qū)段中。
[0078]參照圖18G,回蝕第一電介質(zhì)層62和第一電極層61,以使得第一電介質(zhì)層62和第一電極層61保留在更窄溝槽區(qū)段(單元區(qū)域103中)的更低溝槽區(qū)域中，而在更寬溝槽區(qū)段中(接觸區(qū)域104中)完全去除這些層62、61。
[0079]參照圖18H，形成電極間電介質(zhì)，以至少覆蓋第一電極層61的被暴露出的區(qū)域。在第一電極層61上形成電極間層63可以包括還在如圖18H中用虛線圖解的更寬溝槽區(qū)段的底部上形成電極間電介質(zhì)層63。該電極間電介質(zhì)層63可以保留在更寬溝槽區(qū)段的底部上，或者可以在形成柵極電極21之前去除該電極間電介質(zhì)層63。參照圖18H，該方法進一步包括在更窄溝槽區(qū)段的側(cè)壁上形成柵極電介質(zhì)并且在更寬溝槽區(qū)段的側(cè)壁上形成絕緣層64。該絕緣層64用來將在進一步的處理步驟中形成的柵極電極與接觸區(qū)域中的半導體本體100的材料介電絕緣。
[0080]形成柵極電介質(zhì)22可以包括熱氧化處理，如先前參照圖141解釋的那樣。根據(jù)一個實施例，更寬溝槽區(qū)段的側(cè)壁上的絕緣層64比柵極電介質(zhì)22更厚。形成絕緣層64可以包括熱氧化處理，但是也可以包括用于在半導體本體中沿著溝槽的側(cè)壁形成絕緣層的任意其它常規(guī)處理。根據(jù)一個實施例，形成絕緣層64包括在形成柵極電介質(zhì)22時形成第一局部層、覆蓋柵極電介質(zhì)22以防止柵極電介質(zhì)22的區(qū)域中的進一步氧化、以及通過進一步的熱氧化處理形成絕緣層64的第二局部層。
[0081]參照圖181，保留的溝槽由柵極電極材料填充以在單元區(qū)域103和接觸區(qū)域104中形成柵極電極21，而在接觸區(qū)域104中，柵極電極21不控制周圍的半導體材料中的導通溝道，但是用來連接到柵極連接電極33 (請參見圖17)。為了在第二表面102上暴露出連接區(qū)域104中的柵極電極21，在與第一表面101相對的區(qū)域中部分地去除半導體本體100，直到暴露出柵極電極21。該去除處理的結(jié)果示于圖17中。去除處理可以包括本領(lǐng)域內(nèi)已知的常規(guī)技術(shù)，諸如，蝕刻處理和化學機械拋光(CMP)處理中的一個或更多個。該處理還可以去除可能留在更寬溝槽區(qū)段的底部上的電極間電介質(zhì)63 (圖181中用虛線圖解的那樣)。
[0082]圖18J示出圖181所示的器件在穿過單元區(qū)域103中的柵極電極21的截面平面1-1中的水平橫截面視圖。參照圖18J，在單元區(qū)域103中，由柵極電介質(zhì)22將柵極電極與周圍的半導體材料介電絕緣。在接觸區(qū)域104中，由絕緣層64將柵極電極21與周圍的半導體材料介電絕緣。
[0083]像前面解釋的柵極電極21和場電極61那樣，圖17和181所示的場電極61和柵極電極21可以包括常規(guī)電極材料，諸如多晶硅。
[0084]參照圖14A至14J和18A至18J解釋的方法并不局限于在晶體管器件中產(chǎn)生場電極和柵極，而且還可以用于在半導體本體中產(chǎn)生其它類型的電極。即，這些方法還可以用于產(chǎn)生用作導體的電極，像參照圖16解釋的溝槽電極321那樣。
[0085]圖19圖解根據(jù)進一步的實施例的半導體布置的豎向橫截面視圖。圖20和21分別示出圖19所示的半導體布置在兩個不同截面平面1-1和J-J中的水平橫截面視圖。
[0086]參照圖19至21，半導體布置包括具有溝槽340的半導體本體100，溝槽340包括兩個窄溝槽區(qū)段341p3412以及在兩個窄溝槽區(qū)段341p3412之間的更寬溝槽區(qū)段342。在窄溝槽區(qū)段34]^、3412的每個中布置有第一電極361^361^,并且由第一電介質(zhì)層362^362；^將第一電極361^36]^與半導體本體100的材料介電絕緣。兩個第一電極361^36]^終止于更寬溝槽區(qū)域342的區(qū)域中，并且在溝槽340的縱向上分隔開。
[0087]第二電極321布置于窄溝槽區(qū)段341p3412中的第一電極361ρ3612之上，并且由還覆蓋更寬溝槽區(qū)段342的底部的電極間電介質(zhì)層363將第二電極321與第一電極361:、3612介電絕緣。在更寬溝槽區(qū)段342中，第二電極321布置在更寬溝槽區(qū)段的底部上的電極間電介質(zhì)層363的之上。
[0088]圖19至21所示的半導體布置包括三個電極，即，每個都在半導體本體100中的溝槽340中水平延伸的第一電極361ρ3612和第二電極362。第一電極361ρ3612是布置在半導體本體100的區(qū)段與第一電極321和電極間電介質(zhì)層363之間的掩埋電極。第二電極362在第一電極3611、3612的之上，并且可以鄰接于半導體本體的第一表面101。在垂直于溝槽340的縱向的方向上，半導體本體100的材料與第一和第二電極361ρ3612、362相鄰，并且與這些電極361ρ3612、362介電絕緣。
[0089]第一和第二電極361ρ3612、362可以包括常規(guī)導電材料，諸如，金屬或者高摻雜的多晶半導體材料，例如，多晶娃。
[0090]以圖中未不出的方式,各個第一和第二電極3611、3612、362可以用作半導體本體內(nèi)連接器，該半導體本體內(nèi)連接器電連接位于半導體本體中或者之上的不同位置處的器件結(jié)構(gòu)。這些器件結(jié)構(gòu)可以集成在半導體本體中，諸如作為半導體器件的一部分的摻雜半導體區(qū)域，或者可以位于半導體本體100的之上，諸如接觸電極或者布線連接。通過經(jīng)相對應的電介質(zhì)層361ρ3612、322提供接觸，集成在半導體本體100中的器件結(jié)構(gòu)可以連接到電極361ρ3612、362中的一個。位于半導體本體100的第一表面101的之上的器件結(jié)構(gòu)能夠連接到第一表面101的區(qū)域中的第一電極321，或者可以經(jīng)通過第一電極321延伸(但是在縱向方向上不電中斷第一電極321)的通路(未示出)連接到第一電極361ρ3612中的一個，或者可以經(jīng)在半導體本體100中從與第二電極321相鄰的第一表面101向下延伸到第一和第二電極361ρ3612中的一個并且通過相對應的電介質(zhì)層362ρ3622中的接觸來與第一和第二電極361p3622中的一個接觸的通路連接到第一電極361ρ3612中的一個。
[0091]用于產(chǎn)生圖19至21所示半導體布置的處理步驟可以對應于參照在此于之前參照的圖18Α至181解釋的處理步驟。該處理以形成溝槽340開始，溝槽340具有兩個更窄溝槽區(qū)段341ρ3412和更寬溝槽區(qū)段342，并且與在更窄溝槽區(qū)段341p3412中相比，溝槽340在更寬溝槽區(qū)段342中更深地延伸到半導體本體100中。用于產(chǎn)生圖19至21所示的第一電介質(zhì)層362^36?的進一步的處理步驟對應于用于產(chǎn)生前面解釋的第一電介質(zhì)層62的處理步驟，用于產(chǎn)生圖19至21所示的第一電極61ρ612的處理步驟對應于用于產(chǎn)生前面解釋的第一電極(場電極)61的處理步驟，用于產(chǎn)生電極間電介質(zhì)層363的處理步驟對應于用于產(chǎn)生前面解釋的電極間電介質(zhì)層63的處理步驟，用于產(chǎn)生第二電介質(zhì)層322的處理步驟對應于用于產(chǎn)生前面解釋的柵極電介質(zhì)22的處理步驟，并且用于產(chǎn)生第二電極層321的處理步驟對應于用于產(chǎn)生前面解釋的柵極電極21的處理步驟。在該方法中，在公共處理步驟中產(chǎn)生第一電介質(zhì)層362ρ3622，并且在公共處理步驟中產(chǎn)生第一電極361ρ3612
在用于產(chǎn)生圖19至21所示的半導體布置的處理中，電極間電介質(zhì)363保留在更寬溝槽區(qū)段342的底部上，并且在第一電極361ρ3612之上的更窄溝槽區(qū)段341p3412的側(cè)壁上以及在更寬溝槽區(qū)段342的側(cè)壁上產(chǎn)生第二電介質(zhì)層322。類似于如圖18H所示的電介質(zhì)層64，在更寬溝槽區(qū)段342的側(cè)壁上產(chǎn)生更厚的電介質(zhì)層是可選的，并非絕對必需。
[0092]根據(jù)一個實施例(在圖19用虛線圖解)，第二電極321暴露在半導體本體100的第二表面102的區(qū)域中。在這種情況下，能夠在產(chǎn)生第二電極321之前，從更寬溝槽區(qū)段342的底部去除電極間電介質(zhì)層363，或者可以在暴露出第二電極321的蝕刻處理或者拋光處理中產(chǎn)生電極間電介質(zhì)層363。
[0093]盡管已經(jīng)公開了本發(fā)明的各種示例實施例，但是對于本領(lǐng)域技術(shù)人員而言顯而易見的是，可以在不脫離本發(fā)明的精神和范圍的情況下，作出將達成本發(fā)明的一些優(yōu)點的各種改變或者修改。很明顯，對于本領(lǐng)域內(nèi)那些適當?shù)募夹g(shù)人員而言，可以適合地代替執(zhí)行相同功能的其它部件。應當指出的是，參照具體的圖解釋的特征可以與其它圖的特征組合，即使在這樣的組合并未被明確地指出的那些情況下也一樣。進一步地，本發(fā)明的方法或者可以以使用適當處理器指令的所有軟件實現(xiàn)來達成，或者可以以利用硬件邏輯和軟件邏輯的組合以達成相同結(jié)果的混合實現(xiàn)來達成。意圖由隨附的權(quán)利要求覆蓋這樣的對于發(fā)明概念的修改。
[0094]為了方便用以解釋一個元件相對于第二元件的位置的描述，使用諸如“下面”、“以下”、“下部”、“上方”和“上部”等的空間上相對的術(shù)語。除了與圖中描繪的那些定向不同的定向以外，這些術(shù)語意圖涵蓋器件的不同定向。進一步地，還使用諸如“第一”和“第二”等的術(shù)語描述各種元件、區(qū)域、區(qū)段等，并且也不意圖進行限制。貫穿于描述，同樣的術(shù)語指同樣的元件。
[0095]如在此使用的那樣，術(shù)語“具有”、“包含”、“包括”和“含有”等是指示存在所陳述的元件或者特征、但是不排除附加的元件或者特征的開放式術(shù)語。除非上下文另外地清楚指示，否則用語“一個”和“多個”意圖包括多個和單個。
[0096]應理解除非另外地具體標明，否則在此描述的各種實施例的特征可以彼此組合。
[0097]盡管已經(jīng)在此圖解并且描述了具體實施例，但是本領(lǐng)域內(nèi)的那些普通技術(shù)人員將領(lǐng)會，可以在不脫離本發(fā)明的范圍的情況下由多種替換和/或等同的實現(xiàn)來代替所示出并描述的具體實施例。本申請意圖覆蓋在此討論的具體實施例的任意適配或改變。因此，意圖僅由權(quán)利要求及其等同物來限制本發(fā)明。
【權(quán)利要求】
1.一種用于產(chǎn)生半導體器件的方法，所述方法包括: 形成從半導體本體的第一表面延伸到所述半導體本體中的溝槽，以使得所述溝槽具有第一溝槽區(qū)段和鄰接所述第一溝槽區(qū)段的至少一個第二溝槽區(qū)段，并且其中與在第二溝槽區(qū)段中相比所述溝槽在所述第一溝槽區(qū)段中更寬； 在所述至少一個第二溝槽區(qū)段中形成第一電極，由第一電介質(zhì)層將所述第一電極與所述半導體本體的半導體區(qū)域介電絕緣； 在所述至少一個第二溝槽區(qū)段中形成在所述第一電極上的電極間電介質(zhì)層；以及 在所述電極間電介質(zhì)層上的所述至少一個第二溝槽區(qū)段中以及在所述第一溝槽區(qū)段中形成第二電極，以使得由第二電介質(zhì)層將至少在所述第一溝槽區(qū)段中的所述第二電極與所述半導體本體的半導體區(qū)域介電絕緣。
2.根據(jù)權(quán)利要求1所述的方法，其中形成所述溝槽以使得與在更窄溝槽區(qū)段中相比，所述溝槽在更寬溝槽區(qū)段中更深地延伸到所述半導體本體中。
3.根據(jù)權(quán)利要求1所述的方法，進一步包括: 在所述第一溝槽區(qū)段中形成所述第二電極，以使得由在所述第一溝槽區(qū)段的側(cè)壁上的第三電介質(zhì)層將所述第二電極與所述半導體本體的半導體區(qū)域介電絕緣。
4.根據(jù)權(quán)利要求1所述的方法，進一步包括: 在所述第一溝槽區(qū)段的底部上形成電極間電介質(zhì)。
5.根據(jù)權(quán)利要求1所述的方法，其中形成所述溝槽以使得所述溝槽的寬度從在所述至少一個第二溝槽區(qū)段中的第一寬度逐漸增大到在所述第一溝槽區(qū)段中的第二寬度，其中所述第二寬度大于所述第一寬度。
6.根據(jù)權(quán)利要求1所述的方法，進一步包括: 將布置在所述第一溝槽區(qū)段中的所述第二電極的區(qū)段暴露在與所述半導體本體的所述第一表面相對的第二表面上。
7.根據(jù)權(quán)利要求1所述的方法，其中形成所述溝槽包括形成在相對的側(cè)上鄰接所述第一溝槽區(qū)段的兩個第二溝槽區(qū)段。
8.根據(jù)權(quán)利要求1所述的方法，其中在所述至少一個第二溝槽區(qū)段中形成所述第一電極包括: 在所述至少一個第二溝槽區(qū)段的底部上以及在所述至少一個第二溝槽區(qū)段的至少下部部分中的側(cè)壁上形成所述第一電介質(zhì)層； 在所述第一溝槽區(qū)段和所述至少一個第二溝槽區(qū)段中形成第一電極層，以使得所述第一電極層在所述第一溝槽區(qū)段中留出殘余溝槽并且在所述至少一個第二溝槽區(qū)段中完全填充所述溝槽； 去除所述第一溝槽區(qū)段中的所述第一電極層；以及 部分地去除在所述至少一個第二溝槽區(qū)段中的所述第一電極層以使得所述第一電極層保留在所述至少一個第二溝槽區(qū)段的下部部分中。
9.根據(jù)權(quán)利要求1所述的方法，進一步包括: 在所述第一溝槽區(qū)段的底部上形成所述電極間電介質(zhì)層。
10.根據(jù)權(quán)利要求1所述的方法，進一步包括: 在形成所述電極間電介質(zhì)層之后，在所述第一溝槽區(qū)段的側(cè)壁上形成第三電介質(zhì)層。
11.根據(jù)權(quán)利要求10所述的方法，其中在形成所述第二電介質(zhì)層時，同時地形成所述第三電介質(zhì)層的至少一部分。
12.根據(jù)權(quán)利要求1所述的方法，進一步包括: 在所述半導體本體中形成與所述至少一個第二溝槽區(qū)段中的所述第二電介質(zhì)層相鄰的本體區(qū)域； 形成在所述本體區(qū)域中并且與所述第二電介質(zhì)層相鄰的源極區(qū)域。
13.根據(jù)權(quán)利要求1所述的方法，進一步包括: 將第一器件結(jié)構(gòu)電連接到在所述第一電極的第一位置處的所述第一電極，并且將第二器件結(jié)構(gòu)電連接到在所述第一電極的與所述第一位置分開的第二位置處的所述第一電極； 將第三器件結(jié)構(gòu)電連接到在所述第一電極的所述第一位置處的所述第二電極，并且將第四器件結(jié)構(gòu)電連接到在所述第二電極的與所述第一位置分開的第二位置處的所述第一電極。
14.根據(jù)權(quán)利要求13所述的方法，其中所述第一器件結(jié)構(gòu)、所述第二器件結(jié)構(gòu)、所述第三器件結(jié)構(gòu)和所述第四器件結(jié)構(gòu)中的至少一個是從如下中的一個選擇的: 摻雜的半導體區(qū)域； 導電接觸；以及 連接線。
【文檔編號】H01L29/417GK104078342SQ201410112989
【公開日】2014年10月1日 申請日期:2014年3月25日 優(yōu)先權(quán)日:2013年3月25日
【發(fā)明者】A.邁澤, T.施勒澤, M.聰?shù)聽? 申請人:英飛凌科技股份有限公司