半導體裝置的檢查方法
【專利摘要】本發(fā)明的目的在于提供一種半導體裝置的檢查方法,其具有將終端構(gòu)造中的絕緣膜和/或半絕緣膜的電荷去除的電荷去除工序。本發(fā)明涉及的半導體裝置的檢查方法具有:第1檢查工序,在該工序中,對在襯底(14)上形成有單元構(gòu)造(10)和終端構(gòu)造(12)的半導體裝置的耐壓進行檢查,該單元構(gòu)造(10)用于流過主電流,該終端構(gòu)造(12)包圍該單元構(gòu)造;電荷去除工序,在該第1檢查工序之后,在該電荷去除工序中,將該終端構(gòu)造的在該襯底上方由絕緣膜(36)和/或半絕緣膜(38)形成的表面層(39)的電荷去除;以及第2檢查工序,在該電荷去除工序之后,在該第2檢查工序中,對該半導體裝置的耐壓進行檢查。
【專利說明】半導體裝置的檢查方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及在例如大電流通斷(switching)中使用的半導體裝置的檢查方法。
【背景技術(shù)】
[0002]在專利文獻I中公開了一種在終端構(gòu)造中形成有多個FLR(Field Limiting Ring)的半導體裝置。多個FLR是為了抑制半導體裝置的耐壓下降而設(shè)置的。在形成有多個FLR的襯底的主表面上形成有由LOCOS (Local Oxidat1n of Silicon)形成的場絕緣膜。
[0003]專利文獻1:日本特開2001-313367號公報
[0004]如果終端構(gòu)造中的絕緣膜由于極化等而帶電,則存在在半導體裝置的耐壓檢查中漏電流增加、或者檢查時的耐壓變得不穩(wěn)定的問題。終端構(gòu)造中的半絕緣膜帶電也存在同樣的問題。因此,需要將終端構(gòu)造中的絕緣膜和/或半絕緣膜的電荷去除。
【發(fā)明內(nèi)容】
[0005]本發(fā)明就是為了解決上述課題而提出的,其目的在于提供一種具有電荷去除工序的半導體裝置的檢查方法,在該電荷去除工序中,將終端構(gòu)造中的絕緣膜和/或半絕緣膜的電荷去除。
[0006]本發(fā)明涉及的半導體裝置的檢查方法的特征在于,具有:第I檢查工序,在該工序中,對在襯底上形成有單元構(gòu)造和終端構(gòu)造的半導體裝置的耐壓進行檢查,該單元構(gòu)造用于流過主電流,該終端構(gòu)造包圍該單元構(gòu)造;電荷去除工序,在該第I檢查工序之后,在該電荷去除工序中,將該終端構(gòu)造的在該襯底的上方由絕緣膜和/或半絕緣膜形成的表面層的電荷去除;以及第2檢查工序,在該電荷去除工序之后,在該第2檢查工序中,對該半導體裝置的耐壓進行檢查。
[0007]本發(fā)明涉及的其他半導體裝置的檢查方法的特征在于,具有:電荷去除工序,在該工序中,將在襯底上形成有單元構(gòu)造和終端構(gòu)造的半導體裝置的表面層的電荷去除,該單元構(gòu)造用于流過主電流,該終端構(gòu)造形成為包圍該單元構(gòu)造,并在該終端構(gòu)造的表面具有由絕緣膜和/或半絕緣膜形成的該表面層;以及檢查工序,在該電荷去除工序之后,在該檢查工序中,對該半導體裝置的耐壓進行檢查。
[0008]本發(fā)明涉及的其他半導體裝置的檢查方法的特征在于,具有:封裝材料去除工序,在該工序中,將在襯底上形成有單元構(gòu)造、終端構(gòu)造、及封裝材料的半導體裝置的該封裝材料去除,使該終端構(gòu)造所具有的在表面上由絕緣膜和/或半絕緣膜形成的表面層露出,其中,該單元構(gòu)造用于流過主電流,該終端構(gòu)造包圍該單元構(gòu)造,該封裝材料形成在該表面層的上方;以及電荷去除工序,在該封裝材料去除工序之后,在該電荷去除工序中,將該表面層的電荷去除。
[0009]發(fā)明的效果
[0010]根據(jù)本發(fā)明,能夠?qū)⒔K端構(gòu)造中的絕緣膜和/或半絕緣膜的電荷去除。
【專利附圖】
【附圖說明】
[0011]圖1是芯片狀態(tài)的半導體裝置的剖面圖。
[0012]圖2是說明第I檢查工序的剖面圖。
[0013]圖3是說明電荷去除工序的剖面圖。
[0014]圖4是示出待機時間和漏電流的關(guān)系的曲線圖。
[0015]圖5是檢查實施前的半導體裝置的剖面圖。
[0016]圖6是示出實施方式2涉及的電荷去除工序的剖面圖。
[0017]圖7是表示接地裝置的變形例的剖面圖。
[0018]圖8是表示接地裝置的其他變形例的剖面圖。
[0019]圖9是檢查實施前的半導體裝置的剖面圖。
[0020]圖10是表示實施方式3涉及的電荷去除工序的剖面圖。
[0021]圖11是表示本發(fā)明的實施方式3涉及的半導體裝置的檢查方法的變形例的剖面圖。
[0022]標號的說明
[0023]10:單元構(gòu)造;12:終端構(gòu)造;14:襯底;16:陽極;18:表面電極;20:陰極;30:講區(qū)域;32:FLR構(gòu)造;34:溝道截斷部;36:絕緣膜;38:半絕緣膜;39:表面層;40:外周電極;50:電阻裝置;50a:第I導電體;50b:第2導電體;60、70、80:導電體;62、72、82:接地裝置;100:封裝材料;110:第I導電體;112:第2導電體;114:電壓施加裝置。
【具體實施方式】
[0024]參照附圖,對本發(fā)明的實施方式涉及的半導體裝置的檢查方法進行說明。存在對相同或?qū)慕Y(jié)構(gòu)要素標注相同的標號,省略重復說明的情況。
[0025]實施方式1.
[0026]圖1是芯片狀態(tài)的半導體裝置的剖面圖。該半導體裝置在芯片的中央部分具有流過主電流的單元構(gòu)造10。并且,以包圍單元構(gòu)造10的方式形成有終端構(gòu)造12。單元構(gòu)造10和終端構(gòu)造12形成在襯底14上。
[0027]對單元構(gòu)造10進行說明。在單元構(gòu)造10中的襯底14的表面?zhèn)刃纬捎嘘枠O16。在陽極16的上方形成有表面電極18。在襯底14的背面形成有陰極20。
[0028]對終端構(gòu)造12進行說明。在終端構(gòu)造12中的襯底14的表面?zhèn)刃纬捎汹鍏^(qū)域30、FLR構(gòu)造32、以及溝道截斷部34。阱區(qū)域30與陽極16接觸。FLR構(gòu)造32中形成有多個FLR (Field Limiting Ring)。所謂的FLR構(gòu)造32,是通過形成浮動的擴散層而實現(xiàn)半導體裝置內(nèi)的電場緩和的構(gòu)造。溝道截斷部34形成在襯底14的表面?zhèn)龋挥诮K端構(gòu)造12中與單元構(gòu)造10相反的部分上。
[0029]在終端構(gòu)造12的襯底14的上方,以與阱區(qū)域30及FLR構(gòu)造32接觸的方式形成有絕緣膜36。絕緣膜36由S12形成。在絕緣膜36的上方形成有半絕緣膜38。有時將絕緣膜36和半絕緣膜38 —起稱為表面層39。表面層39以與多個FLR接觸的方式形成在多個FLR的上方。在溝道截斷部34的上方形成有外周電極40。外周電極40與表面層39接觸。
[0030]對上述半導體裝置的檢查方法進行說明。首先,實施對半導體裝置的耐壓進行檢查的第I檢查工序。圖2是說明第I檢查工序的剖面圖。在第I檢查工序中,向陽極16施加負電壓,向陰極20施加正電壓。由此,陽極16的電位變得比陰極20的電位低。并且,表面電極18側(cè)的表面層39極化為正。另外,外周電極40側(cè)的表面層39極化為負。
[0031]在第I檢查工序之后,實施將表面層39的電荷去除的電荷去除工序。圖3是說明電荷去除工序的剖面圖。在電荷去除工序中采用電阻裝置50。在電阻裝置50的一端形成有第I導電體50a。在電阻裝置50的另一端形成有第2導電體50b。第I導電體50a和第2導電體50b例如具有針狀的形狀。
[0032]在電荷去除工序中,將第I導電體50a抵接在表面電極18上,將第2導電體50b抵接在外周電極40上。由于表面電極18與表面層39的位于單元構(gòu)造10側(cè)的部分接觸,外周電極40與表面層39的位于溝道截斷部34側(cè)的部分接觸,因此,能夠利用電阻裝置50將表面層39的電荷從表面層39的兩端引出。在圖3中,以箭頭示出電荷的移動方向。這樣,去除表面層39的電荷。在電荷去除工序之后,實施對半導體裝置的耐壓進行檢查的第2檢查工序。
[0033]此外,如果在第I檢查工序?qū)嵤┲螅诒砻鎸?9保持帶電的狀態(tài)下實施第2檢查工序,則由表面層39的電荷而產(chǎn)生漏電流??梢韵氲皆诘贗檢查工序之后,經(jīng)過一定的延遲時間(待機時間)后再實施第2檢查工序,以抑制該漏電流。圖4是示出實施對半導體裝置施加3000V的第I檢查工序后的待機時間、和在第2檢查工序中檢測出的漏電流的關(guān)系的曲線圖。直至第2檢查工序中的漏電流下降至例如小于或等于0.5 μ A為止,需要至少1.4秒左右的待機時間。因而存在檢查時間變長的問題。
[0034]因此,在本發(fā)明的實施方式I涉及的半導體裝置的檢查方法中,通過在第I檢查工序?qū)嵤┖蟮碾姾扇コば蚨鴮⒈砻鎸?9的電荷去除。因而,由于無需設(shè)置待機時間而能夠縮短檢查時間。
[0035]在電荷去除工序中,也可以利用除了電阻裝置50以外的手段將表面層39的電荷去除。半導體裝置只要具有終端構(gòu)造即可,并不特別限定,除了二極管以外,也可以是例如IGBT或M0SFET。表面層39由絕緣膜36和半絕緣膜38形成,但也可以由絕緣膜36、半絕緣膜38中的某一方而形成。檢查對象并不限定于芯片狀態(tài)的半導體裝置,也可以是晶圓狀態(tài)的半導體裝置。不限定于FLR構(gòu)造32,也可以在終端構(gòu)造12中的襯底14的表面?zhèn)刃纬蒖ESURF構(gòu)造或VLD (Variat1n of lateral Doping)構(gòu)造。此外,上述變形也能夠應用于以下實施方式涉及的半導體裝置的檢查方法。
[0036]實施方式2.
[0037]圖5是檢查實施前的半導體裝置的剖面圖。由于處理過程中的離子進入等外界影響而在表面層39產(chǎn)生電荷。在本發(fā)明的實施方式2涉及的半導體裝置的檢查方法中,首先,實施電荷去除工序而將表面層39的電荷去除。
[0038]圖6是表示實施方式2涉及的電荷去除工序的剖面圖。在電荷去除工序中采用接地裝置62,該接地裝置62在一端具有導電體60,另一端接地。導電體60具有針狀的形狀。將導電體60抵接在表面層39上,將表面層39的電荷去除。在電荷去除工序之后,實施對半導體裝置的耐壓進行檢查的檢查工序。由此,能夠進行穩(wěn)定的耐壓測定。
[0039]此外,在由于來自外界的影響而使表面層39帶電的情況下,也可以想到使半導體裝置受熱而進行放電。然而,存在通過進行加熱而對半導體裝置造成熱損傷,或者直至半導體裝置恢復為常溫為止需要時間的問題。在本發(fā)明的實施方式2中,由于采用接地裝置62而去除表面層39的電荷,因此不會對半導體裝置造成熱損傷,并且能夠縮短檢查時間。
[0040]圖7是表示接地裝置的變形例的剖面圖。在接地裝置72的一端形成的導電體70具有板狀的形狀。導電體70為板狀導電板。在電荷去除工序中,使導電體70與表面層39面接觸而將表面層39的電荷去除。通過使導電體70和表面層39面接觸,從而與圖6的接地裝置62相比,能夠提高放電效率。
[0041]圖8是表示接地裝置的其他變形例的剖面圖。在接地裝置82的一端形成的導電體80是例如金屬箔等導電帶(ribbon)。在電荷去除工序中,使導電體80與表面層39面接觸而將表面層39的電荷去除。通過按照上述方式使導電體80和表面層39面接觸,從而與圖6的接地裝置62相比,能夠提高放電效率,并且,與圖7的接地裝置72相比,能夠減小對表面層39造成的損傷。
[0042]實施方式3.
[0043]圖9是檢查實施前的半導體裝置的剖面圖。半導體裝置由封裝材料100封裝。在表面層39的上方形成有封裝材料100。封裝材料100為例如凝膠封裝材料,沒有特別限定。
[0044]有時由于封裝材料100而使表面層39上部的半絕緣膜38極化為負,使表面層39下部的絕緣膜36極化為正。該極化使半導體裝置的可靠性評價中的耐壓性惡化。該極化在變更封裝材料而采用新的封裝材料的半導體裝置中常見。
[0045]對表面層39極化后的半導體裝置進行故障解析。首先,去除封裝材料100,使表面層39露出。將該工序稱為封裝材料去除工序。在封裝材料去除工序之后,去除表面層39的電荷。將該工序稱為電荷去除工序。圖10是表電荷去除工序的首I]面圖。在電荷去除工序中,采用電壓施加裝置114將表面層39的電荷去除,該電壓施加裝置114在一端具有第I導電體110,在另一端具有第2導電體112。
[0046]具體而言,將第I導電體110抵接在表面層39上,將第2導電體112抵接在半導體裝置的背面,使第I導電體110和第2導電體112產(chǎn)生電位差,以消除表面層39的電荷。在此,使第I導電體110的電位高于第2導電體112的電位。這樣,能夠使因表面層39的極化而引起的惡化恢復。
[0047]圖11是表示本發(fā)明的實施方式3涉及的半導體裝置的檢查方法的變形例的剖面圖。在由于封裝材料而使半絕緣膜38極化為負、使絕緣膜36極化為正時,將第I導電體110抵接在半導體裝置的背面,將第2導電體112抵接至表面層39,使第I導電體110的電位高于第2導電體112的電位。
【權(quán)利要求】
1.一種半導體裝置的檢查方法,其特征在于,具有: 第I檢查工序,在該工序中,對在襯底上形成有單元構(gòu)造和終端構(gòu)造的半導體裝置的耐壓進行檢查,該單元構(gòu)造用于流過主電流,該終端構(gòu)造包圍所述單元構(gòu)造; 電荷去除工序,在所述第I檢查工序之后,在該電荷去除工序中,將所述終端構(gòu)造的在所述襯底的上方由絕緣膜和/或半絕緣膜形成的表面層的電荷去除;以及 第2檢查工序,在所述電荷去除工序之后,在該第2檢查工序中,對所述半導體裝置的耐壓進行檢查。
2.根據(jù)權(quán)利要求1所述的半導體裝置的檢查方法,其特征在于, 在所述終端構(gòu)造中,在所述襯底的表面?zhèn)戎械呐c所述單元構(gòu)造相反的部分,形成溝道截斷部, 在所述單元構(gòu)造中,以與所述表面層的位于所述單元構(gòu)造側(cè)的部分接觸的方式形成表面電極, 在所述終端構(gòu)造中,以與所述溝道截斷部、和所述表面層的位于所述溝道截斷部側(cè)的部分接觸的方式形成外周電極, 在所述電荷去除工序中,將在電阻裝置的一端形成的第I導電體抵接在所述表面電極上,將在所述電阻裝置的另一端形成的第2導電體抵接在所述外周電極上。
3.一種半導體裝置的檢查方法,其特征在于,具有: 電荷去除工序,在該工序中,將在襯底上形成有單元構(gòu)造和終端構(gòu)造的半導體裝置的表面層的電荷去除,所述單元構(gòu)造用于流過主電流,所述終端構(gòu)造形成為包圍所述單元構(gòu)造,并在所述終端構(gòu)造的表面具有由絕緣膜和/或半絕緣膜形成的所述表面層;以及 檢查工序,在所述電荷去除工序之后,在該檢查工序中,對所述半導體裝置的耐壓進行檢查。
4.根據(jù)權(quán)利要求3所述的半導體裝置的檢查方法,其特征在于, 在所述電荷去除工序中,將在接地裝置的一端形成的導電體抵接在所述表面層上,將所述接地裝置的另一端接地。
5.根據(jù)權(quán)利要求4所述的半導體裝置的檢查方法,其特征在于, 所述導電體具有針狀的形狀。
6.根據(jù)權(quán)利要求4所述的半導體裝置的檢查方法,其特征在于, 所述導電體具有板狀的形狀。
7.根據(jù)權(quán)利要求4所述的半導體裝置的檢查方法,其特征在于, 所述導電體為導電帶。
8.一種半導體裝置的檢查方法,其特征在于,具有: 封裝材料去除工序,在該工序中,將在襯底上形成有單元構(gòu)造、終端構(gòu)造、及封裝材料的半導體裝置的所述封裝材料去除,使所述終端構(gòu)造所具有的在表面上由絕緣膜和/或半絕緣膜形成的表面層露出,其中,所述單元構(gòu)造用于流過主電流,所述終端構(gòu)造包圍所述單元構(gòu)造,所述封裝材料形成在所述表面層的上方;以及 電荷去除工序,在所述封裝材料去除工序之后,在該電荷去除工序中,將所述表面層的電荷去除。
9.根據(jù)權(quán)利要求8所述的半導體裝置的檢查方法,其特征在于, 在所述電荷去除工序中,將在電壓施加裝置的一端形成的第I導電體抵接在所述表面層上,將在所述電壓施加裝置的另一端形成的第2導電體抵接在所述半導體裝置的背面,使所述第I導電體和所述第2導電體產(chǎn)生電位差,以消除所述表面層的電荷。
10.根據(jù)權(quán)利要求1至9中任一項所述的半導體裝置的檢查方法,其特征在于, 在所述終端構(gòu)造中,在所述襯底的表面?zhèn)刃纬捎蠪LR構(gòu)造、RESURF構(gòu)造或VLD構(gòu)造。
11.根據(jù)權(quán)利要求1至9中任一項所述的半導體裝置的檢查方法,其特征在于, 在所述終端構(gòu)造中,在所述襯底的表面?zhèn)刃纬捎卸鄠€FLR, 所述表面層以與所述多個FLR接觸的方式形成在所述多個FLR的上方。
12.根據(jù)權(quán)利要求1至9中任一項所述的半導體裝置的檢查方法,其特征在于, 所述半導體裝置為二極管、IGBT或者MOSFET。
【文檔編號】H01L21/02GK104241155SQ201410253353
【公開日】2014年12月24日 申請日期:2014年6月9日 優(yōu)先權(quán)日:2013年6月7日
【發(fā)明者】大月詠子, 吉浦康博, 貞松康史 申請人:三菱電機株式會社