一種基于溝槽介質(zhì)隔離的雙極集成電路芯片及其生產(chǎn)工藝的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)一種基于溝槽介質(zhì)隔離的雙極集成電路芯片及其生產(chǎn)工藝，屬于集成電路設(shè)計(jì)/制造領(lǐng)域，所述生產(chǎn)工藝依次包括N+埋層形成、下隔離區(qū)形成、外延層形成、磷橋區(qū)形成、上隔離區(qū)形成和溝槽形成等步驟，采用上述生產(chǎn)工藝制得的基于溝槽介質(zhì)隔離的雙極集成電路芯片，通過(guò)在上隔離區(qū)的內(nèi)外兩側(cè)，以及基區(qū)的外側(cè)設(shè)置環(huán)形溝槽，最大限度降低設(shè)計(jì)尺寸，同時(shí)提高BVCBO的最大耐壓，實(shí)現(xiàn)在最小的間距內(nèi)電極之間的電性能最大化。
【專(zhuān)利說(shuō)明】-種基于溝槽介質(zhì)隔離的雙極集成電路芯片及其生產(chǎn)工藝

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種基于溝槽介質(zhì)隔離的雙極集成電路芯片及其生產(chǎn)工藝，屬于集成 電路設(shè)計(jì)/制造領(lǐng)域。

【背景技術(shù)】
[0002] 目前常規(guī)雙極1C產(chǎn)品大部分采用了上下PN結(jié)對(duì)通隔離工藝進(jìn)行島與島的相互隔 離，雖然降低了上隔離的橫向擴(kuò)散尺寸，但在高壓產(chǎn)品中，如圖1為常規(guī)雙極1C產(chǎn)品的斷面 圖所示，由于外延層厚度較厚，實(shí)際上上隔離與磷橋橫向距離A仍然較寬，而島內(nèi)磷橋到上 隔離（距離a)，磷橋到基區(qū)（距離b)，基區(qū)到上隔離（距離c)之間仍然依靠橫向尺寸實(shí)現(xiàn) 相互電隔離。外延越厚，其橫向擴(kuò)散的尺寸也隨之增加，嚴(yán)重增加了產(chǎn)品設(shè)計(jì)尺寸，不利于 降低加工成本。
[0003] 此外，由于上隔離，磷橋，基區(qū)在高溫?cái)U(kuò)散后，橫向擴(kuò)散距離是縱向結(jié)深的80%左 右，所以版圖設(shè)計(jì)上尺寸A/B/C在擴(kuò)散后變成實(shí)際間距a/b/c，從圖1上可以明顯發(fā)現(xiàn)，縱 向結(jié)越深，實(shí)際上橫向間距尺寸會(huì)變得越小，由于最終器件內(nèi)部電極之間，如BVCS/BVCB0/ BVBS完全依靠橫向間距a/b/c尺寸大小決定，因此外延厚度越厚，電壓越高產(chǎn)品，電極之間 必須有足夠的安全距離才能保證滿(mǎn)足產(chǎn)品電性能要求，但這樣一來(lái)，版圖面積會(huì)越來(lái)越大， 單個(gè)管芯的成本也會(huì)越來(lái)越高，競(jìng)爭(zhēng)力會(huì)下降！ 如何采用新的工藝來(lái)降低電極之間距離的要求，但又不影響B(tài)VCS/BVCBO/BVBS的大 小，本發(fā)明人對(duì)此進(jìn)行研究，專(zhuān)門(mén)開(kāi)發(fā)出一種基于溝槽介質(zhì)隔離的雙極集成電路芯片及其 生產(chǎn)工藝，本案由此產(chǎn)生。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的之一是提供一種基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝， 基區(qū)氧化前，在上隔離區(qū)的內(nèi)外兩側(cè)，以及基區(qū)的外側(cè)設(shè)置環(huán)形溝槽，最大限度降低設(shè)計(jì)尺 寸，同時(shí)提高BVCB0的最大耐壓，使生產(chǎn)出來(lái)的雙極集成電路芯片實(shí)現(xiàn)在最小的間距內(nèi)電 極之間的電性能最大化。
[0005] 為了實(shí)現(xiàn)上述目的，本發(fā)明的解決方案是： 一種基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝，包括如下步驟： 1) N+埋層形成：在硅襯底上進(jìn)行銻源涂布，光刻N(yùn)+埋層圖，并進(jìn)行N+埋層高溫?cái)U(kuò)散， 最后去除所有硅表面氧化層； 2) 下隔離區(qū)形成：在硅襯底上形成下隔離光刻圖形，在下隔離區(qū)注入P型雜質(zhì)，注入后 去月父； 3) 外延層形成：在形成下隔離區(qū)的硅襯底上表面生長(zhǎng)外延層，所述外延層的厚度大于 8um，外延厚度與電阻率視產(chǎn)品要求而定； 4) 磷橋區(qū)形成：將步驟3)形成的外延層上表面進(jìn)行氧化，形成磷橋區(qū)N+C光刻圖形， 磷橋區(qū)N+C窗口腐蝕，淀積重?fù)诫sPSG源，磷橋區(qū)N+C預(yù)擴(kuò)與再擴(kuò)并窗口氧化層生長(zhǎng)，磷橋 采用擴(kuò)散深結(jié)工藝； 5) 上隔離區(qū)形成：在外延層上形成上隔離區(qū)光刻圖形，腐蝕上隔離區(qū)窗口，摻硼源涂 布，上隔離區(qū)預(yù)擴(kuò)與再擴(kuò)并窗口氧化層生長(zhǎng)，最后將外延層表面所有氧化層全部腐蝕干凈， 隔離是采用上下對(duì)通深結(jié)工藝； 6) 溝槽形成：1000埃氧化層生長(zhǎng)(作刻硅硬掩膜用），在外延層形成基區(qū)溝槽和上隔離 區(qū)溝槽光刻圖形，硬掩膜氧化層刻盡；采用SF6/02進(jìn)行硅溝槽刻蝕，溝槽犧牲氧化，然后將 溝槽內(nèi)氧化層去除干凈；接著5000埃溝槽氧化層生長(zhǎng)，第一次溝槽多晶硅淀積，第一次多 晶硅回刻，再進(jìn)行多晶硅氧化，硅表面所有氧化層去除，薄氧生長(zhǎng)，第二次多晶硅淀積，第二 次多晶硅回刻，最終在基區(qū)外側(cè)形成一個(gè)由氧化層/多晶硅/氧化層填充結(jié)構(gòu)的基區(qū)溝槽， 在上隔離區(qū)內(nèi)外兩側(cè)均形成一個(gè)由氧化層/多晶硅/氧化層填充結(jié)構(gòu)的上隔離區(qū)溝槽； 7) 最后，基區(qū)1000埃氧化層生長(zhǎng)，在雙極集成電路芯片上分別形成基區(qū)、發(fā)射極、基 極、集電極和接地孔等。
[0006] 作為優(yōu)選，上述步驟6)所述的溝槽槽深2-4微米，槽寬1.8-2. 5微米。
[0007] 作為優(yōu)選，上述步驟1)所述的硅襯底厚度為400-600微米。
[0008] 作為優(yōu)選，上述步驟3)所述的上述外延層的厚度為8-15微米。
[0009] 上述基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝與傳統(tǒng)的生產(chǎn)工藝相比，具 有以下幾個(gè)優(yōu)點(diǎn)： 1) 、由于雜質(zhì)分布最濃的區(qū)域都在硅表面上，而雜質(zhì)最濃的區(qū)域反而是擊穿點(diǎn)最薄弱 的區(qū)域，加上表面沾污作用，所以常規(guī)工藝生產(chǎn)的雙極集成電路芯片電極之間擊穿點(diǎn)一般 分布在表面區(qū)域，本發(fā)明所述的基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝通過(guò)在基 區(qū)外側(cè)設(shè)置溝槽，把擊穿點(diǎn)引入硅下(上隔離底部)，在防止上隔離區(qū)過(guò)度橫向擴(kuò)散的同時(shí)， 也防止磷橋與基區(qū)之間在表面提前擊穿，采用本發(fā)明生產(chǎn)工藝的雙極集成電路芯片，以轉(zhuǎn) 入上隔離底部本征擊穿為主，提高了擊穿耐壓BVCBO、BVCS和BVBS，防止提前擊穿，減少了 對(duì)雙極集成電路芯片設(shè)計(jì)尺寸的依賴(lài)，從而使島面積縮小，有利于縮版工作的開(kāi)展，從而使 單個(gè)管芯的面積縮小409Γ50%，降低單個(gè)管芯的制造成本，提高產(chǎn)品競(jìng)爭(zhēng)力； 2) 、采用常規(guī)工藝生產(chǎn)的雙極集成電路芯片由于電場(chǎng)曲率效應(yīng)導(dǎo)致耐壓實(shí)際上達(dá)不到 設(shè)計(jì)要求，但采用本發(fā)明所述的生產(chǎn)工藝，改變了雙極集成電路芯片電場(chǎng)的分布，大大提高 了電極之間的耐壓（即PN結(jié)擊穿特性得到提高)，BVCB0會(huì)最大程度接近本征耐壓值，從而 降低了對(duì)外延層厚度與電阻率的苛刻要求，有利于設(shè)計(jì)出高壓大電流低飽和壓降產(chǎn)品； 3) 、整個(gè)生產(chǎn)工藝不需要沒(méi)有改變?cè)鹊碾娐吩O(shè)計(jì)原理，只需要增加一塊光刻版就可， 流程簡(jiǎn)潔且成本低。
[0010] 本發(fā)明的目的之二是提供一種基于溝槽介質(zhì)隔離的雙極集成電路芯片，通過(guò)在 上隔離區(qū)的內(nèi)外兩側(cè)，以及基區(qū)的外側(cè)設(shè)置環(huán)形溝槽，最大限度降低設(shè)計(jì)尺寸，同時(shí)提高 BVCB0的最大耐壓，實(shí)現(xiàn)在最小的間距內(nèi)電極之間的電性能最大化。
[0011] 為了實(shí)現(xiàn)上述目的，本發(fā)明的解決方案是： 一種基于溝槽介質(zhì)隔離的雙極集成電路芯片，包括硅襯底，以及依次生長(zhǎng)在硅襯底上 的埋層、外延層和絕緣層，其中，所述外延層上設(shè)有基區(qū)、上隔離區(qū)、下隔離區(qū)和磷橋區(qū)，基 區(qū)的外側(cè)環(huán)繞設(shè)有基區(qū)溝槽，上隔離區(qū)的內(nèi)外兩側(cè)均環(huán)繞設(shè)有上隔離溝槽，上述基區(qū)溝槽 和上隔離溝槽為氧化層/多晶硅/氧化層填充結(jié)構(gòu)的溝槽，所述溝槽槽深2-4微米，槽寬 1.8-2. 5 微米。
[0012] 作為優(yōu)選，上述硅襯底厚度為400-600微米，上述外延層的厚度為8-15微米。 [0013] 上述基于溝槽介質(zhì)隔離的雙極集成電路芯片，在上隔離區(qū)的內(nèi)外兩側(cè)設(shè)有環(huán)形溝 槽，防止上隔離過(guò)度橫向擴(kuò)散，在基區(qū)的外側(cè)設(shè)有環(huán)形溝槽，把擊穿點(diǎn)引入硅下(上隔離區(qū) 底部)，防止磷橋區(qū)與基區(qū)之間在表面提前擊穿，提高擊穿耐壓BVCBO、BVCS和BVBS，同時(shí)， 減少了對(duì)雙極集成電路芯片設(shè)計(jì)尺寸的依賴(lài)，從而使島面積縮小，有利于縮版工作的開(kāi)展， 從而使單個(gè)管芯的面積縮小409Γ50%，降低單個(gè)管芯的制造成本，提高產(chǎn)品競(jìng)爭(zhēng)力。
[0014] 以下結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0015] 圖1為現(xiàn)有技術(shù)中常規(guī)雙極1C產(chǎn)品的斷面圖；其中，A表示磷橋到上隔離版圖距 離尺寸；B表示磷橋到基區(qū)版圖距離尺寸；C表示基區(qū)到上隔離版圖距離尺寸；a表示橫向 擴(kuò)散后實(shí)際距離尺寸；b表示橫向擴(kuò)散后實(shí)際距離尺寸；c表示橫向擴(kuò)散后實(shí)際距離尺寸； 圖2為本實(shí)施例的生產(chǎn)工藝步驟1)形成埋層的雙極集成電路芯片結(jié)構(gòu)示意圖； 圖3為本實(shí)施例的生產(chǎn)工藝步驟2)形成下隔離區(qū)的雙極集成電路芯片結(jié)構(gòu)示意圖； 圖4為本實(shí)施例的生產(chǎn)工藝步驟3)形成外延層的雙極集成電路芯片結(jié)構(gòu)示意圖； 圖5為本實(shí)施例的生產(chǎn)工藝步驟4)形成磷橋區(qū)的雙極集成電路芯片結(jié)構(gòu)示意圖； 圖6為本實(shí)施例的生產(chǎn)工藝步驟5)形成上隔離區(qū)的雙極集成電路芯片結(jié)構(gòu)示意圖； 圖7為本實(shí)施例的生產(chǎn)工藝步驟6)形成溝槽的雙極集成電路芯片結(jié)構(gòu)示意圖； 圖8為本實(shí)施例的生產(chǎn)工藝步驟7)最終形成的雙極集成電路芯片結(jié)構(gòu)示意圖； 圖9為本實(shí)施例的雙極集成電路芯片溝槽平面結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0016] 一種基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝，包括如下步驟： 1 )N+埋層2形成：在硅襯底1上進(jìn)行銻源涂布，光刻N(yùn)+埋層圖，并進(jìn)行N+埋層2高溫 擴(kuò)散，最后去除所有硅表面氧化層，如圖2所示；所述的硅襯底1厚度為400-600微米，在本 實(shí)施例中，硅襯底1厚度為500微米； 2) 下隔離區(qū)3形成：在硅襯底1上形成下隔離光刻圖形，在下隔離區(qū)3注入P型雜質(zhì)， 注入后去膠，如圖3所示； 3) 外延層4形成：在形成下隔離區(qū)3的硅襯底1上表面生長(zhǎng)外延層4,所述外延層4 的厚度大于8um，外延厚度與電阻率視廣品要求而定，如圖4所不；上述外延層4的厚度為 8-15微米，在本實(shí)施例中，所述外延層4的厚度為10微米，圖2-圖8中，為了使各個(gè)結(jié)構(gòu)看 上去更清晰，硅襯底1和外延層4的厚度比例并不與實(shí)物一致； 4) 磷橋區(qū)6形成：將步驟3)形成的外延層4上表面進(jìn)行氧化，形成氧化層5,同時(shí)形成 磷橋區(qū)N+C光刻圖形，磷橋區(qū)N+C6窗口腐蝕，淀積重?fù)诫sPSG源，磷橋區(qū)N+C6預(yù)擴(kuò)與再擴(kuò) 并窗口氧化層生長(zhǎng)，磷橋采用擴(kuò)散深結(jié)工藝，如圖5所示； 5) 上隔離區(qū)7形成：在外延層4上形成上隔離區(qū)光刻圖形，腐蝕上隔離區(qū)7窗口，摻硼 源涂布，上隔離區(qū)7預(yù)擴(kuò)與再擴(kuò)并窗口氧化層生長(zhǎng)，最后將外延層4表面所有氧化層全部腐 蝕干凈，隔離是采用上下對(duì)通深結(jié)工藝，如圖6所示； 6) 溝槽形成：1000埃氧化層生長(zhǎng)(作刻硅硬掩膜用），在外延層4形成基區(qū)溝槽8和上 隔離區(qū)溝槽9光刻圖形，硬掩膜氧化層刻盡；采用SF6/02進(jìn)行硅溝槽刻蝕，溝槽犧牲氧化， 然后將溝槽內(nèi)氧化層去除干凈；接著5000埃溝槽氧化層生長(zhǎng)，第一次溝槽多晶硅淀積，第 一次多晶硅回刻，再進(jìn)行多晶硅氧化，硅表面所有氧化層去除，薄氧生長(zhǎng)，第二次多晶硅淀 積，第二次多晶硅回刻，最終在基區(qū)外側(cè)形成一個(gè)由氧化層/多晶硅/氧化層填充結(jié)構(gòu)的基 區(qū)溝槽8,在上隔離區(qū)7內(nèi)外兩側(cè)均形成一個(gè)由氧化層/多晶硅/氧化層填充結(jié)構(gòu)的上隔離 區(qū)溝槽9 ;如圖7所示，在本實(shí)施例中，上述基區(qū)溝槽8和上隔離區(qū)溝槽9槽深3微米，槽寬 2微米，也可以根據(jù)雙極集成電路芯片的實(shí)際參數(shù)選擇其他深度，只要在深度在2-4微米之 間，寬度在1.8-2. 5都是可以的； 7) 最后，基區(qū)1000埃氧化層生長(zhǎng)，在雙極集成電路芯片上分別形成絕緣層10、基區(qū)11、 發(fā)射極E、基極B、集電極C和接地孔S等，如圖8所示。
[0017] 本實(shí)施例所述的基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝通過(guò)在基區(qū)11 外側(cè)設(shè)置溝槽，把擊穿點(diǎn)引入硅下(上隔離底部)，在防止上隔離區(qū)7過(guò)度橫向擴(kuò)散的同時(shí)， 也防止磷橋區(qū)6與基區(qū)11之間在表面提前擊穿，采用本發(fā)明生產(chǎn)工藝的雙極集成電路芯 片，以轉(zhuǎn)入上隔離底部本征擊穿為主，提高了擊穿耐壓BVCB0、BVCS和BVBS，防止提前擊穿， 減少了對(duì)雙極集成電路芯片設(shè)計(jì)尺寸的依賴(lài)，從而使島面積縮小，有利于縮版工作的開(kāi)展， 從而使單個(gè)管芯的面積縮小409Γ50%，降低單個(gè)管芯的制造成本，提高產(chǎn)品競(jìng)爭(zhēng)力；此外， 本發(fā)明所述的生產(chǎn)工藝，改變了雙極集成電路芯片電場(chǎng)的分布，大大提高了電極之間的耐 壓（即PN結(jié)擊穿特性得到提高)，BVCB0會(huì)最大程度接近本征耐壓值，從而降低了對(duì)外延層 厚度與電阻率的苛刻要求，有利于設(shè)計(jì)出高壓大電流低飽和壓降產(chǎn)品；而且，整個(gè)生產(chǎn)工藝 不需要沒(méi)有改變?cè)鹊碾娐吩O(shè)計(jì)原理，只需要增加一塊光刻版就可，流程簡(jiǎn)潔且成本低。
[0018] 采用上述生產(chǎn)工藝制備的一種基于溝槽介質(zhì)隔離的雙極集成電路芯片，如圖8-9 所示，包括硅襯底1，以及依次生長(zhǎng)在硅襯底1上的埋層2、外延層4和絕緣層10,其中，所 述外延層4上設(shè)有基區(qū)11、上隔離區(qū)7、下隔離區(qū)3和磷橋區(qū)6,基區(qū)11的外側(cè)環(huán)繞設(shè)有基 區(qū)溝槽8,上隔離區(qū)7的內(nèi)外兩側(cè)均環(huán)繞設(shè)有上隔離溝槽9,上述基區(qū)溝槽8和上隔離溝槽 9為氧化層/多晶硅/氧化層填充結(jié)構(gòu)的溝槽，在本實(shí)施例中，所述溝槽槽深3微米，槽寬2 微米。硅襯底1厚度為500微米，上述外延層4的厚度為10微米。
[0019] 上述基于溝槽介質(zhì)隔離的雙極集成電路芯片，在上隔離區(qū)7的內(nèi)外兩側(cè)設(shè)有環(huán)形 溝槽，防止上隔離過(guò)度橫向擴(kuò)散，在基區(qū)11的外側(cè)設(shè)有環(huán)形溝槽，把擊穿點(diǎn)引入硅下(上隔 離區(qū)底部)，防止磷橋區(qū)6與基區(qū)11之間在表面提前擊穿，提高擊穿耐壓BVCBO、BVCS和 BVBS，同時(shí)，減少了對(duì)雙極集成電路芯片設(shè)計(jì)尺寸的依賴(lài)，從而使島面積縮小，有利于縮版 工作的開(kāi)展，從而使單個(gè)管芯的面積縮小409Γ50%，降低單個(gè)管芯的制造成本，提高產(chǎn)品競(jìng) 爭(zhēng)力。
[0020] 上述實(shí)施例和圖式并非限定本發(fā)明的產(chǎn)品形態(tài)和式樣，任何所屬【技術(shù)領(lǐng)域】的普通 技術(shù)人員對(duì)其所做的適當(dāng)變化或修飾，皆應(yīng)視為不脫離本發(fā)明的專(zhuān)利范疇。
【權(quán)利要求】
1. 一種基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝，其特征在于：包括如下步 驟： 1. N+埋層形成：在硅襯底上進(jìn)行銻源涂布，光刻N(yùn)+埋層圖，并進(jìn)行N+埋層高溫?cái)U(kuò)散， 最后去除所有硅表面氧化層； 2) 下隔離區(qū)形成：在硅襯底上形成下隔離光刻圖形，在下隔離區(qū)注入P型雜質(zhì)，注入后 去月父； 3) 外延層形成：在形成下隔離區(qū)的硅襯底上表面生長(zhǎng)外延層，所述外延層的厚度大于 8um ； 4) 磷橋區(qū)形成：將步驟3)形成的外延層上表面進(jìn)行氧化，形成磷橋區(qū)N+C光刻圖形， 磷橋區(qū)N+C窗口腐蝕，淀積重?fù)诫sPSG源，磷橋區(qū)N+C預(yù)擴(kuò)與再擴(kuò)并窗口氧化層生長(zhǎng)，磷橋 采用擴(kuò)散深結(jié)工藝； 5) 上隔離區(qū)形成：在外延層上形成上隔離區(qū)光刻圖形，腐蝕上隔離區(qū)窗口，摻硼源涂 布，上隔離區(qū)預(yù)擴(kuò)與再擴(kuò)并窗口氧化層生長(zhǎng)，最后將外延層表面所有氧化層全部腐蝕干凈， 隔離是采用上下對(duì)通深結(jié)工藝； 6) 溝槽形成：1000埃氧化層生長(zhǎng)，在外延層形成基區(qū)溝槽和上隔離區(qū)溝槽光刻圖形， 硬掩膜氧化層刻盡；采用SF6/02進(jìn)行硅溝槽刻蝕，溝槽犧牲氧化，然后將溝槽內(nèi)氧化層去 除干凈；接著5000埃溝槽氧化層生長(zhǎng)，第一次溝槽多晶硅淀積，第一次多晶硅回刻，再進(jìn)行 多晶硅氧化，硅表面所有氧化層去除，薄氧生長(zhǎng)，第二次多晶硅淀積，第二次多晶硅回刻，最 終在基區(qū)外側(cè)形成一個(gè)由氧化層/多晶硅/氧化層填充結(jié)構(gòu)的基區(qū)溝槽，在上隔離區(qū)內(nèi)外 兩側(cè)均形成一個(gè)由氧化層/多晶硅/氧化層填充結(jié)構(gòu)的上隔離區(qū)溝槽； 7) 最后，基區(qū)1000埃氧化層生長(zhǎng)，在雙極集成電路芯片上分別形成基區(qū)、發(fā)射極、基 極、集電極和接地孔。
2. 如權(quán)利要求1所述的一種基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝，其特征 在于：上述步驟6)所述的溝槽槽深2-4微米，槽寬1. 8-2. 5微米。
3. 如權(quán)利要求1所述的一種基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝，其特征 在于：上述步驟1)所述的硅襯底厚度為400-600微米。
4. 如權(quán)利要求1所述的一種基于溝槽介質(zhì)隔離的雙極集成電路芯片生產(chǎn)工藝，其特征 在于：上述步驟3)所述的上述外延層的厚度為8-15微米。
5. -種基于溝槽介質(zhì)隔離的雙極集成電路芯片，其特征在于：包括硅襯底，以及依次 生長(zhǎng)在硅襯底上的埋層、外延層和絕緣層，其中，所述外延層上設(shè)有基區(qū)、上隔離區(qū)、下隔離 區(qū)和磷橋區(qū)，基區(qū)的外側(cè)環(huán)繞設(shè)有基區(qū)溝槽，上隔離區(qū)的內(nèi)外兩側(cè)均環(huán)繞設(shè)有上隔離溝槽， 上述基區(qū)溝槽和上隔離溝槽為氧化層/多晶硅/氧化層填充結(jié)構(gòu)的溝槽，所述溝槽槽深2-4 微米，槽寬1.8-2. 5微米。
6. 如權(quán)利要求5所述的一種基于溝槽介質(zhì)隔離的雙極集成電路芯片，其特征在于：所 述硅襯底厚度為400-600微米。
7. 如權(quán)利要求5所述的一種基于溝槽介質(zhì)隔離的雙極集成電路芯片，其特征在于：所 述外延層的厚度為8-15微米。
【文檔編號(hào)】H01L27/082GK104064564SQ201410275545
【公開(kāi)日】2014年9月24日 申請(qǐng)日期:2014年6月19日 優(yōu)先權(quán)日:2014年6月19日
【發(fā)明者】鄢細(xì)根, 楊振, 張曉新, 朱國(guó)夫, 余慶, 廖洪志, 趙鋁虎, 潘國(guó)剛, 黃少南 申請(qǐng)人:華越微電子有限公司