用于摻氮的淺溝槽隔離介電質(zhì)的方法和結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種具有摻氮的填充介電質(zhì)的隔離部件以及形成該隔離部件的方法。在一個示例性實施例中，形成隔離部件的方法包括接收具有頂面的襯底。在襯底中蝕刻凹槽，該凹槽從頂面延伸至襯底中。在凹槽內(nèi)沉積介電質(zhì)，使得沉積介電質(zhì)包括在化學(xué)汽相沉積工藝過程中引入氮。因此，沉積的介電質(zhì)包括摻氮的介電質(zhì)。沉積的介電質(zhì)可以包括摻氮的氧化硅。在一些實施例中，沉積介電質(zhì)使摻氮的介電質(zhì)與凹槽的表面相接觸。在又一些實施例中，在凹槽內(nèi)沉積介電質(zhì)之前在凹槽內(nèi)沉積襯墊材料。
【專利說明】用于摻氮的淺溝槽隔離介電質(zhì)的方法和結(jié)構(gòu)
[0001]優(yōu)先權(quán)數(shù)據(jù)
[0002]本發(fā)明要求2013年3月12日提交的標(biāo)題為“Method and Structure forNitrogen-Doped Shallow-Trench Isolat1n Dielectric”的申請序列號 61/778，254 的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明總體涉及IC器件制造，更具體地，涉及具有摻氮的介電質(zhì)填充材料的隔離結(jié)構(gòu)以及形成該隔離結(jié)構(gòu)的方法。

【背景技術(shù)】
[0004]半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了迅速的發(fā)展。在IC的發(fā)展過程中，隨著幾何尺寸(即，使用制造工藝可以生產(chǎn)的最小部件(或線))減小，功能密度(即，每個芯片面積的互連器件數(shù)目)通常增大。這種按比例縮小的工藝通過提高制造效率和降低相關(guān)費用而提供多種益處。這種按比例縮小的工藝也提高了 IC制造和驗證工藝的復(fù)雜性，為了完全實現(xiàn)這些改進(jìn)，IC制造中也需要類似的發(fā)展。
[0005]僅作為一個實例，已證明諸如淺溝槽隔離結(jié)構(gòu)(STI)的溝槽隔離結(jié)構(gòu)對按比例縮小是有挑戰(zhàn)的。溝槽隔離結(jié)構(gòu)是沉入到半導(dǎo)體襯底中并且填有介電質(zhì)的區(qū)域以防止電流在電路器件之間流動。電隔離通常取決于介電材料的絕緣特性和設(shè)置在電路器件之間的介電質(zhì)的數(shù)量。僅僅縮小隔離結(jié)構(gòu)的尺寸但不改變其他性質(zhì)減小了所提供的絕緣量。結(jié)合這個問題，越小的器件通常對與不充分隔離相關(guān)的漏電流越敏感。此外，電流趨向于功率降低意味著其中使用IC的操作環(huán)境對漏電流變得越來越敏感。這導(dǎo)致為了在器件縮小、功率和其他性能標(biāo)準(zhǔn)方面提供進(jìn)一步改善，則極為需要進(jìn)一步改進(jìn)溝槽隔離結(jié)構(gòu)。因此，雖然用于形成溝槽隔離結(jié)構(gòu)的現(xiàn)有制造工藝已經(jīng)普遍適用，但是它們?nèi)詿o法證實其在所有方面均令人滿意。


【發(fā)明內(nèi)容】

[0006]根據(jù)本發(fā)明的一個方面，提供了一種形成隔離部件的方法，該方法包括:接收具有頂面的襯底；在襯底中蝕刻凹槽，凹槽從頂面延伸至襯底中；以及在凹槽內(nèi)沉積介電質(zhì)，其中，沉積介電質(zhì)包括在化學(xué)汽相沉積工藝過程中引入氮，由此沉積的介電質(zhì)包括摻氮的介電質(zhì)。
[0007]優(yōu)選地，沉積的介電質(zhì)包括摻氮的氧化硅。
[0008]優(yōu)選地，沉積介電質(zhì)使摻氮的介電質(zhì)與凹槽的表面相接觸。
[0009]優(yōu)選地，該方法還包括:在凹槽內(nèi)沉積介電質(zhì)之前在凹槽內(nèi)沉積襯墊材料。
[0010]優(yōu)選地，襯墊材料包括半導(dǎo)體氧化物。
[0011]優(yōu)選地，在化學(xué)汽相沉積工藝過程中引入氮是在氮氣(N2)與氧氣(O2)的流速比率在約1:100和約1:22之間的情況下引入氣體。
[0012]優(yōu)選地，在化學(xué)汽相沉積工藝過程中引入氮是在流速在約2和約10標(biāo)準(zhǔn)立方厘米每分鐘之間的情況下引入氮氣(N2)。
[0013]優(yōu)選地，沉積介電質(zhì)還包括在流速在約220和約290標(biāo)準(zhǔn)立方厘米每分鐘之間的情況下引入氧氣(O2)。
[0014]優(yōu)選地，沉積介電質(zhì)還包括多次重復(fù)化學(xué)汽相沉積工藝，并且在化學(xué)汽相沉積工藝過程中引入氮是在多次重復(fù)過程的每一次工藝中均引入氮。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種制造集成電路的方法，該方法包括:接收襯底，襯底具有位于其上的第一電路器件和第二電路器件；
[0016]蝕刻出延伸至襯底中的溝槽，溝槽設(shè)置在第一電路器件和第二電路器件之間；以及在溝槽內(nèi)沉積摻氮的介電質(zhì)，其中，沉積摻氮的介電質(zhì)包括在沉積過程中引入氮。
[0017]優(yōu)選地，沉積的摻氮的介電質(zhì)包括摻氮的氧化硅介電質(zhì)。
[0018]優(yōu)選地，該沉積使摻氮的介電質(zhì)與溝槽內(nèi)的襯底的半導(dǎo)體材料相接觸。
[0019]優(yōu)選地，該方法還包括:在沉積摻氮的介電質(zhì)之前在溝槽內(nèi)沉積襯墊材料。
[0020]優(yōu)選地，襯墊材料包括半導(dǎo)體氧化物。
[0021]優(yōu)選地,在該沉積過程中引入氮是在氮氣(N2)與氧氣(O2)的流速比率在約1:100和約1:22之間的條件下引入氣體。
[0022]優(yōu)選地，在該沉積過程中引入氮是在流速在約2和約10標(biāo)準(zhǔn)立方厘米每分鐘之間的情況下引入氮氣(N2)。
[0023]優(yōu)選地，沉積摻氮的介電質(zhì)還包括在流量在約220和約290標(biāo)準(zhǔn)立方厘米每分鐘之間的情況下引入氧氣(O2)。
[0024]根據(jù)本發(fā)明的又一方面，提供了一種集成電路，包括:襯底，其上形成有第一電路器件和第二電路器件；以及隔離結(jié)構(gòu)，設(shè)置在第一電路器件和第二電路器件之間，其中，隔離結(jié)構(gòu)包括設(shè)置在第一電路器件和第二電路器件之間并且延伸至襯底中的摻氮的半導(dǎo)體氧化物。
[0025]優(yōu)選地，隔離結(jié)構(gòu)還包括設(shè)置在摻氮的半導(dǎo)體氧化物和襯底之間的半導(dǎo)體氧化物襯墊。
[0026]優(yōu)選地，摻氮的半導(dǎo)體氧化物包括摻氮的二氧化硅介電質(zhì)。

【專利附圖】

【附圖說明】
[0027]當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該強調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
[0028]圖1A、圖1B和圖1C是根據(jù)本發(fā)明各方面的集成電路的截面圖；
[0029]圖2是根據(jù)本發(fā)明各方面的用于形成具有摻氮的半導(dǎo)體氧化物填充介電質(zhì)的隔離部件的方法的流程圖；
[0030]圖3至圖10是根據(jù)本發(fā)明各方面的正在經(jīng)歷形成具有摻氮的半導(dǎo)體氧化物填充介電質(zhì)的隔離部件的方法的集成電路的截面圖。

【具體實施方式】
[0031]以下公開提供了多種不同實施例或?qū)嵗?，用于實現(xiàn)本發(fā)明的不同特征。以下將描述組件和布置的特定實例以簡化本發(fā)明。當(dāng)然，這些僅是實例而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實施例。另外，本發(fā)明可以在多個實例中重復(fù)參考符號和/或字符。這種重復(fù)用于簡化和清楚，但其本身不表示所述多個實施例和/或配置之間的關(guān)系。
[0032]此外，在此可使用諸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空間關(guān)系術(shù)語，以容易地描述如圖中所示的一個元件或部件與另一元件或部件的關(guān)系。除圖中所示的定向之外，空間關(guān)系術(shù)語將包括使用或操作中的裝置的各種不同的定向。例如，如果翻轉(zhuǎn)圖中所示的裝置，則被描述為在其他元件或部件“下面”或“之下”的元件將被定位為在其他元件或部件的“上面”。因此，示例性術(shù)語“在…下面”包括在上面和在下面的定向。裝置可以以其它方式定向(旋轉(zhuǎn)90度或在其他定向)，并且通過在此使用的空間關(guān)系描述符進(jìn)行相應(yīng)地解釋。
[0033]圖1A是根據(jù)本發(fā)明的各方面的集成電路100的截面圖。為了清楚和更好地說明本發(fā)明的概念已經(jīng)對圖1A進(jìn)行了簡化?？梢詫⒏郊硬考Y(jié)合到集成電路100中，并且對于集成電路100的其他實施例，下面所述的一些部件可以被替換或刪除。
[0034]集成電路100包括其上形成有一個或多個電路器件104的襯底102。電路器件104可以包括任意合適的有源或無源的器件，包括P溝道場效應(yīng)晶體管(PFET)、N溝道FET(NFET)、金屬半導(dǎo)體氧化物場效應(yīng)晶體管(MOSFET)、互補金屬半導(dǎo)體氧化物(CMOS)晶體管、FinFET、高壓晶體管、高頻晶體管、雙極結(jié)型晶體管、二極管、電阻器、電容器、電感器、變抗器、其他適合的器件和/或它們的組合。電路器件104通過隔離部件106與彼此電隔離。在多個實施例中，隔離部件106是淺溝槽隔離結(jié)構(gòu)(STI)。然而，本發(fā)明的原理并不局限于隔離部件106的物理尺寸并且同樣應(yīng)用于深溝槽隔離結(jié)構(gòu)(DTI)、硅的局部氧化(LOCOS)結(jié)構(gòu)以及其他適合的隔離結(jié)構(gòu)配置。
[0035]隔離部件106防止電流在電路器件104之間流動。如果不去檢查，這一漏電電流將增大電路100所消耗的功率并且將導(dǎo)致產(chǎn)生額外的廢熱。在一些情況下，尤其是電路器件104在本質(zhì)上是模擬電路的情況下，漏電流可能在器件信號中感生出可能影響信號保真度的噪音。在極端情況下，漏電流可能導(dǎo)致器件故障和損壞。
[0036]為了阻止電流的流動，可以形成延伸至襯底102內(nèi)、包括絕緣填充物或塊狀介電質(zhì)108的隔離結(jié)構(gòu)106。這種技術(shù)已經(jīng)取得一些成功。然而，在實踐中已經(jīng)注意到傳統(tǒng)的隔離結(jié)構(gòu)106所提供的絕緣比預(yù)期的要少。根據(jù)進(jìn)一步的調(diào)查，已經(jīng)確定傳統(tǒng)的填充介電質(zhì)108的材料可能導(dǎo)致襯底102的晶體結(jié)構(gòu)(尤其是與隔離部件106鄰接的區(qū)域110)中出現(xiàn)缺陷。
[0037]現(xiàn)參考圖1B，示出的是根據(jù)本發(fā)明各方面的集成電路130的截面圖。為了清楚，已經(jīng)將圖1B進(jìn)行了簡化?？梢詫⒏郊拥牟考Y(jié)合到集成電路130中，并且對于集成電路130的其他實施例，一些部件是可以替換或刪除的。
[0038]圖1B示出了這些缺陷的一個成因，即，再氧化。在采用傳統(tǒng)的隔離結(jié)構(gòu)106的情況下，隨后的處理步驟中使用的氧可能滲入到填充介電質(zhì)108。例如，諸如那些用于形成犧牲層的高溫富氧工藝經(jīng)常導(dǎo)致氧滲入到傳統(tǒng)的填充介電質(zhì)108。然后，氧沿著襯底102邊界形成非計劃中的半導(dǎo)體氧化物，從而導(dǎo)致在區(qū)域110中產(chǎn)生晶體缺陷。這些晶體缺陷可能充當(dāng)電荷載體，從而促進(jìn)電流在隔離部件106周圍并且在各電路器件104之間流動。半導(dǎo)體中的晶體缺陷還可能增大應(yīng)力，這還表現(xiàn)為提高半導(dǎo)體材料的導(dǎo)電率。出于這些原因和其他原因，對傳統(tǒng)的填充介電質(zhì)108執(zhí)行高溫氧化工藝可能產(chǎn)生襯底102中包圍隔離部件106的導(dǎo)電區(qū)域110，這將降低絕緣性能。
[0039]為了減少這些效應(yīng)，在一些實施例中，可以在沉積填充介電質(zhì)108之前在溝槽中形成襯墊112。例如，可以在沉積填充介電質(zhì)108之前形成氧化硅襯墊112或氮化硅襯墊112。這種襯墊112改善了隔離部件106的絕緣性能。然而，它們并非沒有缺點。氮化硅襯墊112雖然有效但經(jīng)常通過高密度等離子體CVD (HDP-CVD)來沉積。HDP-CVD可能造成對電路器件104和襯底102等離子體損傷并且可能明顯加熱襯底102。這種加熱提高了制造熱預(yù)算。熱預(yù)算超出規(guī)定會產(chǎn)生許多不利影響，包括對飽和電流、閾值電壓、柵極電壓和/或其他性能參數(shù)的無法預(yù)測的改變以及晶圓允收測試(WAT)過程中的器件性能低下。因此，在一些實施例中，減少對襯底102執(zhí)行的HDP-CVD工藝的次數(shù)可以改善性能。另外，形成氮化硅襯墊112可能包括比形成氧化硅襯墊112更多的處理步驟并且由此增大了器件成本。另一方面，氧化硅襯墊112在防止再氧化效應(yīng)方面沒有那么有效。
[0040]現(xiàn)參考圖1C，示出了根據(jù)本發(fā)明各方面的集成電路160的截面圖。為了清楚已經(jīng)將圖1C進(jìn)行了簡化?？梢詫⒏郊拥牟考Y(jié)合到集成電路160中，并且對于集成電路160的其他實施例，一些部件是可以替換或刪除的。
[0041]為了克服這些局限和其他局限，在一些實施例中，在沉積填充介電質(zhì)108的過程中引入微量的氮。這產(chǎn)生了區(qū)分于半導(dǎo)體氮化物介電質(zhì)并且區(qū)分于傳統(tǒng)的半導(dǎo)體氮氧化物介電質(zhì)的摻氮的填充介電質(zhì)108。例如，摻氮的填充介電質(zhì)108可以包括在約0.4原子百分比和約2.0原子百分比之間的氮，而傳統(tǒng)的氮氧化物可以包括在約30原子百分比和約50原子百分比之間的氮。傳統(tǒng)的氮氧化物中較高的氮濃度產(chǎn)生更高的介電常數(shù)，轉(zhuǎn)而降低絕緣從而使得傳統(tǒng)的氮氧化物并不適用于一些應(yīng)用中的隔離部件中。與之相比，摻氮的填充介電質(zhì)108中的明顯較低的氮的比例導(dǎo)致產(chǎn)生與相應(yīng)的半導(dǎo)體氧化物基本上類似的介電常數(shù)并且提供了更好的絕緣。
[0042]與相應(yīng)的半導(dǎo)體氧化物相比，產(chǎn)生的摻氮的填充介電質(zhì)108不太可能再氧化周圍的襯底102以及形成襯底102中包圍絕緣部件106的導(dǎo)電區(qū)域110。摻氮的填充介電質(zhì)108與傳統(tǒng)的熱氧化襯墊112完全兼容，因此在一些實施例中，襯墊112就是傳統(tǒng)的熱氧化物襯墊112。然而，在其他實施例中，這種再氧化減少的趨勢用于允許使用更薄的襯墊112。在其他實施例中，摻氮的填充介電質(zhì)108允許使用與防護(hù)性更高的材料相比更易制造、更為耐用、更為可靠、對襯底102有更少影響和/或具有其他優(yōu)勢的防護(hù)性較低的襯墊112材料。在又一些實施例中，摻氮的填充介電質(zhì)108在沒有襯墊112的情況下進(jìn)行沉積，從而使填充介電質(zhì)108與襯底相接觸。因此，使用摻氮的氧化物填充介電質(zhì)108可以改善隔離部件106絕緣、減少漏電流、減小噪音、減少時變熱擊穿、提高總產(chǎn)量和/或提供其他隔離益處并且與傳統(tǒng)的設(shè)計相比如此做可能降低制造的復(fù)雜度和/或降低熱預(yù)算。當(dāng)然，這些優(yōu)點僅僅是示例性的，本領(lǐng)域技術(shù)人員將想到隔離部件的其他優(yōu)點。沒有特定的優(yōu)點對于任何特定的實施例是必要的或需要的。
[0043]現(xiàn)在將更詳細(xì)地描述集成電路100的結(jié)構(gòu)。正如上面所描述的那樣，集成電路100形成在襯底102上。在一些實施例中，襯底102包括元素半導(dǎo)體(例如，硅或鍺)和/或化合物半導(dǎo)體(例如，硅鍺、碳化硅、砷化鎵、砷化銦、氮化鎵以及磷化銦)。其他示例性襯底材料包括合金半導(dǎo)體，諸如，碳化娃鍺、磷化鎵砷以及磷化鎵銦。襯底102還可以包括非半導(dǎo)體材料，包括鈣鈉玻璃、熔融硅石、熔融石英、氟化鈣(CaF2)和/或其他適合的材料。在一些實施例中，襯底102具有一個或多個限制在其中的層，諸如，外延層。例如，在一個這種實施例中，襯底102包括覆蓋塊狀半導(dǎo)體的外延層。其他分層的襯底包括絕緣體上硅(SOI)襯底。在一個這種SOI襯底中，襯底102包括通過諸如注氧隔離(SMOX)的工藝而形成的埋氧(BOX)層。在各個實施例中，襯底102可以呈現(xiàn)平坦的襯底、鰭、納米線的形式和/或本領(lǐng)域技術(shù)人員已知的其他形式。
[0044]襯底102可以包括一個或多個摻雜的區(qū)域。例如，襯底102的一個區(qū)域可以摻雜有P型摻雜物。適合的P型摻雜物包括硼、鎵、銦、其他適合的P型摻雜物和/或它們的組合。襯底還可以包括一個或多個摻雜有η型摻雜物(諸如，磷、砷、其他適合的η型摻雜物和/或它們的組合)的區(qū)域。可以在多個步驟和技術(shù)中使用諸如離子注入或擴散的工藝來實施摻雜。
[0045]在許多實施例中，襯底102包括形成在襯底102上的一個或多個電路器件104。如上所述，電路器件104可以包括P-溝道場效應(yīng)晶體管(PFET)、N-溝道FET (NFET)、金屬半導(dǎo)體氧化物場效應(yīng)晶體管(MOSFET)、互補金屬半導(dǎo)體氧化物(CMOS)晶體管、FinFET、高壓晶體管、高頻晶體管、雙極結(jié)型晶體管、二極管、電阻器、電容器、電感器、變抗器、其他適合的器件和/或它們的組合。
[0046]在一個示例性實施例中，每個電路器件104均是場效應(yīng)晶體管并且包括摻雜的源極/漏極區(qū)域114以及設(shè)置在源極/漏極區(qū)域114之間的柵疊件116。源極/漏極區(qū)域114具有注入到其中并且適合相關(guān)器件的設(shè)計要求的摻雜物。適合的P型摻雜物包括硼、鎵、銦、其他適合的P型摻雜物和/或它們的組合。適合的η型摻雜物包括磷、砷、其他適合的η型摻雜物和/或它們的組合?？梢栽诙鄠€步驟和技術(shù)中使用諸如離子注入或擴散的工藝來實施摻雜。
[0047]柵疊件116設(shè)置在源極/漏極區(qū)域114之上和之間并且在襯底102中限定溝道區(qū)域。溝道區(qū)域是襯底中的有源區(qū)域，當(dāng)器件處于受柵疊件116控制的導(dǎo)電模式中時，該有源區(qū)域的大部分載流子在源極和漏極之間流動。柵疊件116可以包括界面層、柵介質(zhì)、柵電極和/或其他適合的各層。柵電極可以是多晶硅柵極、偽柵極、金屬柵極和/或其他適合的柵電極。據(jù)此，柵電極可以包括任何適合的材料，諸如，多晶硅、鋁、銅、鈦、鉭、鎢、鑰、氮化鉭、硅化鎳、硅化鈷、TiN, WN、TiAUTiAlN, TaCN, TaC, TaSiN、金屬合金、其他適合的材料和/或它們的組合。柵疊件116還可以包括形成在柵疊件116的一個或多個側(cè)表面上的側(cè)壁隔離件。
[0048]各電路器件104被隔離部件106分離開。在多個實施例中，隔離部件106呈現(xiàn)淺溝槽隔離部件(STI)、深溝槽隔離部件、硅局部氧化(LOCOS)部件和/或其他適合的隔離部件的形式。隔離部件106包括設(shè)置在襯底102中的填充介電質(zhì)108。填充介電質(zhì)108可以包括諸如氧化硅的半導(dǎo)體氧化物。為了防止氧化物產(chǎn)生與填充介電質(zhì)108鄰接的襯底102的導(dǎo)電區(qū)域110，隔離部件106在填充介電質(zhì)108中可以包括摻氮的半導(dǎo)體氧化物。這種導(dǎo)電區(qū)域110通常由于沉積過程中襯底102的再氧化而產(chǎn)生的晶體缺陷以及其他原因造成。在許多實施例中，與傳統(tǒng)的半導(dǎo)體氧化物相比，含有摻氮的半導(dǎo)體氧化物的填充介電質(zhì)108不太可能造成這些缺陷。出于這些原因和其他原因，摻氮的半導(dǎo)體氧化物填充介電質(zhì)108提供了更好的隔離，從而漏電流減小。
[0049]隔離部件106還可以包括設(shè)置在填充介電質(zhì)108和襯底102之間的襯墊112以進(jìn)一步減少與再氧化相關(guān)的晶體缺陷以及其他效應(yīng)所導(dǎo)致的漏電流。摻氮的半導(dǎo)體氧化物填充介電質(zhì)108與所有傳統(tǒng)襯墊112材料和類型都兼容。因此，用于襯底112的適合的材料包括半導(dǎo)體氮化物、半導(dǎo)體氧化物、半導(dǎo)體熱氧化物、半導(dǎo)體氮氧化物、聚合物介電質(zhì)和/或其他適合的材料。由于摻氮的半導(dǎo)體氧化物填充介電質(zhì)108不易在襯底內(nèi)部形成導(dǎo)電區(qū)域110或另外促生漏電流，在多個實施例中可以使用更薄的襯墊112和/或替代的襯墊112材料。例如，半導(dǎo)體氮化物襯墊112在防止形成導(dǎo)電區(qū)域110方面比半導(dǎo)體氧化物襯墊112更為有效。然而，形成半導(dǎo)體氧化物襯墊112的工藝可能使用較少的處理步驟和/或較低的溫度。在這種實施例中，由于摻氮的半導(dǎo)體氧化物填充介電質(zhì)108產(chǎn)生漏電流的可能性降低，包含半導(dǎo)體氧化物的襯墊112有效地起作用，從而允許設(shè)計利用這種襯墊112的工藝優(yōu)點。
[0050]參考圖2和圖3至圖10公開了一種用于形成具有摻氮的半導(dǎo)體氧化物填充介電質(zhì)的隔離部件的方法。圖2是根據(jù)本發(fā)明各方面的用于形成具有摻氮的半導(dǎo)體氧化物填充介電質(zhì)的隔離部件的方法200的流程圖。應(yīng)該理解，在方法200之前、期間、和之后可以使用額外的步驟并且對于方法200的其他實施例而言所描述的步驟中的一些可以被替換或去除。圖3至圖10是根據(jù)本發(fā)明各方面的正在經(jīng)歷用于形成具有摻氮的半導(dǎo)體氧化物填充介電質(zhì)的隔離部件的方法200的集成電路300的截面圖。為了清楚和更好地說明，本發(fā)明已經(jīng)對圖3至圖10進(jìn)行了簡化。
[0051]參考圖2的方框202和圖3，獲得了襯底102。襯底102可以與圖1A、圖1B和圖1C所公開的襯底102基本類似，并且據(jù)此可以包括設(shè)置在襯底102上的各電路器件104。各電路器件104可以是任何有緣的或無源的器件，包括P-溝道場效應(yīng)晶體管(PFET)、N-溝道FET(NFET)、金屬半導(dǎo)體氧化物場效應(yīng)晶體管(MOSFET)、互補金屬半導(dǎo)體氧化物(CMOS)晶體管、FinFET、高壓晶體管、高頻晶體管、雙極結(jié)型晶體管、二極管、電阻器、電容器、電感器、變抗器、其他適合的器件和/或它們的組合。在方法200的一些實施例中，可以不在形成隔離部件106之前制造諸如柵疊件的電路器件104的元件但是可以隨后制造。
[0052]在一些實施例中，襯底102包括硬掩模層，諸如，用于形成隔離部件106的焊盤氧化物302和/或焊墊氮化物304。在一個這種的實施例中，焊盤氧化物302包括設(shè)置在襯底102之上的半導(dǎo)體熱氧化物。焊墊氮化物304可以包括通過低壓化學(xué)汽相沉積(LPCVD)所沉積的半導(dǎo)體氮化物并且可以形成在焊盤氧化物302的上方。
[0053]參考圖2的方框204和圖4，在襯底102上形成了光刻膠402并且將其圖案化以暴露出襯底102中與隔離部件106相應(yīng)的區(qū)域。光刻膠402的圖案化包括軟烘、掩模對準(zhǔn)、曝光、曝光后烘烤、使光刻膠402顯影、沖洗和干燥(例如，硬烘)?？蛇x地，可以通過其他方法(諸如，無掩模光刻、電子束寫入和離子束寫入)來實施、補充或代替光刻工藝。
[0054]參考圖2的框206和圖5，蝕刻襯底102以形成與隔離部件106相應(yīng)的溝槽502或凹槽。在一些實施例中，單次蝕刻工藝基于圖案化的光刻膠402來蝕刻襯底102。這可以在不使用硬掩模的情況下執(zhí)行。與之相比，在一些實施例中，蝕刻包括打開襯底102的硬掩模(例如，焊盤氧化物302和焊墊氮化物304)，去除光刻膠402，以及蝕刻在硬掩模的打開的部分之下的襯底102?？梢允褂萌我膺m合的干法蝕刻、濕法蝕刻和/或其他適合的蝕刻工藝來打開硬掩模。同樣，對襯底102的蝕刻可以包括任意適合的干法蝕刻、濕法蝕刻和/或其他適合的蝕刻工藝。在一個實施例中，使用采用了氟基蝕刻劑的干法蝕刻來蝕刻襯底102。該蝕刻被配置為產(chǎn)生具有任意適合的寬度和從襯底102的頂面延伸至襯底102中的深度的溝槽502。
[0055]參考圖2的方框208和圖6，可以在溝槽502中形成襯墊112。襯墊112減少了襯底102和隔離部件106之間界面處的晶體缺陷。襯墊112可以包括任意適合的材料，包括半導(dǎo)體氮化物、半導(dǎo)體氧化物、半導(dǎo)體熱氧化物、半導(dǎo)體氮氧化物、聚合物介電質(zhì)和/或其他適合的材料，并且可以使用任意適合的沉積工藝來形成，沉積工藝包括熱生長、原子層沉積(ALD)、化學(xué)汽相沉積(CVD)、高密度等離子體CVD(HDP-CVD)、物理汽相沉積(PVD)和/或其他適合的沉積工藝。在一些實施例中，襯墊112包括使用傳統(tǒng)的技術(shù)形成的傳統(tǒng)的熱氧化物襯墊112。襯墊112還可以包括通過HDP-CVD形成的半導(dǎo)體氮化物。然而，HDP-CVD可以對電路器件104造成等離子體損壞并且可能導(dǎo)致襯底102明顯變熱。因此，在一些實施例中，減少執(zhí)行用于形成隔離部件的HDP-CVD工藝的次數(shù)可能是有益的。因此，集成電路300可以利用摻氮的填充介電質(zhì)具有減少缺陷的可能的優(yōu)點并且可以包括替代的襯墊112材料和/或通過HDP-CVD以外的其他工藝形成的襯墊112材料。在其他實施例中，基于減少缺陷的可能，襯墊112是可以省略的。
[0056]參考圖2的方框210和圖7，將填充介電質(zhì)108沉積在溝槽502內(nèi)。為了降低填充介電質(zhì)108在襯底102中的與溝槽502相鄰接的區(qū)域110中產(chǎn)生缺陷的傾向，可以在沉積填充介電質(zhì)108的過程中引入氮。這沉積了摻氮的填充介電質(zhì)108?，F(xiàn)在將公開用于形成摻氮的氧化硅的示例性的沉積工藝，但本領(lǐng)域技術(shù)人員將意識到它也可以實現(xiàn)和提供其他摻氮的半導(dǎo)體氧化物。在各個示例性實施例中，使用CVD沉積工藝形成填充介電質(zhì)108。在一個這種實施例中，在約IlmTorr的CVD室內(nèi)環(huán)境總壓強下執(zhí)行沉積工藝。在約120 sccm(標(biāo)準(zhǔn)立方厘米每分鐘)和約160 sccm之間的流速下供應(yīng)娃燒(SiH4)氣體。在約116 sccm和約136 sccm之間供應(yīng)気(Ar)。在約220 sccm和約290 sccm之間供應(yīng)氧(O2)。在約2sccm和10 sccm之間供應(yīng)氮(N2)。因此，使用在約1:100和約1:22之間的氮氧流速比率來執(zhí)行CVD。這個沉積工藝產(chǎn)生摻氮的氧化硅填充介電質(zhì)108，它不同于氮化硅和氮氧化硅兩者。例如，摻氮的介電質(zhì)108可以包括在約0.4原子百分比和約2.0原子百分比之間的氮，而傳統(tǒng)的氮氧化物可以包括在約30原子百分比和約50原子百分比之間的氮。傳統(tǒng)的氮氧化物中的較高的氮濃度導(dǎo)致較大的介電常數(shù)并且降低了絕緣，從而使得傳統(tǒng)的氮氧化物不適用于一些應(yīng)用中的隔離部件。與之相比，摻氮的填充介電質(zhì)108中的低得多的氮比例導(dǎo)致介電常數(shù)基本上類似于氧化硅。另外，傳統(tǒng)的氮氧化物通常通過與示例性的摻氮的介電質(zhì)108 (使用SiH4' O2和N2的HDP-CVD)不同的工藝(使用SiH4和N2O的PECVD)來形成。對于采用重復(fù)多次的CVD沉積工藝來形成填充介電質(zhì)108各層的實施例而言，可以在一次、幾次或所有的CVD沉積工藝的過程中引入氮。
[0057]參考圖2的方框212和圖8，可以在沉積了填充介電質(zhì)108之后執(zhí)行CMP工藝。在一些實施例中，硬掩模層(例如，焊墊氮化物304)用作拋光停止件。在CMP工藝之后可以去除硬掩模層(例如，焊盤氧化物302和焊墊氮化物304)。在一些實施例中，在沉積填充介電質(zhì)108之后對襯底102執(zhí)行熱退火工藝。
[0058]參考圖2的方框214和圖9，可以對襯底執(zhí)行后續(xù)的制造工藝，包括高溫氧化工藝。例如，可以使用后續(xù)的制造工藝在襯底102上形成含氧層902。含氧層902可以包括任意半導(dǎo)體氧化物、半導(dǎo)體氮氧化物或含氧的材料并且可以呈現(xiàn)任意合適形式，包括沉積的或熱生長的含氧材料的形式。在一些實施例中，含氧層902用于在注入過程中保護(hù)襯底102的部分的犧牲氧化物層。在一個這種實施例中，形成含氧層902包括將襯底102加熱至約920°C并且將襯底102暴露于O2氣體從而形成含氧層902。如上所述，氧具有滲透傳統(tǒng)的填充介電質(zhì)108和傳統(tǒng)的襯墊112的傾向，從而導(dǎo)致在鄰近于隔離部件106的區(qū)域110中產(chǎn)生晶體錯位。然而，摻氮的填充介電質(zhì)108的獨有特性明顯地降低了形成這些錯位的傾向。出于這個原因和其他原因，摻氮的填充介電質(zhì)108產(chǎn)生了提供了更好電隔離的隔離部件106。
[0059]參考圖2的方框216和圖10，可以對襯底102執(zhí)行剩余的制造工藝。在一些實施例中，這些工藝包括形成其他電路器件、柵疊件116、互連件和/或本領(lǐng)域人員已知的其他工藝。
[0060]因此，本發(fā)明提供了一種具有摻氮的填充介電質(zhì)的隔離部件以及形成該隔離部件的方法。在一些實施例中，提供了一種形成隔離部件的方法。該方法包括接收具有頂面的襯底；在襯底中蝕刻凹槽，該凹槽從頂面延伸到襯底中；以及在凹槽內(nèi)沉積介電質(zhì)，其中，沉積介電質(zhì)包括在化學(xué)汽相沉積工藝過程中引入氮，由此沉積的介電質(zhì)包括摻氮的介電質(zhì)。在一些這種實施例中，沉積的介電質(zhì)包括摻氮的氧化硅。
[0061]在其他實施例中，提供了一種制造集成電路的方法。該方法包括接收其上設(shè)置有第一電路器件和第二電路器件的襯底；蝕刻出延伸至襯底中的溝槽，該溝槽設(shè)置在第一電路器件和第二電路器件之間；以及在溝槽內(nèi)沉積摻氮的介電質(zhì)，其中，沉積摻氮的介電質(zhì)包括在沉積過程中引入氮。在一些這樣的實施例中，在沉積工藝過程中引入氮是在氮氣(N2)與氧氣(O2)的流速比率在約1:100和約1:22之間的條件下引入氣體。
[0062]在又一些實施例中，提供了一種集成電路，該集成電路包括其上形成有第一電路器件和第二電路器件的襯底；以及設(shè)置在第一電路器件和第二電路器件之間的隔離結(jié)構(gòu)，其中隔離結(jié)構(gòu)包括設(shè)置在第一電路器件和第二電路器件之間并且延伸到襯底中的摻氮的半導(dǎo)體氧化物。在一些這樣的實施例中，摻氮的半導(dǎo)體氧化物直接接觸襯底的半導(dǎo)體材料。
[0063]上面概述了若干實施例的特征，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達(dá)到與這里所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【權(quán)利要求】
1.一種形成隔離部件的方法，所述方法包括: 接收具有頂面的襯底； 在所述襯底中蝕刻凹槽，所述凹槽從所述頂面延伸至所述襯底中；以及 在所述凹槽內(nèi)沉積介電質(zhì)， 其中，沉積所述介電質(zhì)包括在化學(xué)汽相沉積工藝過程中引入氮，由此沉積的介電質(zhì)包括摻氮的介電質(zhì)。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述沉積的介電質(zhì)包括摻氮的氧化硅。
3.根據(jù)權(quán)利要求1所述的方法，其中，沉積所述介電質(zhì)使所述摻氮的介電質(zhì)與所述凹槽的表面相接觸。
4.根據(jù)權(quán)利要求1所述的方法，還包括:在所述凹槽內(nèi)沉積所述介電質(zhì)之前在所述凹槽內(nèi)沉積襯墊材料。
5.—種制造集成電路的方法，所述方法包括: 接收襯底，所述襯底具有位于其上的第一電路器件和第二電路器件； 蝕刻出延伸至所述襯底中的溝槽，所述溝槽設(shè)置在所述第一電路器件和所述第二電路器件之間；以及 在所述溝槽內(nèi)沉積摻氮的介電質(zhì)， 其中，沉積所述摻氮的介電質(zhì)包括在所述沉積過程中引入氮。
6.根據(jù)權(quán)利要求5所述的方法，其中，沉積的所述摻氮的介電質(zhì)包括摻氮的氧化硅介電質(zhì)。
7.根據(jù)權(quán)利要求5所述的方法，其中，所述沉積使所述摻氮的介電質(zhì)與所述溝槽內(nèi)的所述襯底的半導(dǎo)體材料相接觸。
8.根據(jù)權(quán)利要求5所述的方法，還包括:在沉積所述摻氮的介電質(zhì)之前在所述溝槽內(nèi)沉積襯墊材料。
9.一種集成電路，包括: 襯底，其上形成有第一電路器件和第二電路器件；以及 隔離結(jié)構(gòu)，設(shè)置在所述第一電路器件和所述第二電路器件之間， 其中，所述隔離結(jié)構(gòu)包括設(shè)置在所述第一電路器件和所述第二電路器件之間并且延伸至所述襯底中的摻氮的半導(dǎo)體氧化物。
10.根據(jù)權(quán)利要求9所述的集成電路，其中，所述隔離結(jié)構(gòu)還包括設(shè)置在所述摻氮的半導(dǎo)體氧化物和所述襯底之間的半導(dǎo)體氧化物襯墊。
【文檔編號】H01L21/762GK104425352SQ201410281306
【公開日】2015年3月18日 申請日期:2014年6月20日 優(yōu)先權(quán)日:2013年3月12日
【發(fā)明者】李興隆, 王怡杰, 林宗翰, 彭光榮, 張澐, 郭守文 申請人:臺灣積體電路制造股份有限公司