非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法
【專(zhuān)利摘要】本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法。根據(jù)一個(gè)實(shí)施例，一種非易失性半導(dǎo)體存儲(chǔ)器件包括：層疊的層結(jié)構(gòu)(Fin)，其包括在第一方向上層疊的第一到第n半導(dǎo)體層(n是等于或大于2的自然數(shù))以及層疊在所述第n半導(dǎo)體層上的上絕緣層，所述第一方向垂直于半導(dǎo)體襯底(10)的表面，所述層疊的層結(jié)構(gòu)(Fin)在與所述半導(dǎo)體襯底(10)的表面平行的第二方向上延伸；以及第一到第n NAND串(S1、S2、S3、S4)，其被分別設(shè)置在所述第一到第n半導(dǎo)體層的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向。
【專(zhuān)利說(shuō)明】非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)基于2013年7月3日提交的日本專(zhuān)利申請(qǐng)N0.2013-139685并且要求其優(yōu)先權(quán)，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用的方式并入本申請(qǐng)中。

【技術(shù)領(lǐng)域】
[0003]本申請(qǐng)中描述的實(shí)施例一般而言涉及非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法。

【背景技術(shù)】
[0004]NAND閃速存儲(chǔ)器廣泛用作大容量存儲(chǔ)器件。近年來(lái)，已經(jīng)為了降低成本和增加每比特的容量而使存儲(chǔ)器件小型化，并且在本【技術(shù)領(lǐng)域】中進(jìn)一步的小型化是極大的需要。然而，在進(jìn)行閃速存儲(chǔ)器的小型化之前，存在很多待解決的問(wèn)題，例如光刻技術(shù)的開(kāi)發(fā)和短溝道效應(yīng)的抑制、器件間干擾以及器件間差異。因此，簡(jiǎn)單地涉及平面結(jié)構(gòu)的改進(jìn)的小型化技術(shù)將不足以在將來(lái)持續(xù)不斷地增加存儲(chǔ)器件的存儲(chǔ)密度。
[0005]考慮到上述，近年來(lái)已經(jīng)開(kāi)發(fā)了將這種常規(guī)二維(平面)結(jié)構(gòu)轉(zhuǎn)移到三維(立體)結(jié)構(gòu)的技術(shù)以進(jìn)行更高的存儲(chǔ)器基元(memory cell)集成，并且已經(jīng)提出了各種三維非易失性半導(dǎo)體存儲(chǔ)器件。它們中的一種是垂直柵(VG)半導(dǎo)體存儲(chǔ)器結(jié)構(gòu)，其包括具有層疊的半導(dǎo)體層(有源區(qū))的鰭，在每一個(gè)所述層疊的半導(dǎo)體層上設(shè)置有NAND串。
[0006]VG半導(dǎo)體存儲(chǔ)器結(jié)構(gòu)具有與包括外圍器件等的二維NAND的布局基本相似的布局，并且可以同時(shí)在其中形成與半導(dǎo)體層對(duì)應(yīng)的接觸和柵極接觸。
[0007]VG半導(dǎo)體存儲(chǔ)器結(jié)構(gòu)按照其存儲(chǔ)器基元結(jié)構(gòu)大致可以分成兩種類(lèi)型。一種是其中電荷存儲(chǔ)層為電浮置的垂直柵-浮柵(VG-FG)型，另一種是其中電荷存儲(chǔ)層俘獲電荷的垂直柵-金屬/氧化物/氮化物/氧化物/硅(VG-M0N0S)型。
[0008]在VG-FG型中，為了存儲(chǔ)器件的正常工作，必須逐個(gè)存儲(chǔ)器基元獨(dú)立地提供電荷存儲(chǔ)層。在VG-M0N0S型中，為了提高存儲(chǔ)器件的性能，尤其是在NAND串的延伸(鰭的延伸)方向上，必須逐個(gè)存儲(chǔ)器基元地分隔開(kāi)電荷存儲(chǔ)層。
[0009]考慮這些點(diǎn)，在使用作為掩膜初步形成在鰭上的硬掩膜將控制柵構(gòu)圖(pattern)成線(xiàn)和間隔的同時(shí)，進(jìn)行在NAND串的延伸方向上電荷存儲(chǔ)層的分隔。
[0010]然而，所述硬掩膜也用于處理所述鰭。因此，在鰭被處理之后但在控制柵被構(gòu)圖成線(xiàn)和間隔之前，所述硬掩膜的寬度必須收縮到電荷存儲(chǔ)層的自對(duì)準(zhǔn)分隔所需的最佳值。
[0011]這種硬掩膜收縮通過(guò)各向同性蝕刻進(jìn)行，并且通常有這樣的問(wèn)題:在蝕刻之前硬掩膜的初始厚度必須足夠大。厚度足夠大的硬掩膜變成鰭的一部分(最上層)并且擴(kuò)大鰭的高度。因此，相鄰鰭之間的溝槽的縱橫比被放大，并且因此在每個(gè)半導(dǎo)體層上形成存儲(chǔ)器基元的難度增加。
[0012]此外，在通過(guò)各向同性蝕刻進(jìn)行硬掩膜收縮時(shí)可控制性不強(qiáng)。在這種情況下，必須將在分隔電荷存儲(chǔ)層時(shí)的工藝余量(process margin)(即，收縮量)預(yù)設(shè)得相對(duì)大。由于該工藝余量，控制柵之間的鰭的寬度部分地變得很窄。為了防止這一點(diǎn)，必須將鰭的初始寬度設(shè)定得寬(這對(duì)于小型化的目的是不利的)。它們也是本【技術(shù)領(lǐng)域】中的問(wèn)題。


【發(fā)明內(nèi)容】

[0013]一般而言，根據(jù)一個(gè)實(shí)施例，一種非易失性半導(dǎo)體存儲(chǔ)器件包括:半導(dǎo)體襯底；層疊的層結(jié)構(gòu)，其包括在第一方向上層疊的第一到第η半導(dǎo)體層(η是等于或大于2的自然數(shù))以及層疊在所述第η半導(dǎo)體層上的上絕緣層，所述第一方向垂直于所述半導(dǎo)體襯底的表面，所述層疊的層結(jié)構(gòu)在與所述半導(dǎo)體襯底的表面平行的第二方向上延伸；以及第一到第n NAND串，其被分別設(shè)置在所述第一到第η半導(dǎo)體層的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向。所述第一到第n NAND串中的每一個(gè)包括串聯(lián)連接的存儲(chǔ)器基元，并且每一個(gè)所述存儲(chǔ)器基元都包括電荷存儲(chǔ)層和控制柵電極。所述存儲(chǔ)器基元的所述電荷存儲(chǔ)層彼此分隔開(kāi)。所述上絕緣層包括選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0014]圖1是示出第一實(shí)施例的透視圖；
[0015]圖2是沿著圖1中的箭頭A所見(jiàn)的側(cè)視圖；
[0016]圖3是沿著圖2中的線(xiàn)II1-1II截取的橫截面視圖；
[0017]圖4是沿著圖2中的線(xiàn)IV-1V截取的橫截面視圖；
[0018]圖5-20是示出制造圖1-4的結(jié)構(gòu)的方法的第一實(shí)例的橫截面視圖；
[0019]圖21-31是示出制造圖1-4的結(jié)構(gòu)的方法的第二實(shí)例的橫截面視圖；
[0020]圖32是示出第二實(shí)施例的透視圖；
[0021]圖33是沿著圖32中的箭頭A所見(jiàn)的側(cè)視圖；
[0022]圖34是沿著圖33中的線(xiàn)XXXIV-XXXIV截取的橫截面視圖；
[0023]圖35是沿著圖33中的線(xiàn)XXXV-XXXV截取的橫截面視圖；
[0024]圖36-45是示出圖32_35的結(jié)構(gòu)的制造方法的橫截面視圖；
[0025]圖46是示出第三實(shí)施例的透視圖；
[0026]圖47是沿著圖46中的箭頭A所見(jiàn)的側(cè)視圖；
[0027]圖48是沿著圖47中的線(xiàn)XLVII1-XLVIII截取的橫截面視圖；
[0028]圖49是沿著圖47中的線(xiàn)XLIX-XLIX截取的橫截面視圖；
[0029]圖50-58是示出圖46-49的結(jié)構(gòu)的制造方法的橫截面視圖；
[0030]圖59是示出第四實(shí)施例的透視圖；
[0031]圖60是示出圖59中的結(jié)構(gòu)的平面圖；
[0032]圖61是沿著圖59中的箭頭A所見(jiàn)的側(cè)視圖；
[0033]圖62是沿著圖61中的線(xiàn)LXI1-LXII截取的橫截面視圖；
[0034]圖63是沿著圖61中的線(xiàn)LXII1-LXIII截取的橫截面視圖；
[0035]圖64-68是示出圖59_63的結(jié)構(gòu)的制造方法的橫截面視圖；
[0036]圖69是示出第五實(shí)施例的透視圖；
[0037]圖70是沿著圖69中的箭頭A所見(jiàn)的側(cè)視圖；
[0038]圖71是沿著圖70中的線(xiàn)LXX1-LXXI截取的橫截面視圖；
[0039]圖72是沿著圖70中的線(xiàn)LXXI1-LXXII截取的橫截面視圖；
[0040]圖73是示出了絕緣層25的結(jié)構(gòu)的實(shí)例的橫截面視圖；
[0041]圖74-80是示出圖69-72的結(jié)構(gòu)的制造方法的橫截面視圖；并且
[0042]圖81是示出VLB作為應(yīng)用實(shí)例的透視圖。

【具體實(shí)施方式】
[0043]在下文中，參考附圖描述實(shí)施例。
[0044]注意，在整個(gè)實(shí)施例中使用的結(jié)構(gòu)性要素用相同的附圖標(biāo)記指示并且省略了被認(rèn)為是冗余的解釋。此外，每一幅圖是僅用于參考的示意圖以便解釋和理解本發(fā)明；即，其中的形狀、尺寸和比例可以不同于實(shí)際器件的形狀、尺寸和比例，這是因?yàn)檫@些設(shè)計(jì)問(wèn)題可以基于下文的描述和公知技術(shù)而被任意地改變。
[0045]下面的實(shí)施例涉及包括鰭結(jié)構(gòu)的三維非易失性半導(dǎo)體存儲(chǔ)器件，所述鰭結(jié)構(gòu)包括層疊在半導(dǎo)體襯底上的多個(gè)半導(dǎo)體層(有源區(qū))。
[0046]所述非易失性半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)器基元形成在例如柵極結(jié)構(gòu)中，在所述柵極結(jié)構(gòu)中，第一絕緣層(隧道氧化層)、電荷存儲(chǔ)層、第二絕緣層和控制柵電極以上述順序?qū)盈B在所述鰭結(jié)構(gòu)中的半導(dǎo)體層的側(cè)面上。
[0047]作為垂直柵型三維層疊存儲(chǔ)器的一個(gè)例子，有垂直柵梯位成本可擴(kuò)展存儲(chǔ)器(vertical gate ladder-bit cost scalable memory, VLB),并且其為所述實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的候選者。
[0048]如上所述，VLB大致可以分成兩種類(lèi)型:一種是VG-FG型，其中電荷存儲(chǔ)層電浮置；并且另一種是VG-M0N0S型，其中電荷存儲(chǔ)層俘獲電荷。下面的實(shí)施例對(duì)于這兩種類(lèi)型來(lái)說(shuō)都是適用的。
[0049]在這種三維非易失性半導(dǎo)體存儲(chǔ)器件中，為了提高性能，在NAND串(存儲(chǔ)器串)的延伸(即，鰭結(jié)構(gòu)的延伸)方向上電荷存儲(chǔ)層必須逐存儲(chǔ)器基元地分隔開(kāi)。例如在使用初步形成在所述鰭上的硬掩膜作為掩膜將所述控制柵構(gòu)圖成線(xiàn)和間隔的同時(shí)，進(jìn)行所述分隔。
[0050]下面的實(shí)施例建議一種技術(shù)，該技術(shù)用于在硬掩膜層的側(cè)壁上形成側(cè)掩膜壁，并且通過(guò)使用該硬掩膜層和側(cè)壁掩膜層作為掩膜的各向同性蝕刻來(lái)對(duì)所述鰭結(jié)構(gòu)進(jìn)行構(gòu)圖。然后，選擇性地去除所述側(cè)壁掩膜層以形成其寬度對(duì)于電荷存儲(chǔ)層的自對(duì)準(zhǔn)分隔而言是最佳的硬掩膜層。
[0051]如果在所述鰭結(jié)構(gòu)形成之后但在將所述控制柵電極構(gòu)圖成線(xiàn)和間隔之前選擇性地去除所述側(cè)壁掩膜層，則可以跳過(guò)常規(guī)上在該技術(shù)中需要的硬掩膜層收縮(各向同性蝕刻)。
[0052]由此，用于鰭結(jié)構(gòu)構(gòu)圖和電荷存儲(chǔ)層分隔的硬掩膜層的初始厚度可以減小，并且可以以高精確度形成用于電荷存儲(chǔ)層分隔的硬掩膜層。
[0053]注意，用于所述硬掩膜層的材料被確定為滿(mǎn)足以下要求:1.它們作為用于對(duì)鰭結(jié)構(gòu)進(jìn)行構(gòu)圖的掩膜而起作用；2.它們具有相對(duì)于所述側(cè)壁掩膜層的蝕刻選擇率以便選擇性地去除所述側(cè)壁掩膜層；以及3.它們作為用于分隔電荷存儲(chǔ)層(用于蝕刻控制柵電極、鰭結(jié)構(gòu)中的半導(dǎo)體層和絕緣層)的掩膜而起作用。
[0054]下面的實(shí)施例建議了這樣的適當(dāng)材料是選自Al、Hf、Ta、Ti和W的元素的氧化劑和氮化物。
[0055]基于這樣的過(guò)程，可以實(shí)現(xiàn)適于小型化的三維非易失性半導(dǎo)體存儲(chǔ)器件。
[0056][第一實(shí)施例]
[0057]第一實(shí)施例涉及存儲(chǔ)器基元結(jié)構(gòu)是浮柵型的情況。
[0058]結(jié)構(gòu)
[0059]圖1示出了 VG-FG型VLB的結(jié)構(gòu)。圖2是示出沿著箭頭A所見(jiàn)的圖1中的結(jié)構(gòu)的側(cè)視圖。圖3是沿著圖2中的線(xiàn)II1-1II截取的橫截面視圖。圖4是沿著圖2中的線(xiàn)IV-1V截取的橫截面視圖。
[0060]在該實(shí)施例中，解釋VG-FG型VLB的存儲(chǔ)器基元陣列的主要部分。在下面的應(yīng)用實(shí)例部分中描述該VG-FG型VLB的整個(gè)存儲(chǔ)器基元陣列。
[0061]半導(dǎo)體襯底10例如是硅襯底。絕緣層11例如是稱(chēng)為掩埋氧化物(BOX)的氧化硅層并且用作器件分隔絕緣層。
[0062]在絕緣層11上，第一、第二、第三和第四半導(dǎo)體層(有源區(qū))12-1、12-2、12_3和12-4彼此絕緣，并且在與半導(dǎo)體襯底10的表面垂直的第一方向上層疊的同時(shí)在與半導(dǎo)體襯底10的表面平行的第二方向上延伸。
[0063]在本實(shí)施例中，四個(gè)半導(dǎo)體層層疊在所述絕緣層上；然而，所述結(jié)構(gòu)不限于此并且所述疊層可以簡(jiǎn)單地具有兩個(gè)或更多個(gè)半導(dǎo)體層。由于存儲(chǔ)容量隨著層疊的半導(dǎo)體層數(shù)量增加而增加，因此所述數(shù)量較大是優(yōu)選的。
[0064]通過(guò)絕緣層(例如，氧化硅層)13進(jìn)行第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4之間的絕緣。
[0065]在這四個(gè)半導(dǎo)體層當(dāng)中被設(shè)置在最上面的第四半導(dǎo)體層12-4上的絕緣層13上，形成絕緣層(上絕緣層)14a作為硬掩膜層。在本實(shí)施例中，絕緣層14a包含選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。例如，絕緣層14a包含氮化鋁(A1N)。
[0066]鰭結(jié)構(gòu)(層疊結(jié)構(gòu))由第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4以及絕緣層13和14a構(gòu)成。第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4應(yīng)當(dāng)優(yōu)選是單晶的，但替代地可以是多晶的或非晶的。
[0067]第一、第二、第三和第四NAND串(存儲(chǔ)器串)S1、S2、S3和S4分別使用第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4作為溝道。第一、第二、第三和第四NAND串
S1、S2、S3和S4中的每一個(gè)包括在所述第二方向上串聯(lián)連接的存儲(chǔ)器基元MC。
[0068]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存儲(chǔ)器基元MC中的每一個(gè)都在所述第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4的在與所述第一和第二方向垂直的第三方向上的表面上包括柵極絕緣層(隧道氧化層)15、浮柵電極16-FG、電極間絕緣層17以及控制柵電極18-CG。
[0069]浮柵電極16-FG包括第一導(dǎo)電層(例如導(dǎo)電多晶娃層)，該第一導(dǎo)電層獨(dú)立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存儲(chǔ)器基元MC。
[0070]此外，在本實(shí)施例中，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4在所述第三方向上的寬度窄于絕緣層13在所述第三方向上的寬度，并且存儲(chǔ)器基元MC的浮柵電極16-FG被容納在絕緣層13之間的凹陷中。
[0071]控制柵電極18-CG包括第二導(dǎo)電層(例如，導(dǎo)電多晶硅層)，該第二導(dǎo)電層沿著第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0072]控制柵電極18-CG覆蓋浮柵電極16-FG的在所述第一和第三方向上的表面，以增加存儲(chǔ)器基元MC的耦合比。
[0073]此外，控制柵電極18-CG完全填充在所述第三方向上相鄰的兩個(gè)鰭結(jié)構(gòu)Fin之間的間隔(填充被限制在兩個(gè)相鄰鰭結(jié)構(gòu)Fin的存儲(chǔ)器基元MC之間的間隔內(nèi))?？刂茤烹姌O18-CG，作為整體，當(dāng)從半導(dǎo)體襯底10的上方觀看時(shí)在第三方向上延伸。
[0074]此處，在本實(shí)施例中，如在下面的制造方法部分中所描述的，在被控制柵電極18-CG覆蓋的區(qū)域內(nèi)，用作硬掩膜的絕緣層14a在第三方向上具有寬度tl，該寬度tl等于或窄于第四半導(dǎo)體層12-4在第三方向上的寬度t2，以便分隔在第一、第二、第三和第四NAND串S1、S2、S3和S4中串聯(lián)連接的存儲(chǔ)器基元MC的浮柵電極16-FG。
[0075]由于存儲(chǔ)器基元MC的浮柵電極16-FG的分隔工藝，絕緣層14a在第三方向上的橫截面形狀變化。所述橫截面形狀在被控制柵電極18-CG覆蓋的區(qū)域中具有尖銳拐角(如圖3中)，而在未被控制柵電極18-CG覆蓋的區(qū)域中具有圓拐角(如圖4中)。
[0076]注意，本實(shí)施例中的上述結(jié)構(gòu)包括對(duì)應(yīng)于四個(gè)半導(dǎo)體層的四個(gè)NAND串；然而，所述結(jié)構(gòu)不限于此，并且在其僅包括對(duì)應(yīng)于兩個(gè)或多個(gè)半導(dǎo)體層的兩個(gè)或更多個(gè)NAND串的情況下所述結(jié)構(gòu)也起作用。
[0077]此外，在本實(shí)施例中，在未被控制柵電極18-CG覆蓋的區(qū)域中柵極絕緣層15被去除(如在圖4中)；然而，在浮柵電極16-FG被從該區(qū)域中去除的條件下，柵極絕緣層15可以保留在該區(qū)域中。
[0078]通過(guò)上述結(jié)構(gòu)，能夠?qū)崿F(xiàn)可以跳過(guò)作為硬掩膜層的絕緣層14a的收縮(各向同性蝕刻)的制造方法。將在下文中描述細(xì)節(jié)?？梢詼p小絕緣層14a的初始厚度并且可以以高精確度形成絕緣層14a在第三方向上的寬度。
[0079]材料
[0080]可以從適于各代半導(dǎo)體存儲(chǔ)器的材料中任意選擇用于上述VG-FG型VLB的材料。下文中，例如解釋使用最多的材料。
[0081]半導(dǎo)體襯底10例如是單晶硅襯底。
[0082]此外，絕緣層11是例如氧化硅層。在絕緣層11的接觸第一半導(dǎo)體層12-1的部分是氧化劑層的條件下，絕緣層11可以具有包括不同絕緣層的多層結(jié)構(gòu)。
[0083]第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4中的每一層都是例如硅
(Si)層。第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4應(yīng)當(dāng)優(yōu)選是單晶的，但它們不限于此并且可以是非晶或多晶的。
[0084]鰭結(jié)構(gòu)Fin的最上絕緣層(硬掩膜層)14a包含選自Al、Hf、Ta、Ti和W的元素的氧化劑或氮化物。例如，絕緣層14a應(yīng)當(dāng)優(yōu)選是氮化招(A1N)。
[0085]存儲(chǔ)器基元MC的柵極絕緣層(隧道氧化劑層)15是例如氧化硅層。柵極絕緣層15可以由氧氮化硅形成或者由氧化硅和氮化硅的層形成。此外，柵極絕緣層15可以包含硅納米顆粒、金屬離子等。
[0086]浮柵電極16-FG可以由諸如多晶硅(未摻雜的或添加了雜質(zhì)的)、非晶硅(未摻雜的或添加了雜質(zhì)的)和金屬的材料形成。浮柵電極16-FG可以被構(gòu)造成包括不同材料的層。
[0087]浮柵電極16-FG可以包含硅納米顆粒、金屬離子等。
[0088]存儲(chǔ)器基元MC的電極間絕緣層17包含既用于提高耦合比又用于防止寫(xiě)/擦除處理中的泄露電流的材料。
[0089]電極間絕緣層17由選自下述材料的材料形成:氧化硅(Si02)、氧氮化硅(S1N)、氧化招(A1203)、氧氣化招(A10N)、給(Hf02)、招酸給(HfA103)、氣化給(HfON)、氣化招酸給(HfAlON)、硅酸鉿(HfS1)、氮化硅酸鉿(HfS1N)、氧化鑭(La203)、鋁酸鑭(LaA103)以及鋁硅酸鑭(LaAlS1)。
[0090]電極間絕緣層17可以由修改了組成比的上述材料形成，或者由混合有硅納米顆粒和金屬離子的上述材料形成。
[0091]控制柵電極18-CG包含諸如導(dǎo)電的多晶硅層或硅化鎳(NiSi)層的一個(gè)金屬硅化物層。
[0092]控制柵電極18-CG可以由諸如氮化鉭(TaN)、碳化鉭(TaC)和氮化鈦(TiN)的金屬化合物形成，或者由諸如 N1、V、Cr、Μη、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、T1、Er、Pt、Pd、Zr、Gd、Dy、Ho和Er的顯示出金屬電導(dǎo)性的元素形成，或者由這些元素的娃化物形成。
[0093]注意，覆蓋圖1-圖4所示的結(jié)構(gòu)的層間絕緣層應(yīng)當(dāng)優(yōu)選由介電常數(shù)與氧化硅層的介電常數(shù)基本相同的材料形成，氧化硅層的相對(duì)介電常數(shù)為3.9。所述層間絕緣層是例如TE0S ;然而，其不限于此并且可以是通過(guò)例如用熱處理來(lái)焙制聚娃氮燒(polysilazane)溶劑而制造的氧化硅層。
[0094]浮柵電極16-FG和控制柵電極18-CG可以由任何材料形成，只要可以采用以下工藝即可。
[0095]制造方法的第一實(shí)例
[0096]圖5-20示出了圖1-4中的VG-FG型VLB的制造方法的第一實(shí)例。
[0097]最初，如圖5所示，例如，準(zhǔn)備面取向?yàn)?100)并且相對(duì)電阻為10-20 Ω cm的口型或η型硅襯底作為半導(dǎo)體襯底10。在半導(dǎo)體襯底10上，交替形成作為氧化硅層的絕緣層11和13以及作為多晶硅層的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4。然后，在絕緣層13上形成作為硬掩膜層的絕緣層14a(例如，氮化鋁層)。
[0098]現(xiàn)在，如圖6所示，通過(guò)照相凸版工藝(photo engraving process, PEP)在絕緣層14a上形成抗蝕劑圖形。然后，使用抗蝕劑圖形作為掩膜通過(guò)反應(yīng)離子蝕刻(RIE)對(duì)絕緣層14a進(jìn)行構(gòu)圖。絕緣層14a在第三方向上的寬度被設(shè)定為適于下文中描述的浮柵電極的分隔工藝的值。之后，去除抗蝕劑圖形。
[0099]然后，如圖7所示，在絕緣層13上形成覆蓋絕緣層14a的絕緣層14b。絕緣層14b是例如氧化硅層、氮化硅層、含碳抗蝕劑層等。在該實(shí)例中，絕緣層14b是氮化硅層。
[0100]然后，通過(guò)各向異性蝕刻來(lái)蝕刻絕緣層14b以將絕緣層14b僅保留在作為硬掩膜層的絕緣層14a的側(cè)壁上。結(jié)果，可以獲得圖8中的結(jié)構(gòu)。為了清楚起見(jiàn)，在下文中將形成于絕緣層14a的側(cè)壁上的絕緣層14b稱(chēng)為側(cè)壁掩膜層14b，而在下文中將絕緣層14a稱(chēng)為硬掩月旲層14a。
[0101]接下來(lái)，如圖9中所示，使用硬掩膜層14a和側(cè)壁掩膜層14b作為掩膜，通過(guò)各向異性蝕刻，絕緣層13、第四半導(dǎo)體層12-4、絕緣層13、第三半導(dǎo)體層12-3、絕緣層13、第二半導(dǎo)體層12-2、絕緣層13和第一半導(dǎo)體層12-1以上述順序被蝕刻。此時(shí)，絕緣層11的用作器件分隔絕緣層的部分也被蝕刻。
[0102]結(jié)果，形成了鰭結(jié)構(gòu)Fin。
[0103]然后，如圖10中所示，在鰭結(jié)構(gòu)Fin的第一、第二、第三和第四半導(dǎo)體層12_1、12-2、12-3和12-4中，通過(guò)例如使用膽堿的濕法蝕刻、化學(xué)干法蝕刻(⑶E)或者使用氯氣的干法蝕刻來(lái)凹陷蝕刻(reces-etch)在第三方向上延伸的表面。結(jié)果，在鰭結(jié)構(gòu)Fin的在第三方向上的表面中形成凹陷。
[0104]即，通過(guò)該蝕刻，將第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4在第三方向上的表面設(shè)定為在絕緣層13的在第三方向上的表面內(nèi)回縮。由此，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4在第三方向上的寬度收縮。
[0105]此處，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的收縮量x (蝕刻寬度)必須等于或小于側(cè)壁掩膜層在第三方向上的寬度a。這是因?yàn)?，如下所述，在未被控制柵電極覆蓋的區(qū)域中，存儲(chǔ)器基元的浮柵電極被安全地分隔開(kāi)。
[0106]接下來(lái)，如圖11中所示，通過(guò)例如縫隙平面天線(xiàn)(slot plane antenna, SPA)等離子體產(chǎn)生技術(shù)，在鰭結(jié)構(gòu)Fin的在第三方向上的凹陷上，S卩，在第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在第三方向上的表面上，形成柵極絕緣層(例如，氧化硅層)15。
[0107]柵極絕緣層15用作存儲(chǔ)器基元的隧道氧化層。
[0108]接下來(lái)，如圖12中所示，通過(guò)例如CVD方法使用用作多晶硅層的第一導(dǎo)電層16覆蓋鰭結(jié)構(gòu)Fin的整個(gè)表面。第一導(dǎo)電層16完全填充在第三方向上兩個(gè)彼此相鄰的鰭結(jié)構(gòu)Fin之間的間隔。
[0109]此外，通過(guò)例如化學(xué)機(jī)械拋光(CMP)來(lái)平坦化第一導(dǎo)電層16的上表面。此時(shí)，絕緣層14a的上表面可以用作CMP的終點(diǎn)。
[0110]注意，在考慮到與存儲(chǔ)器基元一起形成的選擇晶體管的情況下進(jìn)行所述CMP。由于該實(shí)例主要涉及用于分隔存儲(chǔ)器基元的浮柵電極的技術(shù)，省略了所述選擇晶體管。因此，該CMP也可以被省略。
[0111]然后，通過(guò)RIE蝕刻第一導(dǎo)電層16以在鰭結(jié)構(gòu)Fin的凹陷中形成浮柵電極16-FG，如圖13中所示。即，浮柵電極16-FG以自對(duì)準(zhǔn)的方式在上下方向(第一方向)上通過(guò)絕緣層13而彼此分隔開(kāi)。
[0112]注意，在鰭結(jié)構(gòu)Fin的凹陷中，浮柵電極16-FG仍然在垂直于圖13繪制的第二方向上延伸。因此，浮柵電極16-FG在它們被認(rèn)為是一個(gè)半導(dǎo)體層(一個(gè)NAND串)時(shí)彼此連接。
[0113]然后，如圖14中所示，通過(guò)例如濕法蝕刻或者使用冊(cè)/順3氣體的各向同性干法蝕亥IJ，凹陷蝕刻絕緣層13在第三方向上的表面。
[0114]此處，絕緣層13的收縮量y (蝕刻寬度)應(yīng)當(dāng)優(yōu)選被設(shè)定為這樣的值:使得絕緣層13在第三方向上的表面位于浮柵電極16-FG在第三方向上的兩個(gè)表面之間(柵極絕緣層15側(cè)的表面與對(duì)著柵極絕緣層15的表面之間)。
[0115]這樣的值設(shè)定是優(yōu)選的，因?yàn)樯院笮纬傻目刂茤烹姌O能夠在覆蓋浮柵電極的三個(gè)表面的同時(shí)保持與第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的邊緣相距一特定距離。
[0116]如果控制柵電極覆蓋浮柵電極的三個(gè)表面，則控制柵電極與浮柵電極之間的面對(duì)面積增加，從而存儲(chǔ)器基元的耦合比可以提高。
[0117]此外，如果絕緣層13的收縮量y達(dá)到浮柵電極16-FG的在柵極絕緣層15側(cè)的表面內(nèi)側(cè)，則柵極絕緣層15有時(shí)與絕緣層13 —起被蝕刻。這是因?yàn)樵诤芏嗲闆r下絕緣層13和柵極絕緣層15 二者都是氧化硅層。
[0118]出于這個(gè)原因，絕緣層13的收縮量y應(yīng)當(dāng)優(yōu)選被設(shè)定為這樣的值:使得絕緣層13在第三方向上的表面位于浮柵電極16-FG的在柵極絕緣層15側(cè)的表面外側(cè)。
[0119]接下來(lái)，如圖15中所示，通過(guò)例如各向同性蝕刻選擇性地去除側(cè)壁掩膜層14b。結(jié)果，具有適于分隔浮柵電極16-FG的預(yù)定寬度的硬掩膜層14a單獨(dú)留在絕緣層13上。
[0120]S卩，通過(guò)上述步驟，同樣可以實(shí)現(xiàn)通過(guò)常規(guī)硬掩膜層收縮技術(shù)獲得的優(yōu)點(diǎn)。此外，由于可以跳過(guò)常規(guī)執(zhí)行的硬掩膜層(整體掩膜)收縮步驟，可以減小硬掩膜層14a的初始厚度，并且可以以高精確度設(shè)定其寬度。
[0121]此外，通過(guò)上述步驟，在如下所述的對(duì)控制柵進(jìn)行構(gòu)圖的過(guò)程中可以逐個(gè)存儲(chǔ)器基元地使單個(gè)NAND串(在第二方向上延伸的一個(gè)層)中的浮柵電極16-FG被安全地分隔開(kāi)。
[0122]接下來(lái)，如圖16中所示，通過(guò)例如CVD方法制備用于覆蓋鰭結(jié)構(gòu)Fin的整個(gè)表面的電極間絕緣層(例如，Si02/Si3N4/Si02)17。然后，形成用于覆蓋鰭結(jié)構(gòu)Fin并且完全填充鰭結(jié)構(gòu)Fin之間的間隔的第二導(dǎo)電層(例如多晶硅層)18a。
[0123]此處，如圖17中所示，通過(guò)CMP拋光第二導(dǎo)電層18a的上表面和電極間絕緣層17的一部分。此時(shí)，硬掩膜層14a的上表面可以用作CMP的終點(diǎn)。
[0124]然后，通過(guò)例如CVD在第二導(dǎo)電層18a上形成第二導(dǎo)電層(例如金屬層)18b。
[0125]此外，如果需要，可以通過(guò)CMP平坦化第二導(dǎo)電層18b的上表面(第一方向上的表面)。在這種情況下，應(yīng)當(dāng)優(yōu)選在將諸如氧化硅的絕緣層形成于第二導(dǎo)電層18b上之后進(jìn)行該 CMP。
[0126]接下來(lái)，如圖18和19中所示，通過(guò)PEP在第二導(dǎo)電層18b上形成抗蝕劑圖形19。使用抗蝕劑圖形19作為掩膜對(duì)控制柵電極18-CG進(jìn)行構(gòu)圖。
[0127]用于進(jìn)行構(gòu)圖的抗蝕劑圖形19包括在第三方向上延伸的線(xiàn)和間隔圖形。由此，完全去除未被抗蝕劑圖形19覆蓋的區(qū)域內(nèi)的第一和第二導(dǎo)電層16和18以及電極間絕緣層17。
[0128]同時(shí)，在未被抗蝕劑圖形19覆蓋的區(qū)域中的浮柵電極16-FG也被去除。S卩，在單個(gè)NAND串中，通過(guò)該步驟逐個(gè)存儲(chǔ)器基元地將組成在第二方向上延伸的單個(gè)層的浮柵電極16-FG彼此分隔開(kāi)。
[0129]注意，即使在未被抗蝕劑圖形19覆蓋的區(qū)域中，被硬掩膜層14a覆蓋的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4以及絕緣層11和13也未被去除。
[0130]此外，在控制柵電極18-CG的構(gòu)圖工藝期間，在未被抗蝕劑圖形19覆蓋的區(qū)域內(nèi)的硬掩膜層14a在用作掩膜的同時(shí)被蝕刻到特定程度。結(jié)果，硬掩膜層14a的橫截面形狀在未被覆蓋的區(qū)域內(nèi)具有圓部分，如圖18和19中所示。
[0131]因此，如圖20中所示，硬掩膜層14a在第三方向上具有這樣的橫截面形狀:其在被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中具有拐角部分的形狀，并且在未被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中具有圓部分的形狀。
[0132]當(dāng)在被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中硬掩膜層14a在第三方向上的橫截面形狀具有拐角部分的形狀時(shí)，可以提高逐個(gè)存儲(chǔ)器基元地分隔浮柵電極16-FG的精確度。
[0133]當(dāng)在未被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中硬掩膜層14a在第三方向上的橫截面形狀具有圓部分的形狀時(shí)，用層間絕緣層填充字線(xiàn)(控制柵電極18-CG)之間的間隔的容易程度可以提高，如下文中所述。
[0134]之后，去除抗蝕劑圖形19。
[0135]最后，盡管未示出這一點(diǎn)，但是通過(guò)例如CVD使用層間絕緣層(例如氧化硅層)填充具有線(xiàn)和間隔圖形的控制柵電極18-CG之間的間隔。
[0136]通過(guò)上述工藝制成圖1-4中的VG-FG型VLB。
[0137]注意，由于在以上實(shí)例中絕緣層11、13和15是氧化硅層的狀況，因此側(cè)壁掩膜層14b是氮化硅層；然而它們不限于此，并且，如果絕緣層11、13和15是氮化硅層，則側(cè)壁掩膜層14b可以是氧化硅層。
[0138]此外，如果側(cè)壁掩膜層14b是包含碳(c)的抗蝕劑層，則可以通過(guò)灰化進(jìn)行選擇性去除側(cè)壁掩膜層14b的步驟。如果當(dāng)側(cè)壁掩膜層14b被去除時(shí)到硬掩膜層14a的蝕刻(尺寸減小)的效果不可接受，則使用含碳抗蝕劑層作為側(cè)壁掩膜層14b來(lái)抑制在去除側(cè)壁掩膜層14b時(shí)硬掩膜層14a的尺寸變化。
[0139]另一方面，灰化需要熱，所述熱可能損壞硬掩膜層14a。如果存在熱可能?chē)?yán)重?fù)p壞硬掩膜層14a的可能性，則應(yīng)當(dāng)像在上述工藝中那樣優(yōu)選通過(guò)例如各向同性蝕刻來(lái)去除側(cè)壁掩膜層14b。
[0140]制造方法的第二實(shí)例
[0141]圖21-31示出了圖1-4中的VG-FG型VLB的制造方法的第二實(shí)例。
[0142]該第二實(shí)例的特征在于硬掩膜層14a由第一層14a_l和第二層14a_2構(gòu)成的層疊結(jié)構(gòu)。該層疊結(jié)構(gòu)允許在蝕刻條件之間選擇掩膜材料，所述蝕刻條件例如是形成鰭結(jié)構(gòu)時(shí)的條件和分隔浮柵電極時(shí)的條件。
[0143]最初，如圖21中所示，在半導(dǎo)體襯底10上形成:絕緣層11和13 ;第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4 ;以及作為掩膜層14a的第一和第二層14a_l和14a_2。除了硬掩膜層14a的材料之外，此處使用的材料例如是在第一實(shí)例中使用的材料。
[0144]在硬掩膜層14a中，作為下層的第一層14a_l包含選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。第一層14a_l例如是氮化鋁層。
[0145]在硬掩膜層14a中，作為上層的第二層14a_2可以由選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物形成，或者可以由包含與在下文中描述的側(cè)壁掩膜層中使用的元素相同的元素的材料形成。第二層14a_2例如是氮化鈦層。
[0146]此外，例如，第二層14a_2可以是氧化硅層、氮化硅層和含碳抗蝕劑層中的任何一種。
[0147]現(xiàn)在，如圖22所示，通過(guò)PEP在絕緣層14a上形成抗蝕劑圖形。然后，使用抗蝕劑圖形作為掩膜通過(guò)RIE對(duì)絕緣層14a進(jìn)行構(gòu)圖。絕緣層14a在第三方向上的寬度被設(shè)定為適于下文中描述的浮柵電極的分隔工藝的值。之后，去除抗蝕劑圖形。
[0148]然后，如圖23所示，在絕緣層13上形成覆蓋絕緣層14a的絕緣層14b。如上所述，絕緣層14b例如是氮化硅層。注意，替代地，絕緣層14b可以是氧化硅層或者含碳抗蝕劑層。
[0149]然后，通過(guò)各向異性蝕刻來(lái)蝕刻絕緣層14b以將絕緣層14b僅保留在絕緣層14a的側(cè)壁上。結(jié)果，形成了側(cè)壁掩膜層14b，如圖24所示。
[0150]接下來(lái)，如圖25中所示，使用硬掩膜層14a的第二層14a_2和側(cè)壁掩膜層14b作為掩膜，通過(guò)各向異性蝕刻，絕緣層13、第四半導(dǎo)體層12-4、絕緣層13、第三半導(dǎo)體層12-3、絕緣層13、第二半導(dǎo)體層12-2、絕緣層13和第一半導(dǎo)體層12-1以上述順序被蝕刻。此時(shí)，絕緣層11的作為器件分隔絕緣層的部分也被蝕刻。
[0151]結(jié)果,形成了鰭結(jié)構(gòu)Fin。
[0152]注意，在該實(shí)例中，硬掩膜層14a的第二層14a_2可以由在用于形成鰭結(jié)構(gòu)Fin的蝕刻條件中完全用作掩膜的材料形成。作為這種材料的例子，可以使用氮化鈦層。
[0153]然后如圖26中所示，順序地凹陷蝕刻第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4，形成柵極絕緣層(例如，氧化硅層)15，形成浮柵電極16-FG，并且凹陷蝕刻絕緣層13。
[0154]此處使用的步驟和條件與上述第一實(shí)例(參考圖10-14)中的那些相同。因此，省略詳細(xì)描述。
[0155]注意，此時(shí)，浮柵電極16-FG以自對(duì)準(zhǔn)方式在上下方向(第一方向)上通過(guò)絕緣層13而被彼此分隔；然而，它們?nèi)匀辉诖怪庇趫D26繪制的第二方向上彼此連接，S卩，此時(shí)它們被認(rèn)為是一個(gè)半導(dǎo)體層(一個(gè)NAND串)。
[0156]接下來(lái)，如圖27中所示，通過(guò)例如各向同性蝕刻選擇性地去除硬掩膜層14b的第二層14a-2和側(cè)壁掩膜層14b。結(jié)果，具有適于分隔浮柵電極16-FG的預(yù)定寬度的硬掩膜層14a的第一層14a-l單獨(dú)留在絕緣層13上。
[0157]注意，硬掩膜層14b的第二層14a_2和側(cè)壁掩膜層14b可以在相同的蝕刻條件下同時(shí)被去除，或者在不同的蝕刻條件下分開(kāi)被去除。
[0158]此外，在該步驟中，可以選擇性地去除僅側(cè)壁掩膜層14b，并且可以不觸及硬掩膜層14a的弟_■層14a_2。
[0159]接下來(lái)，如圖28中所示，通過(guò)例如CVD方法制備用于覆蓋鰭結(jié)構(gòu)Fin的整個(gè)表面的電極間絕緣層(例如，Si02/Si3N4/Si02)17。然后，形成用于覆蓋鰭結(jié)構(gòu)Fin并且完全填充鰭結(jié)構(gòu)Fin之間的間隔的第二導(dǎo)電層(例如多晶硅層)18a。
[0160]此處，如圖29中所示，通過(guò)CMP拋光第二導(dǎo)電層18a的上表面和電極間絕緣層17的一部分。此時(shí)，作為硬掩膜層的第一層14a-l的上表面可以用作CMP的終點(diǎn)。
[0161]然后，第二導(dǎo)電層(例如金屬層)18b是通過(guò)例如CVD的第二導(dǎo)電層18a。
[0162]此外，如果需要，可以通過(guò)CMP平坦化第二導(dǎo)電層18b的上表面(第一方向上的表面)。在這種情況下，應(yīng)當(dāng)優(yōu)選在將諸如氧化硅的絕緣層形成于第二導(dǎo)電層18b上之后進(jìn)行所述CMP。
[0163]接下來(lái)，如圖30和31中所示，通過(guò)PEP在第二導(dǎo)電層18b上形成抗蝕劑圖形19。使用抗蝕劑圖形19作為掩膜來(lái)對(duì)控制柵電極18-CG進(jìn)行構(gòu)圖。
[0164]用于進(jìn)行構(gòu)圖的抗蝕劑圖形19包括在第三方向上延伸的線(xiàn)和間隔圖形。由此，完全去除了未被抗蝕劑圖形19覆蓋的區(qū)域內(nèi)的第一和第二導(dǎo)電層16和18以及電極間絕緣層17。
[0165]同時(shí)，也去除了在未被抗蝕劑圖形19覆蓋的區(qū)域中的浮柵電極16-FG。S卩，在單個(gè)NAND串中，通過(guò)該步驟逐個(gè)存儲(chǔ)器基元地將組成在第二方向上延伸的單個(gè)層的浮柵電極16-FG彼此分隔開(kāi)。
[0166]注意，即使在未被抗蝕劑圖形19覆蓋的區(qū)域中，被作為硬掩膜層的第一層14a_l覆蓋的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4以及絕緣層11和13也未被去除。
[0167]此外，在控制柵電極18-CG的構(gòu)圖工藝期間，在未被抗蝕劑圖形19覆蓋的區(qū)域中的第一層(硬掩膜層)14a_l在用作掩膜的同時(shí)被蝕刻到特定程度。結(jié)果，硬掩膜層14a的橫截面形狀在未被覆蓋的區(qū)域內(nèi)具有圓的部分，如圖30和31中所示。
[0168]之后，去除抗蝕劑圖形19。
[0169]最后，盡管未示出這一點(diǎn)，但是通過(guò)例如CVD使用層間絕緣層(例如氧化硅層)填充具有線(xiàn)和間隔圖形的控制柵電極18-CG之間的間隔。
[0170]通過(guò)上述工藝制成圖1-4中的VG-FG型VLB。
[0171]注意，如在第一實(shí)例部分中所提及的，可以在該實(shí)例中類(lèi)似地修改材料和步驟。例如，如果側(cè)壁掩膜層14b是包含碳(c)的抗蝕劑層，則可以通過(guò)灰化進(jìn)行用于選擇性去除側(cè)壁掩膜層14b的步驟。
[0172][第二實(shí)施例]
[0173]第二實(shí)施例涉及第一實(shí)施例的修改例。
[0174]與第一實(shí)施例相比，該實(shí)例的特征在于電荷存儲(chǔ)層的雙浮柵結(jié)構(gòu)，其包括兩個(gè)浮柵電極(導(dǎo)電層)。所述雙浮柵結(jié)構(gòu)具有諸如下述的優(yōu)點(diǎn):電荷存儲(chǔ)層中電荷量增加，以及電荷量的可控制性提高。
[0175]注意，可以用電荷俘獲層(絕緣層)替代下層浮柵電極。這種結(jié)構(gòu)被稱(chēng)為混合基元結(jié)構(gòu)。此外，電荷存儲(chǔ)層的數(shù)目不限于兩層，而是可以為三層或更多層。
[0176]結(jié)構(gòu)
[0177]圖32示出了 VG-FG型VLB的結(jié)構(gòu)。圖33是示出沿著箭頭A所見(jiàn)的圖32中的結(jié)構(gòu)的側(cè)視圖。圖34是沿著圖33中的線(xiàn)XXXIV-XXXIV截取的橫截面視圖。圖35是沿著圖33中的線(xiàn)XXXV-XXXV截取的橫截面視圖。
[0178]在該實(shí)施例中，解釋不同于上述第一實(shí)施例(圖1-4中的VG-FG型VLB)的技術(shù)點(diǎn)。即，用相同的附圖標(biāo)記指示與第一實(shí)施例部分中解釋的要素對(duì)應(yīng)的要素，并且省略了被認(rèn)為是冗余的解釋。
[0179]在絕緣層11上，設(shè)置第一、第二、第三和第四半導(dǎo)體層(有源區(qū))12-1、12-2、12_3和12-4。第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4通過(guò)絕緣層13而彼此絕緣。用作硬掩膜層的絕緣層14a被設(shè)置在第四半導(dǎo)體層12-4上的絕緣層13上，在這四個(gè)半導(dǎo)體層當(dāng)中，所述第四半導(dǎo)體層12-4設(shè)置在最上面。
[0180]第一、第二、第三和第四NAND串(存儲(chǔ)器串)S1、S2、S3和S4分別使用第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4作為溝道。第一、第二、第三和第四NAND串51、S2、S3和S4中的每一個(gè)包括在所述第二方向上串聯(lián)連接的存儲(chǔ)器基元MC。
[0181]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存儲(chǔ)器基元MC中的每一個(gè)都在所述第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4的在與所述第一和第二方向垂直的第三方向上的表面上包括柵極絕緣層(隧道氧化層)15、第一浮柵電極16-FG1、電極間絕緣層20、第二浮柵電極16-FG2、電極間絕緣層17以及控制柵電極18-CG。
[0182]第一浮柵電極16-FG1包括第一導(dǎo)電層(例如導(dǎo)電多晶娃層)，并且第二浮柵電極16-FG2包括第二導(dǎo)電層(例如導(dǎo)電多晶娃層)。
[0183]第一和第二浮柵電極16-FG1和16-FG2的第一和第二導(dǎo)電層獨(dú)立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存儲(chǔ)器基元MC。
[0184]此外，在本實(shí)施例中，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4在所述第三方向上的寬度窄于絕緣層13在所述第三方向上的寬度，并且存儲(chǔ)器基元MC的浮柵電極16-FG1和16-FG2被容納在絕緣層13之間的凹陷中。
[0185]控制柵電極18-CG包括第三導(dǎo)電層(例如，導(dǎo)電多晶硅層)，該第三導(dǎo)電層在沿著第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0186]此處，在本實(shí)施例中，如在第一實(shí)施例部分中所描述的，在被控制柵電極18-CG覆蓋的區(qū)域內(nèi)，用作硬掩膜的絕緣層14a在第三方向上具有寬度tl，該寬度tl等于或窄于第四半導(dǎo)體層12-4在第三方向上的寬度t2，以便分隔在第一、第二、第三和第四NAND串S1、
52、S3和S4中串聯(lián)連接的存儲(chǔ)器基元MC的浮柵電極16-FG1和16-FG2。
[0187]由于存儲(chǔ)器基元MC的浮柵電極16-FG1和16-FG2的分隔工藝，絕緣層14a在第三方向上的橫截面形狀變化。所述橫截面形狀在被控制柵電極18-CG覆蓋的區(qū)域中具有尖銳拐角(如圖34中)，而在未被控制柵電極18-CG覆蓋的區(qū)域中具有圓拐角(如圖35中)。
[0188]通過(guò)上述結(jié)構(gòu)，能夠?qū)崿F(xiàn)可以跳過(guò)作為硬掩膜層的絕緣層14a的收縮步驟(各向同性蝕刻)的制造方法。將在下文中描述細(xì)節(jié)。可以減小絕緣層14a的初始厚度，并且可以以高精確度形成絕緣層14a在第三方向上的寬度。
[0189]材料
[0190]像在第一實(shí)施例中一樣，可以從適于各代半導(dǎo)體存儲(chǔ)器的材料中任意選擇用于上述VG-FG型VLB的材料。由于已經(jīng)在第一實(shí)施例部分中詳細(xì)解釋了這樣的材料的例子，此處避免重復(fù)。
[0191]注意，電極間絕緣層20與電極間絕緣層17在材料方面是不同的，并且應(yīng)當(dāng)優(yōu)選由允許在第一和第二浮柵電極16-FG1和16-FG2之間輸運(yùn)電荷的材料形成。例如，與柵極絕緣層15的情況一樣，電極間絕緣層20用作隧道絕緣層(例如，氧化硅層)。
[0192]制造方法的實(shí)例
[0193]圖36-45示出了圖32_35中的VG-FG型VLB的制造方法的實(shí)例。
[0194]最初，如圖36中所示，與在第一實(shí)施例的制造方法部分的第一實(shí)例(參考圖5-11)中描述的工藝一致地，在鰭結(jié)構(gòu)Fin中在第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4的在第三方向上的表面上形成柵極絕緣層(隧道絕緣層)15。
[0195]此處，在圖36中通過(guò)相同的附圖標(biāo)記表示與圖5-11中示出的工藝一致地形成的結(jié)構(gòu)要素。
[0196]接下來(lái)，如圖12中所示，通過(guò)例如CVD方法使用用作多晶硅層的第一導(dǎo)電層16覆蓋鰭結(jié)構(gòu)Fin的整個(gè)表面。第一導(dǎo)電層16完全填充兩個(gè)在第三方向上彼此相鄰的鰭結(jié)構(gòu)Fin之間的間隔。
[0197]此外，通過(guò)例如CMP來(lái)平坦化第一導(dǎo)電層16的上表面。此時(shí)，絕緣層14a的上表面可以用作CMP的終點(diǎn)。
[0198]注意，在考慮到與存儲(chǔ)器基元一起形成的選擇晶體管的情況進(jìn)行所述CMP。由于與在第一實(shí)施例部分中闡述的相同的原因，可以省略該CMP。
[0199]然后，通過(guò)對(duì)第一導(dǎo)電層16進(jìn)行RIE，在鰭結(jié)構(gòu)Fin的凹陷中形成第一浮柵電極16-FG1，如圖37中所示。即，浮柵電極16-FG1以自對(duì)準(zhǔn)的方式在上下方向(第一方向)上通過(guò)絕緣層13而彼此分隔開(kāi)。
[0200]接下來(lái)，如圖38所示，通過(guò)SPA等離子體產(chǎn)生技術(shù)在第一浮柵電極16-FG1——即，第一浮柵電極16-FG1的表面——上形成電極間絕緣層(隧道絕緣層)20。
[0201]然后，如圖39中所示，與如圖36中用于形成第一浮柵電極16-FG1的工藝一致地形成第二浮柵電極16-FG2。第二浮柵電極16-FG2，像第一浮柵電極16-FG1 —樣，以自對(duì)準(zhǔn)的方式在上下方向(第一方向)上通過(guò)絕緣層13而彼此分隔開(kāi)。
[0202]注意，在該時(shí)間點(diǎn)，在鰭結(jié)構(gòu)Fin的凹陷中，第一和第二浮柵電極16-FG1和16-FG2在垂直于圖39繪制的第二方向上延伸，并且當(dāng)它們被認(rèn)為是一個(gè)半導(dǎo)體層(一個(gè)NAND串)時(shí)它們?nèi)匀槐舜诉B接。
[0203]然后，如圖40中所示，通過(guò)例如濕法蝕刻或者使用HF/NH3氣體的各向同性干法蝕亥IJ，凹陷蝕刻絕緣層13在第三方向上的表面。
[0204]此處，絕緣層13的收縮量y (蝕刻寬度)應(yīng)當(dāng)優(yōu)選被設(shè)定為這樣的值:使得絕緣層13在第三方向上的表面位于浮柵電極16-FG1在第三方向上的兩個(gè)表面當(dāng)中的在柵極絕緣層15側(cè)的表面外側(cè)。
[0205]接下來(lái)，如圖41中所示，通過(guò)例如各向同性蝕刻，選擇性地去除側(cè)壁掩膜層14b。結(jié)果，具有適于分隔第一和第二浮柵電極16-FG1和16-FG2的預(yù)定寬度的硬掩膜層14a單獨(dú)留在絕緣層13上。
[0206]S卩，通過(guò)上述步驟，可以實(shí)現(xiàn)通過(guò)常規(guī)硬掩膜層收縮技術(shù)獲得的相同優(yōu)點(diǎn)。此外，由于可以跳過(guò)常規(guī)執(zhí)行的硬掩膜層(整體掩膜)的收縮步驟，可以減小硬掩膜層14a的初始厚度，并且可以以高精確度設(shè)定其寬度。
[0207]此外，通過(guò)上述步驟，在如下所述對(duì)控制柵進(jìn)行構(gòu)圖的過(guò)程中可以逐個(gè)存儲(chǔ)器基元地使單個(gè)NAND串(在第二方向上延伸的一個(gè)層)中的第一和第二浮柵電極16-FG1和16-FG2被安全地分隔開(kāi)。
[0208]接下來(lái)，如圖42中所示，通過(guò)例如CVD方法制備用于覆蓋鰭結(jié)構(gòu)Fin的整個(gè)表面的電極間絕緣層17。然后，形成用于覆蓋鰭結(jié)構(gòu)Fin并且完全填充鰭結(jié)構(gòu)Fin之間的間隔的第二導(dǎo)電層18a。
[0209]此處，如圖43中所示，通過(guò)CMP拋光第二導(dǎo)電層18a的上表面和電極間絕緣層17的一部分。此時(shí)，硬掩膜層14a的上表面可以用作CMP的終點(diǎn)。
[0210]然后，通過(guò)例如CVD在第二導(dǎo)電層18a上形成第二導(dǎo)電層(例如金屬層)18b。
[0211]此外，如果需要，可以通過(guò)CMP平坦化第二導(dǎo)電層18b的上表面(第一方向上的表面)。在這種情況下，應(yīng)當(dāng)優(yōu)選在將諸如氧化硅的絕緣層形成于第二導(dǎo)電層18b上之后進(jìn)行該 CMP。
[0212]接下來(lái)，如圖44和45中所示，通過(guò)PEP在第二導(dǎo)電層18b上形成抗蝕劑圖形19。使用抗蝕劑圖形19作為掩膜對(duì)控制柵電極18-CG進(jìn)行構(gòu)圖。
[0213]用于進(jìn)行構(gòu)圖的抗蝕劑圖形19包括在第三方向上延伸的線(xiàn)和間隔圖形。由此，完全去除未被抗蝕劑圖形19覆蓋的區(qū)域內(nèi)的第一和第二導(dǎo)電層16和18以及電極間絕緣層17。
[0214]同時(shí)，在未被抗蝕劑圖形19覆蓋的區(qū)域內(nèi)的第一和第二浮柵電極16-FG1和16-FG2也被去除。S卩，在單個(gè)NAND串中，通過(guò)該步驟逐個(gè)存儲(chǔ)器基元地將組成在第二方向上延伸的單個(gè)層的第一和第二浮柵電極16-FG1和16-FG2彼此分隔開(kāi)。
[0215]注意，即使在未被抗蝕劑圖形19覆蓋的區(qū)域中，被硬掩膜層14a覆蓋的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4以及絕緣層11和13也未被去除。
[0216]此外，在控制柵電極18-CG的構(gòu)圖工藝期間，在未被抗蝕劑圖形19覆蓋的區(qū)域內(nèi)的硬掩膜層14a在用作掩膜的同時(shí)被蝕刻到特定程度。結(jié)果，硬掩膜層14a的橫截面形狀在未被覆蓋的區(qū)域內(nèi)具有圓部分，如圖44和45中所示。
[0217]因此，當(dāng)在被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中硬掩膜層14a在第三方向上的橫截面形狀具有拐角部分的形狀時(shí)，可以提高逐個(gè)存儲(chǔ)器基元地分隔浮柵電極16-FG1和16-FG2的精確度。
[0218]當(dāng)在未被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中硬掩膜層14a在第三方向上的橫截面形狀具有圓部分的形狀時(shí)，用層間絕緣層填充字線(xiàn)(控制柵電極18-CG)之間的間隔的容易程度可以提高，如下文中所述。
[0219]之后，去除抗蝕劑圖形19。
[0220]最后，盡管未示出這一點(diǎn)，但是通過(guò)例如CVD使用層間絕緣層(例如氧化硅層)填充具有線(xiàn)和間隔圖形的控制柵電極18-CG之間的間隔。
[0221 ] 通過(guò)上述工藝制成圖32-35中的VG-FG型VLB。
[0222][第三實(shí)施例]
[0223]該實(shí)例的特征在于在鰭結(jié)構(gòu)中穿過(guò)第一、第二、第三和第四半導(dǎo)體層(層疊的溝道有源區(qū))的電極。該電極提高存儲(chǔ)器基元的數(shù)據(jù)擦除操作(從浮柵電極提取電荷)的效率。
[0224]注意，本實(shí)施例可以與第一和第二實(shí)施例及下文中將描述的每個(gè)實(shí)施例相結(jié)合使用。
[0225]結(jié)構(gòu)
[0226]圖46示出了 VG-FG型VLB的結(jié)構(gòu)。圖47是示出沿著箭頭A所見(jiàn)的圖46中的結(jié)構(gòu)的側(cè)視圖。圖48是沿著圖47中的線(xiàn)XLVII1-XLVIII截取的橫截面視圖。圖49是沿著圖47中的線(xiàn)XLIX-XLIX截取的橫截面視圖。
[0227]該實(shí)施例基于上述第一實(shí)施例的結(jié)構(gòu)(圖1-4中的VG-FG型VLB)，并且解釋不同于所述結(jié)構(gòu)的技術(shù)點(diǎn)。即，用相同的附圖標(biāo)記表示與第一實(shí)施例中解釋的要素對(duì)應(yīng)的要素，并且省略了被認(rèn)為是冗余的解釋。
[0228]在絕緣層11上，設(shè)置第一、第二、第三和第四半導(dǎo)體層(有源區(qū))12-1、12-2、12_3和12-4。第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4優(yōu)選通過(guò)絕緣層13而彼此絕緣。用作硬掩膜層的絕緣層14a和14b被設(shè)置在第四半導(dǎo)體層12-4上的絕緣層13上，在這四個(gè)半導(dǎo)體層當(dāng)中，第四半導(dǎo)體層12-4被設(shè)置在最上面。
[0229]絕緣層14a包含選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。例如，絕緣層14a包含氮化鋁(A1N)。絕緣層14b可以可選地是氧化硅層、氮化硅層、或者含碳抗蝕劑層。例如，絕緣層14b包含氮化娃層。
[0230]S卩，用于絕緣層14a的材料不同于用于絕緣層14b的材料，換而言之，用于絕緣層14a的材料具有相對(duì)于絕緣層14b的蝕刻選擇比。
[0231]在鰭結(jié)構(gòu)Fin中，槽(slit)在第一方向上穿過(guò)用作硬掩膜的絕緣層14a以及第一、第二、第三、第四半導(dǎo)體層12-1、12-2、12-3和12-4。
[0232]在所述槽內(nèi)，絕緣層(例如，氧化硅層)22覆蓋第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4在第三方向上的表面。此外,在該槽內(nèi)形成導(dǎo)電層(例如，金屬層和導(dǎo)電多晶娃層)21。
[0233]導(dǎo)電層21的上表面(第一方向上的表面)至少低于絕緣層14a的在半導(dǎo)體襯底10側(cè)的表面(即，與導(dǎo)電層21的表面相比，導(dǎo)電層21的上表面更靠近半導(dǎo)體襯底10)。在所述槽內(nèi)在導(dǎo)電層21上形成用作硬掩膜的絕緣層14b。在該實(shí)施例中，絕緣層14b的上表面低于絕緣層14a的上表面；然而，這兩個(gè)表面可以被設(shè)置在相同的水平面。
[0234]導(dǎo)電層21用作例如擦除電極，在鰭結(jié)構(gòu)Fin中的存儲(chǔ)器基元MC的數(shù)據(jù)擦除操作中向所述擦除電極施加正電壓，以得到更好的擦除效率。
[0235]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存儲(chǔ)器基元MC中的每一個(gè)都在所述第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在與所述第一和第二方向垂直的第三方向上的表面上包括柵極絕緣層(隧道氧化層)15、浮柵電極16-FG、電極間絕緣層17以及控制柵電極18-CG。
[0236]浮柵電極16-FG的第一導(dǎo)電層獨(dú)立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存儲(chǔ)器基元MC。
[0237]此外，在本實(shí)施例中，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4在所述第三方向上的寬度窄于絕緣層13在所述第三方向上的寬度，并且存儲(chǔ)器基元MC的浮柵電極16-FG被容納在絕緣層13之間的凹陷中。
[0238]控制柵電極18-CG包括第二導(dǎo)電層(例如，導(dǎo)電多晶硅層)，該第二導(dǎo)電層沿著第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0239]此處，在本實(shí)施例中，如在第一實(shí)施例部分中所描述的，在被控制柵電極18-CG覆蓋的區(qū)域內(nèi)，用作硬掩膜的絕緣層14a和14b在第三方向上具有總寬度tl，該總寬度tl等于或窄于第四半導(dǎo)體層12-4在第三方向上的寬度t2，以便分隔在第一、第二、第三和第四NAND串S1、S2、S3和S4中串聯(lián)連接的存儲(chǔ)器基元MC的浮柵電極16-FG。
[0240]由于存儲(chǔ)器基元MC的浮柵電極16-FG的分隔工藝，絕緣層14a在第三方向上的橫截面形狀變化。所述橫截面形狀在被控制柵電極18-CG覆蓋的區(qū)域中具有尖銳拐角(如圖48中)，而在未被控制柵電極18-CG覆蓋的區(qū)域中具有圓拐角(如圖49中)。
[0241]通過(guò)上述結(jié)構(gòu)，能夠?qū)崿F(xiàn)可以跳過(guò)作為硬掩膜層的絕緣層14a的收縮步驟(各向同性蝕刻)的制造方法。將在下文中描述細(xì)節(jié)。可以減小絕緣層14a的初始厚度，并且可以以高精確度形成絕緣層14a在第三方向上的寬度。
[0242]材料
[0243]像在第一實(shí)施例中一樣,可以從適于各代半導(dǎo)體存儲(chǔ)器的材料中任意選擇用于上述VG-FG型VLB的材料。由于已經(jīng)在第一實(shí)施例部分中詳細(xì)解釋了這樣的材料的例子，此處避免重復(fù)。
[0244]注意，導(dǎo)電層21包含金屬層和導(dǎo)電多晶硅層。例如，導(dǎo)電層21包含在浮柵電極16-FG中使用的相同的材料。
[0245]制造方法的實(shí)例
[0246]圖50-58示出了圖46_49中的VG-FG型VLB的制造方法的實(shí)例。
[0247]最初，如圖46所示，例如，準(zhǔn)備面取向?yàn)?100)并且相對(duì)電阻為10_20 Ω cm的p型或η型硅襯底作為半導(dǎo)體襯底10。在半導(dǎo)體襯底10上，交替形成作為氧化硅層的絕緣層11和13以及作為多晶硅層的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4。然后，在絕緣層13上形成作為硬掩膜層的絕緣層14a(例如，氮化鋁層)。
[0248]現(xiàn)在，如圖51所示，通過(guò)PEP在絕緣層14a上形成抗蝕劑圖形。然后，使用抗蝕劑圖形作為掩膜通過(guò)RIE對(duì)絕緣層14a進(jìn)行構(gòu)圖。絕緣層14a在第三方向上的寬度被設(shè)定為適于下文中描述的浮柵電極的分隔工藝的值。此外，絕緣層14a具有與半導(dǎo)體襯底10的表面平行并且在與第三方向正交的第二方向(垂直于圖51繪制)上延伸的槽。之后，去除抗蝕劑圖形。
[0249]然后，如圖52所示，通過(guò)PEP在絕緣層13和14a上形成抗蝕劑圖形23?？刮g劑圖形23具有與絕緣層14a中的槽對(duì)應(yīng)的開(kāi)口。然后，使用絕緣層14a和抗蝕劑圖形23作為掩膜，通過(guò)RIE蝕刻絕緣層13以及第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4。
[0250]結(jié)果，如圖53中所示，穿過(guò)絕緣層13以及第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3 和 12-4 形成槽。
[0251]接下來(lái)，如圖54中所示，通過(guò)例如熱氧化，在所述槽中形成絕緣層(例如，氧化硅層)22，以鑲嵌(fit)在第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在第三方向上的表面上。
[0252]然后，通過(guò)例如LPCVD在絕緣層13和14a上形成用于填充所述槽的導(dǎo)電層(例如，導(dǎo)電多晶硅層)21。此外，如圖56中所示，導(dǎo)電層21被蝕刻從而僅存在于所述槽中。
[0253]此處，在回蝕刻之后，將導(dǎo)電層21的上表面(層疊的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在第一方向上的表面)設(shè)定為低于用作硬掩膜層的絕緣層14a的上表面，并且優(yōu)選地，接近(in proximity to)在其它絕緣層13當(dāng)中被設(shè)置在最上面的絕緣層13的上表面。
[0254]接下來(lái)，如圖57中所示，在最上面的絕緣層13上形成絕緣層14b以覆蓋絕緣層14a。絕緣層14b可以可選地是氧化硅層、氮化硅層、或者含碳抗蝕劑層。如果絕緣層14a是氮化鋁層，則絕緣層14b應(yīng)當(dāng)優(yōu)選是氮化硅層。
[0255]然后，通過(guò)各向異性蝕刻來(lái)蝕刻絕緣層14b以留在所述槽中和用作硬掩膜層的絕緣層14a的側(cè)壁上。結(jié)果，絕緣層14b變成側(cè)壁掩膜層。
[0256]接下來(lái)，如圖58中所示，使用硬掩膜層14a和側(cè)壁掩膜層14b作為掩膜，通過(guò)各向異性蝕刻，絕緣層13、第四半導(dǎo)體層12-4、絕緣層13、第三半導(dǎo)體層12-3、絕緣層13、第二半導(dǎo)體層12-2、絕緣層13和第一半導(dǎo)體層12-1以上述順序被蝕刻。此時(shí)，絕緣層11的作為器件分隔絕緣層的一部分也被蝕刻。
[0257]結(jié)果，形成了鰭結(jié)構(gòu)Fin。
[0258]之后執(zhí)行的工藝與第一實(shí)施例中的那些(參考圖10-20)相同，并且省略詳細(xì)解釋。
[0259]通過(guò)上述工藝制成圖46-49中的VG-FG型VLB。
[0260]注意，在該制造方法中，與第一實(shí)施例的制造方法相比，作為擦除電極的導(dǎo)電層21可以用僅僅一個(gè)附加的PEP步驟形成。此外，用作擦除電極的導(dǎo)電層21可以提高擦除操作的效率。
[0261][第四實(shí)施例]
[0262]本實(shí)施例的特征在于:在鰭結(jié)構(gòu)延伸的第二方向上交替設(shè)置浮柵電極和控制柵電極。
[0263]在這種情況下，兩個(gè)控制柵電極覆蓋一個(gè)浮柵電極的在第二方向上的兩個(gè)側(cè)面。由此，與第一實(shí)施例相比，控制柵電極與浮柵電極之間的面對(duì)面積增加，結(jié)果，控制柵電極可以以更高的可控制性控制浮柵電極中的電荷量。
[0264]結(jié)構(gòu)
[0265]圖59示出了 VG-FG型VLB的結(jié)構(gòu)。圖60是圖59中的鰭結(jié)構(gòu)的平面圖；圖61是示出沿著箭頭A所見(jiàn)的圖59中的結(jié)構(gòu)的側(cè)視圖。圖62是沿著圖61中的線(xiàn)LXI1-LXII截取的橫截面視圖。圖63是沿著圖61中的線(xiàn)LXII1-LXIII截取的橫截面視圖。
[0266]該實(shí)施例基于上述第一實(shí)施例的結(jié)構(gòu)(圖1-4中的VG-FG型VLB)，并且解釋不同于所述結(jié)構(gòu)的技術(shù)點(diǎn)。即，用相同的附圖標(biāo)記表示與第一實(shí)施例部分中解釋的要素對(duì)應(yīng)的要素，并且省略了被認(rèn)為是冗余的解釋。
[0267]在絕緣層11上，設(shè)置第一、第二、第三和第四半導(dǎo)體層(有源區(qū))12-1、12-2、12_3和12-4。第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4通過(guò)絕緣層13而彼此絕緣。用作硬掩膜層的絕緣層14a和14b被設(shè)置在第四半導(dǎo)體層12-4上的絕緣層13上，在這四個(gè)半導(dǎo)體層當(dāng)中，第四半導(dǎo)體層12-4被設(shè)置在最上面。絕緣層14a包含選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。
[0268]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存儲(chǔ)器基元MC中的每一個(gè)都在所述第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4的在與所述第一和第二方向垂直的第三方向上的表面上包括柵極絕緣層(隧道氧化層)15、浮柵電極16-FG、電極間絕緣層17以及絕緣層24。
[0269]浮柵電極16-FG的第一導(dǎo)電層獨(dú)立于第一、第二、第三和第四NAND串S1、S2、S3和S4中的任何存儲(chǔ)器基元MC。
[0270]此外，在本實(shí)施例中，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4在所述第三方向上的寬度窄于絕緣層13在所述第三方向上的寬度，并且存儲(chǔ)器基元MC的浮柵電極16-FG被容納在絕緣層13之間的凹陷中。
[0271]此處，在本實(shí)施例中，電極間絕緣層17和控制柵電極18-CG未被設(shè)置在浮柵電極16-FG的在第三方向上的表面上。這是與第一實(shí)施例大大不同的技術(shù)點(diǎn)。電極間絕緣層17和控制柵電極18-CG被分別設(shè)置在浮柵電極16-FG的在第二方向(鰭結(jié)構(gòu)Fin延伸的方向)上的兩個(gè)表面上。
[0272]S卩，在本實(shí)施例中，用絕緣層24替代(圖1-4中的)第一實(shí)施例中的電極間絕緣層17和控制柵電極18-CG。用電極間絕緣層17和絕緣層24替代第一實(shí)施例中控制柵電極18-CG之間的間隔。
[0273]控制柵電極18-CG包括第二導(dǎo)電層(例如，導(dǎo)電多晶硅層)，該第二導(dǎo)電層沿著第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、S2、S3和S4共享。
[0274]此處，在本實(shí)施例中，如在第一實(shí)施例部分中所描述的，在被控制柵電極18-CG覆蓋的區(qū)域內(nèi)，用作硬掩膜的絕緣層14a在第三方向上具有寬度tl，該寬度tl等于或窄于第四半導(dǎo)體層12-4在第三方向上的寬度t2，以便分隔在第一、第二、第三和第四NAND串S1、
S2、S3和S4中串聯(lián)連接的存儲(chǔ)器基元MC的浮柵電極16-FG。
[0275]由于存儲(chǔ)器基元MC的浮柵電極16-FG的分隔工藝，絕緣層14a在第三方向上的橫截面形狀變化。所述橫截面形狀在被絕緣層24覆蓋的區(qū)域中具有尖銳拐角(如圖62中)，而在未被絕緣層24覆蓋的區(qū)域中(在被控制柵電極18-CG覆蓋的區(qū)域中)具有圓拐角(如圖63中)。
[0276]通過(guò)上述結(jié)構(gòu)，能夠?qū)崿F(xiàn)可以跳過(guò)作為硬掩膜層的絕緣層14a的收縮步驟(各向同性蝕刻)的制造方法。將在下文中描述細(xì)節(jié)。可以減小絕緣層14a的初始厚度，并且可以以高精確度形成絕緣層14a在第三方向上的寬度。
[0277]材料
[0278]像在第一實(shí)施例中一樣，可以從適于各代半導(dǎo)體存儲(chǔ)器的材料中任意選擇用于上述VG-FG型VLB的材料。由于已經(jīng)在第一實(shí)施例部分中詳細(xì)解釋了這樣的材料的例子，此處避免重復(fù)。
[0279]注意，絕緣層24由適用于層間絕緣層的絕緣層(例如氧化硅層)形成。
[0280]制造方法的實(shí)例
[0281]圖64-68示出了圖59_63中的VG-FG型VLB的制造方法的實(shí)例。
[0282]最初，如圖64中所示，在鰭結(jié)構(gòu)Fin中的第一、第二、第三和第四半導(dǎo)體層12_1、12-2、12-3和12-4的在第三方向上的表面上，形成柵極絕緣層(隧道絕緣層)15以及用作第一導(dǎo)電層16的浮柵電極16-FG，使絕緣層13收縮，并且去除側(cè)壁掩膜層14b。與第一實(shí)施例的制造方法的第一實(shí)例(參考圖5-15)中進(jìn)行的工藝一致地，進(jìn)行這些工藝。
[0283]此處，在圖64中通過(guò)相同的附圖標(biāo)記表示與圖5-15中示出的工藝一致地形成的結(jié)構(gòu)要素。
[0284]接下來(lái)，如圖65中所示，通過(guò)例如CVD方法用絕緣層24覆蓋鰭結(jié)構(gòu)Fin的整個(gè)表面。絕緣層24完全填充在第三方向上兩個(gè)彼此相鄰的鰭結(jié)構(gòu)Fin之間的間隔。通過(guò)例如CMP來(lái)平坦化絕緣層24的上表面。
[0285]接下來(lái)，如圖和66和67所示，通過(guò)PEP在絕緣層24上形成抗蝕劑圖形。使用抗蝕劑圖形作為掩膜對(duì)絕緣層14a進(jìn)行構(gòu)圖。
[0286]用于進(jìn)行構(gòu)圖的抗蝕劑圖形包括在第三方向上延伸的線(xiàn)和間隔圖形。由此，去除了未被抗蝕劑圖形覆蓋的區(qū)域中的浮柵電極16-FG。S卩，在單個(gè)NAND串中，通過(guò)該步驟逐個(gè)存儲(chǔ)器基元地將組成在第二方向上延伸的單個(gè)層的浮柵電極16-FG彼此分隔開(kāi)。
[0287]注意，即使在未被抗蝕劑圖形覆蓋的區(qū)域中，被硬掩膜層14a覆蓋的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4以及絕緣層11和13也未被去除。
[0288]此外，在絕緣層24的構(gòu)圖工藝期間，在未被抗蝕劑圖形覆蓋的區(qū)域內(nèi)的硬掩膜層14a在用作掩膜的同時(shí)被蝕刻到特定程度。結(jié)果，硬掩膜層14a的橫截面形狀在未被覆蓋的區(qū)域內(nèi)具有圓部分，如圖66和67中所示。
[0289]之后，去除抗蝕劑圖形。
[0290]接下來(lái)，如圖68中所示，通過(guò)例如CVD方法制備用于覆蓋浮柵電極16-FG在第二方向上的兩個(gè)側(cè)面的電極間絕緣層(例如，Si02/Si3N4/Si02)17。電極間絕緣層17還覆蓋絕緣層24在第二方向上的表面。然后，在絕緣層24之間的間隔中形成控制柵電極18-CG，以完全填充鰭結(jié)構(gòu)Fin之間的間隔。
[0291]此處，電極間絕緣層17和控制柵電極18-CG通過(guò)鑲嵌工藝形成。即，在形成在絕緣層24之間的間隔中之后，可以通過(guò)CMP拋光電極間絕緣層17和控制柵電極18-CG，從而僅留在絕緣層24之間的間隔中。此時(shí)，絕緣層24的上表面可以用作CMP的終點(diǎn)。
[0292]最后，盡管未示出這一點(diǎn)，但是通過(guò)例如CVD使用層間絕緣層(例如氧化硅層)填充具有線(xiàn)和間隔圖形的控制柵電極18-CG之間的間隔。
[0293]通過(guò)上述工藝制成圖59-63中的VG-FG型VLB。
[0294][第五實(shí)施例]
[0295]本實(shí)施例的特征在于:使用用作電荷陷阱的絕緣層(例如，氮化硅層)作為存儲(chǔ)器基元的電荷存儲(chǔ)層(VG-M0N0S型)。
[0296]與其它情況一樣，在這種情況下，為了提高性能，在NAND串的延伸(鰭結(jié)構(gòu)的延伸)方向上電荷存儲(chǔ)層的分隔是有必要的。因此，下面描述的結(jié)構(gòu)和制造方法對(duì)于提高VG-M0N0S型VLB的性能是有效的。
[0297]結(jié)構(gòu)
[0298]圖69示出了 VG-M0N0S型VLB的結(jié)構(gòu)。圖70是示出沿著箭頭A所見(jiàn)的圖69中的結(jié)構(gòu)的側(cè)視圖。圖71是沿著圖70中的線(xiàn)LXX1-LXXI截取的橫截面視圖。圖72是沿著圖72中的線(xiàn)LXXI1-LXXII截取的橫截面視圖。
[0299]半導(dǎo)體襯底10是例如硅襯底。絕緣層11是例如稱(chēng)為掩埋氧化物(BOX)的氧化硅層并且用作器件分隔絕緣層。
[0300]在絕緣層11上，第一、第二、第三和第四半導(dǎo)體層(有源區(qū))12-1、12-2、12_3和12-4彼此絕緣，并且在與半導(dǎo)體襯底10的表面垂直的第一方向上層疊的同時(shí)在與半導(dǎo)體襯底10的表面平行的第二方向上延伸。
[0301]在本實(shí)施例中，四個(gè)半導(dǎo)體層層疊在所述絕緣層上；然而，所述結(jié)構(gòu)不限于此并且所述疊層可以簡(jiǎn)單地具有兩個(gè)或更多個(gè)半導(dǎo)體層。由于存儲(chǔ)容量隨著層疊的半導(dǎo)體層數(shù)量增加而增加，因此所述數(shù)量較大是優(yōu)選的。
[0302]通過(guò)絕緣層(例如，氧化硅層)13進(jìn)行第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4之間的絕緣。
[0303]在這四個(gè)半導(dǎo)體層當(dāng)中被設(shè)置在最上面的第四半導(dǎo)體層12-4上的絕緣層13上，形成絕緣層(上絕緣層)14a作為硬掩膜層。在本實(shí)施例中，絕緣層14a包含選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。例如，絕緣層14a包含氮化鋁(A1N)。
[0304]鰭結(jié)構(gòu)由第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4以及絕緣層13和14a構(gòu)成。第一、第二、第二和第四半導(dǎo)體層12_1、12_2、12_3和12_4應(yīng)當(dāng)優(yōu)選是單晶的，但替代地可以是多晶的或非晶的。
[0305]第一、第二、第三和第四NAND串(存儲(chǔ)器串)S1、S2、S3和S4分別使用第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4作為溝道。第一、第二、第三和第四NAND串
51、S2、S3和S4中的每一個(gè)包括在所述第二方向上串聯(lián)連接的存儲(chǔ)器基元MC。
[0306]第一、第二、第三和第四NAND串S1、S2、S3和S4中的存儲(chǔ)器基元MC中的每一個(gè)都在所述第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在與所述第一和第二方向垂直的第三方向上的表面上包括電荷俘獲層疊結(jié)構(gòu)25和控制柵電極18-CG。
[0307]電荷俘獲層疊結(jié)構(gòu)25包括例如如圖73中所示的柵極絕緣層(隧道氧化層)25a、電荷俘獲層(例如，氮化硅層)25b、以及阻擋絕緣層25c。阻擋絕緣層25c阻擋電荷俘獲層25b與控制柵電極18-CG之間的泄漏。
[0308]在電荷俘獲層疊結(jié)構(gòu)25中，在第一、第二、第三和第四NAND串S1、S2、S3和S4的延伸方向(鰭的延伸方向)上，電荷俘獲層25b與阻擋絕緣層25c逐存儲(chǔ)器基元地被彼此分隔開(kāi)。
[0309]在本實(shí)施例中，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4的在第三方向上的寬度寬于絕緣層13的在第三方向上的寬度，并且在絕緣層13之間沿著第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的凸起形成存儲(chǔ)器基元MC的電荷俘獲層(電荷存儲(chǔ)層)25b。
[0310]控制柵電極18-CG沿著第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在所述第三方向上的表面在第一方向上延伸，并且由第一、第二、第三和第四NAND串S1、
52、S3和S4共享。
[0311]此外，控制柵電極18-CG完全填充在所述第三方向上相鄰的兩個(gè)鰭結(jié)構(gòu)Fin之間的間隔(填充被限制在兩個(gè)相鄰鰭結(jié)構(gòu)Fin的存儲(chǔ)器基元MC之間的間隔內(nèi))?？刂茤烹姌O18-CG，作為整體，當(dāng)從半導(dǎo)體襯底10的上方觀看時(shí)在第三方向上延伸。
[0312]此處，在本實(shí)施例的下面描述的制造方法中，在被控制柵電極18-CG覆蓋的區(qū)域內(nèi)，用作硬掩膜的絕緣層14a在第三方向上具有寬度tl，該寬度tl等于或窄于最上絕緣層13的在第三方向上的寬度t3，以便分隔在第一、第二、第三和第四NAND串S1、S2、S3和S4中串聯(lián)連接的存儲(chǔ)器基元MC的電荷俘獲層(電荷存儲(chǔ)層)25b。
[0313]由于存儲(chǔ)器基元MC的電荷俘獲層(電荷存儲(chǔ)層)的分隔工藝，絕緣層14a的在第三方向上的橫截面形狀變化。所述橫截面形狀在被控制柵電極18-CG覆蓋的區(qū)域中具有尖銳拐角(如圖71中)，而在未被控制柵電極18-CG覆蓋的區(qū)域中具有圓拐角(如圖72中)。
[0314]在本實(shí)施例中，四個(gè)NAND串對(duì)應(yīng)于四個(gè)半導(dǎo)體層層疊；然而，所述結(jié)構(gòu)不限于此并且所述疊層可以?xún)H僅具有兩個(gè)或更多個(gè)NAND串，對(duì)應(yīng)于相同數(shù)量的半導(dǎo)體層。
[0315]此外，在本實(shí)施例中，在未被控制柵電極18-CG覆蓋的區(qū)域中柵極絕緣層25a被去除(如在圖72中)；然而，在電荷俘獲層(電荷存儲(chǔ)層)25b從該區(qū)域中被去除的條件下，柵極絕緣層25a可以保留在該區(qū)域中。
[0316]通過(guò)上述結(jié)構(gòu)，能夠?qū)崿F(xiàn)可以跳過(guò)作為硬掩膜層的絕緣層14a的收縮步驟(各向同性蝕刻)的制造方法。將在下文中描述細(xì)節(jié)。可以減小絕緣層14a的初始厚度，并且可以以高精確度形成絕緣層14a的在第三方向上的寬度。
[0317]材料
[0318]像在第一實(shí)施例中一樣，可以從適于各代半導(dǎo)體存儲(chǔ)器的材料中任意選擇用于上述VG-M0N0S型VLB的材料。由于已經(jīng)在第一實(shí)施例部分中詳細(xì)解釋了這樣的材料的例子，此處避免重復(fù)。
[0319]注意，電荷俘獲層(電荷存儲(chǔ)層)25b由選自下述材料的材料形成:氮化硅(SiN，Si3N4)、氧氮化硅(S1N)、氧化鋁(A1203)、氧氮化鋁(A10N)、鉿(Hf02)、鋁酸鉿(HfA103)、氮化鉿(HfON)、氮化鋁酸鉿(HfAlON)、硅酸鉿(HfS1)、氮化硅酸鉿(HfS1N)、氧化鑭(La203)以及鋁酸鑭(LaA103)。
[0320]電荷俘獲層(電荷存儲(chǔ)層)25b可以由具有修改了的組成比的上述材料形成，例如由硅與氮化物的組成比不同于上述的硅氮化物形成。
[0321]柵極絕緣層25a和阻擋絕緣層25c由用于第一實(shí)施例中的柵極絕緣層15和電極間絕緣層17的相同材料形成。
[0322]制造方法的實(shí)例
[0323]圖74-80示出了圖69_73中的VG-M0N0S型VLB的制造方法的實(shí)例。
[0324]最初，如圖74中所示，與第一實(shí)施例的制造方法部分的第一實(shí)例(圖5-9)中描述的工藝一致地制備鰭結(jié)構(gòu)Fin。
[0325]此處，在圖74中通過(guò)相同的附圖標(biāo)記表示與圖5-9中示出的工藝一致地形成的結(jié)構(gòu)要素。
[0326]然后，如圖75中所示，通過(guò)例如濕法蝕刻或者使用HF/NH3氣體的各向同性干法蝕亥IJ，凹陷蝕刻絕緣層13在第三方向上的表面。
[0327]此處，絕緣層13的收縮量(蝕刻寬度)c需要被設(shè)定為等于或小于側(cè)壁掩膜層14b在第三方向上的寬度的值。如下所述，這是為了安全地分隔未被控制柵電極覆蓋的區(qū)域內(nèi)的存儲(chǔ)器基元的電荷俘獲層(電荷存儲(chǔ)層)25b。
[0328]結(jié)果，在鰭結(jié)構(gòu)Fin的在第三方向上的表面上形成第一、第二、第三和第四半導(dǎo)體層 12-1、12-2、12-3 和 12-4 的凸起。
[0329]然后，去除側(cè)壁掩膜層14b。
[0330]由此，如圖76中所示，僅僅具有適于分隔電荷俘獲層25b的預(yù)定寬度的硬掩膜層14a留在絕緣層13上。
[0331 ] 即，通過(guò)上述步驟，可以實(shí)現(xiàn)通過(guò)常規(guī)硬掩膜層收縮技術(shù)獲得的相同優(yōu)點(diǎn)。此外，由于可以跳過(guò)常規(guī)執(zhí)行的硬掩膜層(整體掩膜)收縮步驟，硬掩膜層14a的初始厚度可以減小，并且可以以高精確度設(shè)定其寬度。
[0332]此外，通過(guò)上述步驟，在如下所述的對(duì)控制柵進(jìn)行構(gòu)圖的過(guò)程中，可以逐個(gè)存儲(chǔ)器基兀地使單個(gè)NAND串中的電荷俘獲層(在第二方向上延伸的一個(gè)層)安全地分隔開(kāi)。
[0333]然后，如圖76所示，電荷俘獲層疊結(jié)構(gòu)25被形成為覆蓋第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的凸起。在該實(shí)施例中，電荷俘獲層疊結(jié)構(gòu)25覆蓋整個(gè)鰭結(jié)構(gòu)Fin。
[0334]然后，如圖77中所示，通過(guò)例如CVD使用用作多晶硅層的導(dǎo)電層18a覆蓋鰭結(jié)構(gòu)Fin的整個(gè)表面。導(dǎo)電層18a完全填充設(shè)置在第三方向上的兩個(gè)相鄰鰭結(jié)構(gòu)Fin之間的間隔。
[0335]此處，如圖78中所示，通過(guò)CMP拋光導(dǎo)電層18a的上表面和電荷俘獲層疊結(jié)構(gòu)25的一部分。此時(shí)，硬掩膜層14a的上表面可以用作CMP的終點(diǎn)。
[0336]然后，通過(guò)例如CVD在導(dǎo)電層18a上形成導(dǎo)電層(例如金屬層)18b。
[0337]此外，如果需要，可以通過(guò)CMP平坦化導(dǎo)電層18b的上表面(第一方向上的表面)。在這種情況下，應(yīng)當(dāng)優(yōu)選在將諸如氧化硅層的絕緣層形成于導(dǎo)電層18b上之后進(jìn)行該CMP。
[0338]接下來(lái)，通過(guò)PEP在導(dǎo)電層18b上形成抗蝕劑圖形。使用抗蝕劑圖形作為掩膜對(duì)控制柵電極18_CG(導(dǎo)電層18a和18b)進(jìn)行構(gòu)圖。
[0339]用于進(jìn)行構(gòu)圖的抗蝕劑圖形包括在第三方向上延伸的線(xiàn)和間隔圖形。
[0340]由此，如圖79和80所示，去除在未被抗蝕劑圖形覆蓋的區(qū)域中的導(dǎo)電層18a和18b以及電荷俘獲層疊結(jié)構(gòu)25。S卩，在單個(gè)NAND串中，通過(guò)該步驟逐個(gè)存儲(chǔ)器基元地將組成在第二方向上延伸的單個(gè)層的電荷俘獲層疊結(jié)構(gòu)25彼此分隔開(kāi)。
[0341]注意，即使在未被抗蝕劑圖形覆蓋的區(qū)域中，被硬掩膜層14a覆蓋的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4以及絕緣層11和13也未被去除。
[0342]此外，在控制柵電極18-CG的構(gòu)圖工藝期間，在未被抗蝕劑圖形覆蓋的區(qū)域內(nèi)的硬掩膜層14a在用作掩膜的同時(shí)被蝕刻到特定程度。結(jié)果，硬掩膜層14a的橫截面形狀在未被覆蓋的區(qū)域內(nèi)具有圓部分，如圖79和80中所示。
[0343]當(dāng)在被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中硬掩膜層14a在第三方向上的橫截面形狀具有拐角部分的形狀時(shí)，可以提高逐個(gè)存儲(chǔ)器基元地分隔電荷俘獲層疊結(jié)構(gòu)25的精確度。
[0344]當(dāng)在未被抗蝕劑圖形19和控制柵電極18b覆蓋的區(qū)域中硬掩膜層14a在第三方向上的橫截面形狀具有圓部分的形狀時(shí)，用層間絕緣層填充字線(xiàn)(控制柵電極18-CG)之間的間隔的容易程度可以提高，如下文中所述。
[0345]之后，去除抗蝕劑圖形。
[0346]最后，盡管未示出這一點(diǎn)，但是通過(guò)例如CVD使用層間絕緣層(例如氧化硅層)填充具有線(xiàn)和間隔圖形的控制柵電極18-CG之間的間隔。
[0347]通過(guò)上述工藝制成圖69-73中的VG-M0N0S型VLB。
[0348][應(yīng)用實(shí)例]
[0349]現(xiàn)在，解釋?xiě)?yīng)用實(shí)例的VLB。
[0350]圖81示出了用于應(yīng)用實(shí)例的VLB。
[0351]第一、第二、第三和第四存儲(chǔ)器串被分別形成在鰭結(jié)構(gòu)Fin內(nèi)的第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4的表面區(qū)域上。第一、第二、第三和第四存儲(chǔ)器串的一端被連接到共用的源極線(xiàn)SL而另一端被連接到束結(jié)構(gòu)31。
[0352]第一、第二、第三和第四存儲(chǔ)器串包括串聯(lián)連接的存儲(chǔ)器基元MC、被夾置在存儲(chǔ)器基元MC之間的塊選擇晶體管SGT、以及被夾置在束結(jié)構(gòu)31與存儲(chǔ)器基元MC之間的輔助柵極晶體管(assist gate transistor)AGTo
[0353]塊選擇晶體管SGT由一個(gè)塊BK中的鰭結(jié)構(gòu)Fin共享，并且包括由一個(gè)塊BK中的鰭結(jié)構(gòu)Fin共用的一個(gè)選擇柵極線(xiàn)。
[0354]輔助柵極晶體管AGT由一個(gè)鰭結(jié)構(gòu)Fin中的第一、第二、第三和第四存儲(chǔ)器串共享，并且包括由一個(gè)鰭結(jié)構(gòu)Fin中的第一、第二、第三和第四存儲(chǔ)器串共用的一個(gè)選擇柵極線(xiàn)。即，在每個(gè)鰭結(jié)構(gòu)Fin中，輔助柵極晶體管AGT的選擇柵極線(xiàn)是獨(dú)立的。
[0355]束結(jié)構(gòu)31在第三方向上延伸以防止鰭結(jié)構(gòu)Fin塌陷。與鰭結(jié)構(gòu)Fin相似，束結(jié)構(gòu)31包括第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4以及絕緣層11、13和14。在束結(jié)構(gòu)31的在第三方向上的一端，設(shè)置第一、第二、第三和第四層選擇晶體管LST。
[0356]第一、第二、第三和第四層選擇晶體管LST使用第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4作為溝道，并且選擇第一、第二、第三和第四半導(dǎo)體層12_1、12_2、12-3 和 12-4 之一。
[0357]第一、第二、第三和第四層選擇晶體管LST在第三方向上排列，并且包括從接觸插塞(Plug)(共用電極)32側(cè)依次以特定間距P設(shè)置的第一、第二、第三和第四選擇柵電極33-1、33-2、33-3 和 33-4。
[0358]第一、第二、第三和第四選擇柵電極33-1、33-2、33_3和33-4至少沿著第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12_4的在第二方向上的表面在第一方向上延伸。
[0359]在該實(shí)例中，第一、第二、第三和第四選擇柵電極33-1、33-2、33_3和33_4覆蓋束結(jié)構(gòu)31的在第一方向上的上表面以及其在第二方向上的兩個(gè)側(cè)面。即，層選擇晶體管LST以雙柵結(jié)構(gòu)形成。
[0360]此外，包括第一選擇柵電極33-1的第一層選擇晶體管LST在第一半導(dǎo)體層12_1中具有常導(dǎo)通溝道。即，包括第一選擇柵電極33-1的第一層選擇晶體管LST在第一半導(dǎo)體層12-1中常導(dǎo)通，并且在第二、第三和第四半導(dǎo)體層12-2、12-3和12_4中可控地導(dǎo)通/關(guān)斷。
[0361]包括第二選擇柵電極33-2的第二層選擇晶體管LST在第二半導(dǎo)體層12_2中具有常導(dǎo)通溝道。即，包括第二選擇柵電極33-2的第二層選擇晶體管LST在第二半導(dǎo)體層12-2中常導(dǎo)通，并且在第一、第三和第四半導(dǎo)體層12-1、12-3和12-4中可控地導(dǎo)通/關(guān)斷。
[0362]包括第三選擇柵電極33-3的第三層選擇晶體管LST在第三半導(dǎo)體層12_3中具有常導(dǎo)通溝道。即，包括第三選擇柵電極33-3的第三層選擇晶體管LST在第三半導(dǎo)體層12-3中常導(dǎo)通，并且在第一、第二和第四半導(dǎo)體層12-1、12-2和12-4中可控地導(dǎo)通/關(guān)斷。
[0363]包括第四選擇柵電極33-4的第四層選擇晶體管LST在第四半導(dǎo)體層12_4中具有常導(dǎo)通溝道。即，包括第四選擇柵電極33-4的第四層選擇晶體管LST在第四半導(dǎo)體層12-4中常導(dǎo)通，并且在第一、第二和第三半導(dǎo)體層12-1、12-2和12-3中可控地導(dǎo)通/關(guān)斷。
[0364]注意，第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12_3和12_4的常導(dǎo)通溝道可以由η型雜質(zhì)(諸如砷和磷的五價(jià)元素)、ρ型雜質(zhì)(諸如硼和銦的三價(jià)元素)或者包含兩種雜質(zhì)的雜質(zhì)區(qū)形成。
[0365]對(duì)于上述的第一、第二、第三和第四層選擇晶體管LST，接觸插塞32可以用作到第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4的共用電極。即，沒(méi)有必要在第一、第二、第三和第四半導(dǎo)體層12-1、12-2、12-3和12-4中提供單獨(dú)的接觸插塞，并且可以減小接觸區(qū)域的尺寸。
[0366]注意，束結(jié)構(gòu)31的在第二方向上的寬度可以與鰭結(jié)構(gòu)Fin的在第三方向上的寬度相同或不同。優(yōu)選地，束結(jié)構(gòu)31的在第二方向上的寬度應(yīng)當(dāng)寬于鰭結(jié)構(gòu)Fin的在第三方向上的寬度，這是為了減小束結(jié)構(gòu)31中的布線(xiàn)電阻并且防止鰭結(jié)構(gòu)Fin的塌陷。
[0367]此外，接觸插塞(共用電極)32包含諸如W和A1的金屬元素。位線(xiàn)BL被連接到接觸插塞32。
[0368][結(jié)論]
[0369]從上文中可以理解，本發(fā)明實(shí)施例可以減小用于鰭處理且分隔電荷存儲(chǔ)層的硬掩膜的初始厚度，并且可以在鰭處理之后提高硬掩膜的收縮精確度。因此，可以實(shí)現(xiàn)適于小型化的非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法。
[0370]盡管已經(jīng)描述了特定實(shí)施例，但是這些實(shí)施例僅以舉例的方式給出，并不旨在限制本發(fā)明的范圍。實(shí)際上，本申請(qǐng)中描述的新穎的實(shí)施例可以體現(xiàn)為各種其它形式；此外，可以在不脫離本發(fā)明的精神的情況下對(duì)本申請(qǐng)中描述的實(shí)施例的形式進(jìn)行各種省略、替代和變化。所附權(quán)利要求及其等效物旨在覆蓋應(yīng)落入本發(fā)明的精神和范圍內(nèi)的這些形式或修改。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括: 半導(dǎo)體襯底； 層疊的層結(jié)構(gòu)，其包括在第一方向上層疊的第一到第η半導(dǎo)體層(η是等于或大于2的自然數(shù))以及層疊在所述第η半導(dǎo)體層上的上絕緣層，所述第一方向垂直于所述半導(dǎo)體襯底的表面，所述層疊的層結(jié)構(gòu)在與所述半導(dǎo)體襯底的表面平行的第二方向上延伸；以及第一到第n NAND串，其被分別設(shè)置在所述第一到第η半導(dǎo)體層的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向， 所述非易失性半導(dǎo)體存儲(chǔ)器件的特征在于，所述第一到第n NAND串中的每一個(gè)包括串聯(lián)連接的存儲(chǔ)器基元， 每一個(gè)所述存儲(chǔ)器基元都包括電荷存儲(chǔ)層和控制柵電極， 所述存儲(chǔ)器基元的所述電荷存儲(chǔ)層彼此分隔開(kāi)，并且 所述上絕緣層包括選自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。
2.根據(jù)權(quán)利要求1所述的器件，其特征在于，被所述控制柵電極覆蓋的所述上絕緣層的寬度等于或者窄于所述第η半導(dǎo)體層的在所述第三方向上的寬度。
3.根據(jù)權(quán)利要求1所述的器件，其特征在于，被所述控制柵電極覆蓋的所述上絕緣層在與所述第二方向垂直的橫截面中具有拐角部分，并且未被所述控制柵電極覆蓋的所述上絕緣層在所述橫截面中具有圓部分。
4.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述電荷存儲(chǔ)層包括在所述第三方向上層疊的導(dǎo)電層以及所述導(dǎo)電層之間的絕緣層。
5.根據(jù)權(quán)利要求1所述的器件，其特征在于，每一個(gè)所述存儲(chǔ)器基元都包括第一絕緣層、所述電荷存儲(chǔ)層、第二絕緣層以及所述控制柵電極，所述第一絕緣層、所述電荷存儲(chǔ)層、所述第二絕緣層以及所述控制柵電極以上述順序位于所述第一到第η半導(dǎo)體層的在所述第三方向上的表面上。
6.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述層疊的層結(jié)構(gòu)包括:槽，其在所述第一方向上穿過(guò)所述上絕緣層和所述第一到第η半導(dǎo)體層；第一絕緣層，其覆蓋被設(shè)置于所述槽中的所述第一到第η半導(dǎo)體層的在所述第三方向上的表面；導(dǎo)電層，其被設(shè)置在所述槽中；以及第二絕緣層，其在所述第一方向上覆蓋所述導(dǎo)電層。
7.根據(jù)權(quán)利要求1所述的器件，其特征在于，每一個(gè)所述存儲(chǔ)器基元包括第一絕緣層和所述電荷存儲(chǔ)層并且包括第二絕緣層和所述控制柵電極，所述第一絕緣層和所述電荷存儲(chǔ)層以上述順序位于所述第一到第η半導(dǎo)體層的在所述第三方向上的表面上，并且所述第二絕緣層和所述控制柵電極覆蓋所述電荷存儲(chǔ)層的在所述第二方向上的表面。
8.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述層疊的層結(jié)構(gòu)包括在所述第一方向上層疊的第一到第(η+1)絕緣層， 所述第i半導(dǎo)體層(i是I到η中的一個(gè))被設(shè)置在所述第i絕緣層與所述第(i+1)絕緣層之間， 所述第一到第η半導(dǎo)體層中的每一個(gè)的寬度窄于所述第一到第(η+1)絕緣層中的每一個(gè)的在所述第三方向上的寬度，并且 所述存儲(chǔ)器基元的所述電荷存儲(chǔ)層被分別設(shè)置在所述第一到第(η+1)絕緣層之間的凹部中。
9.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述層疊的層結(jié)構(gòu)包括在所述第一方向上層疊的第一到第(n+1)絕緣層， 所述第i半導(dǎo)體層(i是I到η中的一個(gè))被設(shè)置在所述第i絕緣層與所述第(i+1)絕緣層之間，并且 被所述控制柵電極覆蓋的所述上絕緣層的寬度等于或者窄于所述第(n+1)絕緣層的在所述第三方向上的寬度。
10.根據(jù)權(quán)利要求9所述的器件，其特征在于，所述第一到第η半導(dǎo)體層中的每一個(gè)的寬度寬于所述第一到第(n+1)絕緣層中的每一個(gè)的在所述第三方向上的寬度，并且 所述存儲(chǔ)器基元的所述電荷存儲(chǔ)層分別沿著所述第一到第η半導(dǎo)體層的凸部設(shè)置。
【文檔編號(hào)】H01L29/792GK104282694SQ201410314589
【公開(kāi)日】2015年1月14日 申請(qǐng)日期:2014年7月3日 優(yōu)先權(quán)日:2013年7月3日
【發(fā)明者】佐久間究, 清利正弘 申請(qǐng)人:株式會(huì)社東芝