一種通孔刻蝕不足的檢測方法
【專利摘要】本發(fā)明公開了一種通孔刻蝕不足的檢測方法，包括：在半導(dǎo)體襯底上建立多個測試模塊，其中每一個測試模塊模擬SRAM器件結(jié)構(gòu)，其包括兩個模擬傳輸門晶體管，兩個模擬上拉晶體管和兩個模擬下拉晶體管，該模擬傳輸門晶體管、模擬上拉晶體管和模擬下拉晶體管均為在N阱中的PMOS器件且模擬傳輸門晶體管的有源區(qū)上未形成柵極；在每一個測試模塊上形成多個接觸孔并填充金屬，其中接觸孔至少連接模擬傳輸門晶體管的有源區(qū)中對應(yīng)于柵極的位置；在各接觸孔上形成金屬互連線以及導(dǎo)電通孔；以及通過電子束缺陷掃描儀在正電勢條件下掃描測試模塊并根據(jù)掃描得到的影像特征圖檢測測試模塊的通孔刻蝕不足缺陷。本發(fā)明能夠提高刻蝕不足缺陷的抓取率。
【專利說明】一種通孔刻蝕不足的檢測方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造技術(shù)，特別涉及一種通孔刻蝕不足的檢測方法。

【背景技術(shù)】
[0002] 隨著集成電路工藝的發(fā)展以及關(guān)鍵尺寸按比例縮小，半導(dǎo)體器件后段制程中銅連 接通孔的蝕刻不足（如圖1所示）和通孔缺失缺陷越來越成為阻礙集成電路發(fā)展的瓶頸之 一。比如在先蝕刻硬掩膜（Hard Mask Etch)再蝕刻通孔（All in One Etch)的蝕刻工藝 制程中，蝕刻不足缺陷往往受到硬掩膜蝕刻后清洗工藝與通孔蝕刻本身以及通孔蝕刻的光 刻工藝的共同影響，其中某些工藝窗口不夠優(yōu)化時，缺陷就會出現(xiàn)，成為制約良率提升的一 大殺手。
[0003] 對后段通孔蝕刻不足缺陷檢測是公認(rèn)的難題之一，目前業(yè)界應(yīng)用的檢測方法是在 蝕刻后的清洗工藝之后應(yīng)用電子束缺陷掃描儀進行檢查，但由于存在法拉第杯的影響，高 深寬比-法拉第杯會阻止通孔中電子逸出的有效數(shù)量，造成檢測的抓取率較低而且精度不 高。另一種檢測方法是在銅填充平坦化后再做電子束缺陷掃描儀檢測。圖2a所示為第一 金屬層Ml、第一通孔層Vial和第二金屬層M2的版圖，以虛線框中一個完整的SRAM器件為 例，原本具有3. 5個銅連接孔Vial，但由于SRAM器件的傳輸門晶體管（Pass Gate)多晶硅 柵極與襯底不導(dǎo)通，其上的接觸孔在電子束缺陷掃描得到的影像特征圖中始終為暗，如圖 2b中的A處，因此無法得知是否發(fā)生刻蝕不足。此外，在銅填充平坦化之后中間部分的通孔 被銅線連接起來，如圖2b中的B區(qū)域，因此最終能夠檢測到通孔刻蝕不足缺陷的銅接觸孔 數(shù)量非常少。
[0004] 因此，上述兩種通孔刻蝕不足的檢測方法均存在很大不足，很難為在線工藝窗口 優(yōu)化提供有效參考。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的主要目的旨在針對現(xiàn)有技術(shù)中存在的上述缺陷，提供一種具有高缺陷檢 測抓取率的通孔刻蝕不足的檢測方法。
[0006] 為達成上述目的，本發(fā)明提供一種通孔刻蝕不足的檢測方法，包括以下步驟：
[0007] S1 :在半導(dǎo)體襯底上建立多個測試模塊，每一所述測試模塊模擬SRAM器件結(jié)構(gòu)， 其包括兩個模擬傳輸門晶體管，兩個模擬上拉晶體管和兩個模擬下拉晶體管，其中所述模 擬傳輸門晶體管、模擬上拉晶體管和模擬下拉晶體管均為在N阱中的PM0S器件且所述模擬 傳輸門晶體管的有源區(qū)上未形成柵極；
[0008] S2:在每一所述測試模塊上形成多個接觸孔并填充金屬，所述接觸孔至少連接所 述模擬傳輸門晶體管的有源區(qū)中對應(yīng)于柵極的位置；
[0009] S3 :在各所述接觸孔上形成金屬互連線以及導(dǎo)電通孔；以及
[0010] S4 :通過電子束缺陷掃描儀在正電勢條件下掃描所述測試模塊并根據(jù)掃描得到的 影像特征圖檢測所述測試模塊的通孔刻蝕不足缺陷。
[0011] 優(yōu)選地，步驟S3進一步包括：
[0012] S31 :在各所述接觸孔上依次形成第一金屬層、第一層間介質(zhì)層、第二層間介質(zhì)層 及硬掩膜層；
[0013] S32:光刻刻蝕所述硬掩膜層及部分所述第二層間介質(zhì)層以對應(yīng)于所述測試模塊 的通孔區(qū)域形成多個開口；
[0014] S33 :在所述開口中填充抗反射材料以形成一平坦表面；
[0015] S34:光刻刻蝕所述抗反射材料、所述第一層間介質(zhì)層和部分所述第二層間介質(zhì) 層，以在每一所述開口下方形成一個通孔，所述通孔的關(guān)鍵尺寸小于所述開口；
[0016] S35 :以所述硬掩膜層為刻蝕掩膜繼續(xù)刻蝕至所述通孔底部連接所述第一金屬層； 以及
[0017] S36 :在所述開口及通孔中填充金屬并平坦化。
[0018] 優(yōu)選地，步驟S32進一步包括：在所述硬掩膜層上依次形成硅氧化物和抗反射層， 所述抗反射層的材料與所述抗反射材料相同；在所述抗反射層上涂覆第一光刻膠層，通過 曝光顯影在所述第一光刻膠層中定義開口圖形；利用所述第一光刻膠層作為硬掩膜蝕刻光 罩刻蝕所述硬掩膜層及部分所述第二層間介質(zhì)層以形成多個所述開口；以及去除所述第一 光刻膠層。
[0019] 優(yōu)選地，步驟S34進一步包括：在所述抗反射層上涂覆第二光刻膠層，通過曝光顯 影在所述第二光刻膠層對應(yīng)所述抗反射材料位置中定義通孔圖形，所述通孔圖形的關(guān)鍵尺 寸小于所述開口圖形；利用所述第二光刻膠層作為通孔蝕刻光罩刻蝕所述抗反射材料、第 二層間介質(zhì)層及部分第一層間介質(zhì)層以在每一所述開口下方形成一個所述通孔；以及去除 所述第二光刻膠層、硅氧化物及抗反射層。
[0020] 優(yōu)選地，所述開口的中心與所述通孔的中心重合。
[0021] 優(yōu)選地，所述接觸孔包括有源區(qū)接觸孔、柵極接觸孔和柵源共享接觸孔，其中所述 模擬傳輸門晶體管的柵極接觸孔連接至其有源區(qū)上的多晶硅柵極區(qū)域。
[0022] 優(yōu)選地，步驟S1包括：
[0023] 步驟S11 :設(shè)計各所述測試模塊的版圖，其中每一所述測試模塊的版圖包括被隔 離區(qū)隔離的多個阱區(qū)，所述模擬上拉晶體管和模擬下拉晶體管的阱區(qū)中包括有源區(qū)和穿過 所述有源區(qū)的柵區(qū)，所述模擬傳輸門晶體管的阱區(qū)中僅包括有源區(qū)；
[0024] 步驟S12 :對各所述阱區(qū)進行N型離子注入，以形成N阱；
[0025] 步驟S13 :在各所述柵區(qū)上形成PM0S晶體管的柵結(jié)構(gòu)；以及
[0026] 步驟S14 :對各所述有源區(qū)進行P型離子注入，以形成所述N阱中的PM0S器件。
[0027] 優(yōu)選地，所述電子束缺陷掃描儀采用的著陸能量為500?1300eV，采用的電流為 20 ?ΙΙΟηΑ。
[0028] 優(yōu)選地，所述電子束缺陷掃描儀采用的像素為10nm_60nm。
[0029] 本發(fā)明所提出的通孔刻蝕不足的檢測方法，通過將原本不導(dǎo)通的傳輸門晶體管的 柵極接觸孔設(shè)計為與襯底導(dǎo)通，增加了銅平坦化后能夠用于電子束缺陷掃描的通孔數(shù)量， 提高了缺陷檢測的抓取率。進一步的，本發(fā)明更通過以具有關(guān)鍵尺寸比通孔尺寸更大的開 口圖形的硬掩膜層作為刻蝕掩膜同時刻蝕出通孔和金屬連線圖形，使得銅填充以及平坦化 后在各個通孔上的金屬連線均互不連通，由此每個通孔的刻蝕不足都可以被檢測到，進一 步提升了監(jiān)控靈敏度，為制程窗口的優(yōu)化提供了數(shù)據(jù)參考，并為半導(dǎo)體在線制造與良率提 升提供保障。

【專利附圖】

【附圖說明】
[0030] 圖1為限于技術(shù)中通孔刻蝕不足缺陷的示意圖；
[0031] 圖2a為現(xiàn)有技術(shù)中SRAM器件的版圖；
[0032] 圖2b為現(xiàn)有技術(shù)中電子束掃描儀掃描SRAM器件得到的影像特征圖；
[0033] 圖3為本發(fā)明一實施例的通孔刻蝕不足的檢測方法的流程圖；
[0034] 圖4為本發(fā)明一實施例的測試模塊的示意圖；
[0035] 圖5a?5g為本發(fā)明一實施例形成導(dǎo)電通孔和金屬互連線的各步驟的示意圖；
[0036] 圖6a和圖6b為現(xiàn)有技術(shù)的SRAM結(jié)構(gòu)與本發(fā)明的測試模塊在電子束缺陷掃描儀 正電勢條件下的影像特征圖的示意圖。

【具體實施方式】
[0037] 為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進一 步說明。當(dāng)然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也 涵蓋在本發(fā)明的保護范圍內(nèi)。
[0038] 實施例1
[0039] 圖1為本實施例提供的通孔刻蝕不足的檢測方法的流程示意圖。如圖1所示，檢 測方法包括步驟：
[0040] 步驟S1 :在半導(dǎo)體襯底上建立多個測試模塊，每個測試模塊模擬SRAM器件結(jié)構(gòu)， 其中測試模塊中的晶體管均為N阱中的PM0S器件且模擬傳輸門晶體管的有源區(qū)上未形成 柵極。
[0041] 具體的，由于每個測試模塊模擬一個SRAM器件結(jié)構(gòu)，因此每個測試模塊包括2個 模擬傳輸門晶體管，兩個上拉晶體管和兩個下拉晶體管，與SRAM器件結(jié)構(gòu)不同的是，測試 模塊中的這些晶體管均為N阱中的PM0S器件。此外本發(fā)明的另一不同點在于模擬傳輸門 晶體管僅具有有源區(qū)，而未在有源區(qū)上形成柵極。
[0042] 這種測試模塊的形成方法具體如下：
[0043] 首先，設(shè)計各測試模塊的版圖，每一個測試模塊的版圖包括被隔離區(qū)隔離的多個 阱區(qū)，模擬上拉晶體管和模擬下拉晶體管的阱區(qū)中包括有源區(qū)和穿過有源區(qū)的柵區(qū)，而模 擬傳輸門晶體管的阱區(qū)中僅包括有源區(qū)。接著，進行阱區(qū)N型離子注入以形成N阱，各柵區(qū) 上形成柵極多晶硅柵，以及有源區(qū)P型離子注入的步驟，從而形成包括傳輸門晶體管、上拉 晶體管和下拉晶體管的多個N阱PM0S器件。其中測試模塊較佳的是建立在晶圓的切割道 上，不占用晶圓上有效芯片單元的位置，不會造成浪費。在后續(xù)的工藝對晶圓進行切割時， 測試結(jié)構(gòu)即被銷毀。
[0044] 步驟S2 :在每一個測試模塊上形成多個接觸孔并填充金屬，其中接觸孔至少連接 模擬傳輸門晶體管的有源區(qū)中對應(yīng)于柵極的位置。
[0045] 該步驟中，可以先在測試模塊上涂覆一層介質(zhì)層，然后經(jīng)光刻和刻蝕，在介質(zhì)層中 垂直形成接觸孔，之后在接觸孔中填充金屬如鎢，采用CMP工藝去除介質(zhì)層上表面的金屬。 需要注意的是，接觸孔至少位于模擬傳輸門晶體管的有源區(qū)中對應(yīng)于柵極的位置。這是因 為，通常接觸孔包括位于有源區(qū)的源漏上的有源區(qū)接觸孔、位于柵極上的柵極接觸孔以及 同時位于柵極和有源區(qū)上的柵源共享接觸孔，而對于SRAM器件來說，一般柵極接觸孔是位 于傳輸門晶體管的柵極上，因此即使將傳輸門晶體管設(shè)計為PMOS器件，由于多晶硅柵始終 不與襯底導(dǎo)通，其柵極接觸孔上方形成的通孔在填充金屬及CMP后電子束缺陷掃描儀正電 勢掃描下的影像特征圖形仍然始終是暗的，也就無法確實檢測出通孔刻蝕是否發(fā)生刻蝕不 足的缺陷。而本發(fā)明中，將傳輸門晶體管的柵極省略，使原本的柵極接觸孔直接連接到有源 區(qū)對應(yīng)于柵極的位置，從而接觸孔能夠與襯底導(dǎo)通，那么在后續(xù)電子束掃描時就能夠檢測 出傳輸門晶體管柵極處通孔刻蝕不足缺陷的發(fā)生。而測試模塊其他接觸孔的形成位置與現(xiàn) 有技術(shù)中SRAM器件接觸孔的形成位置相同。
[0046] 步驟S3 :在各接觸孔上形成金屬互連線以及導(dǎo)電通孔。
[0047] 本步驟中，可采用常規(guī)工藝在接觸孔上形成金屬互連線以及與金屬互連線配套的 導(dǎo)電通孔，具體的在接觸孔上依次形成第一金屬互連線Ml，第一通孔Vial以及第二金屬互 連線。本實施例中，第二金屬互連線為頂層金屬連線。
[0048] 步驟S4 :通過電子束缺陷掃描儀在正電勢條件下掃描測試模塊并根據(jù)掃描得到 的影像特征圖檢測測試模塊的通孔刻蝕不足缺陷。
[0049] 該步驟中，使電子束缺陷掃描儀在正電勢條件下掃描，這是因為對于PM0S管來 說，當(dāng)電子束缺陷掃描儀工作在負(fù)電勢條件時，PM0S管不導(dǎo)通，其表面電荷要多于溢出的電 荷，導(dǎo)致不論是正常情況下還是刻蝕不足情況下導(dǎo)電通孔的影像特征圖形都是亮的，無法 對刻蝕不足進行識別。當(dāng)電子束缺陷掃描儀工作在正電勢情況下，正常情況下導(dǎo)電通孔的 影像特征圖形是亮的，但若發(fā)生刻蝕不足造成導(dǎo)電通孔不與下層接觸孔導(dǎo)通，則導(dǎo)電通孔 的特征影響圖形為暗，也就能夠清晰地分辨出是否發(fā)生刻蝕不足的缺陷。此外，由于測試模 塊的所有的晶體管都是P型，通過電子束缺陷掃描儀在正電勢條件下就可以很快速清楚地 檢測到是否發(fā)生刻蝕缺陷，而不會因晶體管類型不同導(dǎo)致影像特征圖形的混淆。
[0050] 較佳的，電子束缺陷掃描儀在正電勢條件下工作時正電勢著陸能量為500? 1300eV，采用的電流為20?ΙΙΟηΑ，采用的像素為10?60nm。
[0051] 由以上可知，通過將模擬SRAM器件的測試模塊中的晶體管全部制造為PM0S管，同 時將模擬傳輸門晶體管的柵極去除而直接將柵極接觸孔連接在有源區(qū)上，可增加可檢測的 通孔的數(shù)量，有利于提高刻蝕不足缺陷的抓取率。
[0052] 實施例2
[0053] 雖然上述實施例可以增加檢測與模擬傳輸門晶體管的柵極接觸孔導(dǎo)通的通孔 (圖2b中的A處）的刻蝕情況，但對于被相同金屬互連線連接的多個通孔來說，如圖2b中 的B區(qū)域，如果其中某些通孔存在刻蝕不足則仍然無法檢測到。因此，為進一步增加可檢測 通孔的數(shù)量，本實施例對通孔及金屬互連線的形成方法加以改進。
[0054] 請參考圖5a至圖5g，其所示為本實施例的導(dǎo)電通孔和金屬互連線形成方法各步 驟的示意圖。本實施例中，建立測試模塊、在每個測試模塊上形成多個接觸孔并填充金屬的 步驟與第一實施例相同，在此不作贅述。
[0055] 請參考圖5a和圖5b，在形成接觸孔、填充金屬并平坦化后，沉積一介質(zhì)層并在該 介質(zhì)層中形成與接觸孔電連接的第一金屬互連線501。之后，在第一金屬互連線501上依次 形成阻擋層502,第一層間介質(zhì)層503,第二層間介質(zhì)層504,硬掩膜層505。光刻刻蝕硬掩 膜層505及部分的第二層間介質(zhì)層504以形成多個開口，這些開口的位置對應(yīng)于測試模塊 將要形成通孔的區(qū)域。
[0056] 其中，在形成硬掩膜層后，還可沉積硅氧化物506和抗反射層507。光刻刻蝕硬掩 膜層505和部分第二層間介質(zhì)層504的步驟包括在抗反射層507上涂覆第一光刻膠層508， 通過曝光顯影在第一光刻膠層508中定義開口圖形509,然后利用圖形化的第一光刻膠層 作為硬掩膜蝕刻光罩刻蝕抗反射層507、娃氧化物506、硬掩膜層505及部分第二層間介質(zhì) 層504。刻蝕步驟停止于第二層間介質(zhì)中，形成多個開口。如圖所示，這些開口的關(guān)鍵尺寸 為 CD1。
[0057] 請參考圖5c，然后去除第一光刻膠層，并在開口中填充抗反射材料，以形成平坦的 表面。其中，抗反射材料可與抗反射層的材料相同，由此形成一層填充開口且表面平滑的抗 反射層507。
[0058] 接下來，光刻刻蝕抗反射材料、第一層間介質(zhì)層和部分的第二層間介質(zhì)層，以在每 一個開口下方形成一個通孔，且通孔的關(guān)鍵尺寸要小于開口的關(guān)鍵尺寸。
[0059] 具體來說，接著請參考圖5d，首先在抗反射層507上涂覆第二光刻膠層510,通過 曝光顯影在第二光刻膠層510中定義通孔圖形511，如圖所示通孔圖形的關(guān)鍵尺寸為⑶2， CD2要小于開口的關(guān)鍵尺寸CD1。請參考圖5e，然后利用圖形化的第二光刻膠層510作為通 孔蝕刻光罩刻蝕抗反射材料、第二層間介質(zhì)層504和部分的第一層間介質(zhì)層503?？涛g步驟 停止于第一層間介質(zhì)層503中，形成多個關(guān)鍵尺寸為⑶2的通孔。之后去除所述第二光刻 膠層和抗反射層以及填充在開口中的抗反射材料。較佳的，通孔圖形511的中心與開口圖 形的中心相重合。
[0060] 接下來，以硬掩膜層505為刻蝕掩膜繼續(xù)刻蝕至通孔底部連接第一金屬層。
[0061] 如圖5f所示，掩膜層505中具有關(guān)鍵尺寸為⑶1的開口圖形，以該掩膜層為刻蝕 掩膜繼續(xù)刻蝕，開口和通孔的深度進一步增加，直至將阻擋層刻穿使通孔底部到達第一金 屬互連線501。本步驟中，需對相應(yīng)步驟調(diào)整OPC (Optical Proximity Correction,光學(xué)修 正）。
[0062] 最后，如圖5g所不，在全部蝕刻完成后，在最終形成的開口和通孔中填充金屬并 平坦化，至此形成導(dǎo)電通孔512和第二金屬互連線513。
[0063] 由以上可知，本實施例通過兩次光刻刻蝕，形成包括關(guān)鍵尺寸較大的開口（用于 形成第二金屬互連線）和其下方關(guān)鍵尺寸較小的通孔（用于形成導(dǎo)電通孔）的臺階狀刻蝕 孔，再以第一次光刻刻蝕后的硬掩膜為刻蝕掩膜繼續(xù)刻蝕增加開口和通孔的深度，最終在 金屬填充以及平坦化后可使每個導(dǎo)電通孔能夠由其上方的第二金屬互連線獨立引出，避免 了第二金屬互連線將多個導(dǎo)電通孔連接起來。由此，在最終得到的特征影像圖中，能夠清晰 地看到每個導(dǎo)電通孔的明暗變化，進而判斷是否發(fā)生刻蝕不足。
[0064] 請參照圖6a和圖6b所示，現(xiàn)有技術(shù)中不論是否未發(fā)生刻蝕不足A、B處的導(dǎo)電通 孔的特征影像圖都是暗的，刻蝕不足的缺陷難以從特征影像圖中發(fā)現(xiàn)，但利用本發(fā)明的檢 測方法，在圖中A、B處的通孔刻蝕不足能夠通過特征影像圖快速找到，既避免了在刻蝕后 檢測中法拉第杯的影響，同時克服了在金屬平坦化后檢測通孔數(shù)量的限制，最終提高了缺 陷檢測的抓取率。這為制程窗口優(yōu)化提供數(shù)據(jù)參考，為半導(dǎo)體在線制造與良率提升提供保 障。
[0065] 雖然本發(fā)明已以較佳實施例揭示如上，然所述諸多實施例僅為了便于說明而舉例 而已，并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明精神和范圍的前提下可作 若干的更動與潤飾，本發(fā)明所主張的保護范圍應(yīng)以權(quán)利要求書所述為準(zhǔn)。
【權(quán)利要求】
1. 一種通孔刻蝕不足的檢測方法，其特征在于，包括以下步驟： S1 :在半導(dǎo)體襯底上建立多個測試模塊，每一所述測試模塊模擬SRAM器件結(jié)構(gòu)，其包 括兩個模擬傳輸門晶體管，兩個模擬上拉晶體管和兩個模擬下拉晶體管，其中所述模擬傳 輸門晶體管、模擬上拉晶體管和模擬下拉晶體管均為在N阱中的PMOS器件且所述模擬傳輸 門晶體管的有源區(qū)上未形成柵極； S2:在每一所述測試模塊上形成多個接觸孔并填充金屬，所述接觸孔至少連接所述模 擬傳輸門晶體管的有源區(qū)中對應(yīng)于柵極的位置； S3 :在各所述接觸孔上形成金屬互連線以及導(dǎo)電通孔；以及 S4:通過電子束缺陷掃描儀在正電勢條件下掃描所述測試模塊并根據(jù)掃描得到的影像 特征圖檢測所述測試模塊的通孔刻蝕不足缺陷。
2. 根據(jù)權(quán)利要求1所述的通孔刻蝕不足的檢測方法，其特征在于，步驟S3進一步包 括： 531 :在各所述接觸孔上依次形成第一金屬層、第一層間介質(zhì)層、第二層間介質(zhì)層及硬 掩膜層； 532 :光刻刻蝕所述硬掩膜層及部分所述第二層間介質(zhì)層以對應(yīng)于所述測試模塊的通 孔區(qū)域形成多個開口； 533 :在所述開口中填充抗反射材料以形成一平坦表面； 534 :光刻刻蝕所述抗反射材料、所述第一層間介質(zhì)層和部分所述第二層間介質(zhì)層，以 在每一所述開口下方形成一個通孔，所述通孔的關(guān)鍵尺寸小于所述開口； 535 :以所述硬掩膜層為刻蝕掩膜繼續(xù)刻蝕至所述通孔底部連接所述第一金屬層；以 及 536 :在所述開口及通孔中填充金屬并平坦化。
3. 根據(jù)權(quán)利要求2所述的通孔刻蝕不足的檢測方法，其特征在于，步驟S32進一步包 括： 在所述硬掩膜層上依次形成硅氧化物和抗反射層，所述抗反射層的材料與所述抗反射 材料相同； 在所述抗反射層上涂覆第一光刻膠層，通過曝光顯影在所述第一光刻膠層中定義開口 圖形； 利用所述第一光刻膠層作為硬掩膜蝕刻光罩刻蝕所述硬掩膜層及部分所述第二層間 介質(zhì)層以形成多個所述開口；以及 去除所述第一光刻膠層。
4. 根據(jù)權(quán)利要求1所述的通孔刻蝕不足的檢測方法，其特征在于，步驟S34進一步包 括： 在所述抗反射層上涂覆第二光刻膠層，通過曝光顯影在所述第二光刻膠層對應(yīng)所述抗 反射材料位置中定義通孔圖形，所述通孔圖形的關(guān)鍵尺寸小于所述開口圖形； 利用所述第二光刻膠層作為通孔蝕刻光罩刻蝕所述抗反射材料、第二層間介質(zhì)層及部 分第一層間介質(zhì)層以在每一所述開口下方形成一個所述通孔；以及 去除所述第二光刻膠層、硅氧化物及抗反射層。
5. 根據(jù)權(quán)利要求2所述的通孔刻蝕不足的檢測方法，其特征在于，所述開口的中心與 所述通孔的中心重合。
6. 根據(jù)權(quán)利要求1所述的通孔刻蝕不足的檢測方法，其特征在于，所述接觸孔包括有 源區(qū)接觸孔、柵極接觸孔和柵源共享接觸孔，其中所述模擬傳輸門晶體管的柵極接觸孔連 接至其有源區(qū)上的多晶硅柵極區(qū)域。
7. 根據(jù)權(quán)利要求1所述的通孔刻蝕不足的檢測方法，其特征在于，步驟S1包括： 步驟S11 :設(shè)計各所述測試模塊的版圖，其中每一所述測試模塊的版圖包括被隔離區(qū) 隔離的多個阱區(qū)，所述模擬上拉晶體管和模擬下拉晶體管的阱區(qū)中包括有源區(qū)和穿過所述 有源區(qū)的柵區(qū)，所述模擬傳輸門晶體管的阱區(qū)中僅包括有源區(qū)； 步驟S12 :對各所述阱區(qū)進行N型離子注入，以形成N阱； 步驟S13 :在各所述柵區(qū)上形成PMOS晶體管的柵極；以及 步驟S14 :對各所述有源區(qū)進行P型離子注入，以形成所述N阱中的PMOS器件。
8. 根據(jù)權(quán)利要求1所述的通孔刻蝕不足的檢測方法，其特征在于，所述電子束缺陷掃 描儀采用的著陸能量為500?1300eV，采用的電流為20?ΙΙΟηΑ。
9. 根據(jù)權(quán)利要求1所述的通孔刻蝕不足的檢測方法，其特征在于，所述電子束缺陷掃 描儀采用的像素為10?60nm。
【文檔編號】H01L21/66GK104091769SQ201410357129
【公開日】2014年10月8日 申請日期:2014年7月25日 優(yōu)先權(quán)日:2014年7月25日
【發(fā)明者】范榮偉, 陳宏璘, 龍吟, 顧曉芳, 倪棋梁 申請人:上海華力微電子有限公司