包括襯底的多芯片器件的制作方法
【專利摘要】本發(fā)明提供了一種包括襯底的多芯片器件，該器件包括包括電絕緣芯的襯底、布置在襯底的第一主表面上的第一導電材料，以及布置在襯底的與第一主表面相對的第二主表面上的第二導電材料。該器件進一步包括從第一主表面延伸至第二主表面并且電耦合第一導電材料與第二導電材料的導電連接、布置在第一主表面上并且電耦合至第一導電材料的第一半導體芯片，以及布置在第二主表面上并且電耦合至第二導電材料的第二半導體芯片。
【專利說明】包括襯底的多芯片器件

【技術(shù)領(lǐng)域】
[0001]本公開涉及包括襯底的多芯片器件及制造該多芯片器件方法。

【背景技術(shù)】
[0002]電子器件可包括多芯片半導體芯片和裝配該半導體芯片的襯底。多芯片器件及其制造方法必須不斷地改進。改進多芯片器件的性能和質(zhì)量，這可能是所期望的。特別地，期望增加多芯片器件的集成密度和改進熱量管理。


【發(fā)明內(nèi)容】

[0003]本發(fā)明公開了一種器件，包括:包括電絕緣芯的襯底；布置在所述襯底的第一主表面上的第一導電材料；布置在所述襯底的與所述第一主表面相對的第二主表面上的第二導電材料；電耦合所述第一導電材料與所述第二導電材料的導電連接；布置在所述第一主表面上并且電耦合至所述第一導電材料的第一半導體芯片；以及布置在所述第二主表面上并且電耦合至所述第二導電材料的第二半導體芯片。
[0004]本發(fā)明還公開了一種器件，包括:包括電絕緣芯的襯底，布置在所述襯底的第一主表面上的第一導電材料，和布置在所述襯底的第二主表面上的第二導電材料；布置在所述第一主表面上的第一半導體芯片；以及布置在所述第二主表面上的第二半導體芯片。
[0005]本發(fā)明還公開了一種器件，包括:直接銅鍵合(DCB)襯底；布置在所述DCB襯底的第一主表面上的第一半導體芯片；布置在所述DCB襯底的第二主表面上的第二半導體芯片；以及至少部分地封裝所述DCB襯底的封裝材料。

【專利附圖】

【附圖說明】
[0006]附圖包含在本說明書中以提供對本發(fā)明方面的進一步理解，且并入本說明書并構(gòu)成說明書的一部分。附圖舉例說明了本發(fā)明的方面，并且與【具體實施方式】一起用來解釋這些方面的原理。通過參考下面的【具體實施方式】能更好地理解本發(fā)明，將容易領(lǐng)會其他的方面和這些方面的預(yù)期優(yōu)點。附圖中的元件不一定是按彼此的比例繪制。相似的附圖標記可指相應(yīng)的類似的部分。
[0007]圖1示意性地示出了一種依照本公開的器件的剖視圖；
[0008]圖2示意性地示出了一種依照本公開的另一種器件的剖視圖；
[0009]圖3示意性地示出了一種依照本公開的另一種器件的剖視圖；
[0010]圖4A至圖4D示意性地示出了一種依照本公開的另一種器件的制造方法的剖視圖；
[0011]圖5A至圖5G示意性地示出了一種依照本公開的另一種器件的制造方法的剖視圖；
[0012]圖6示意性地示出了一種依照本公開的另一種器件的剖視圖；。
[0013]圖7示意性地示出了一種依照本公開的另一種器件的剖視圖；
[0014]圖8示意性地示出了一種依照本公開的另一種器件的剖視圖；
[0015]圖9示出了半橋電路的示意圖

【具體實施方式】
[0016]在下文中，將說明預(yù)制模、麥克風組件以及制造預(yù)制模的方法的進一步的示例性實施例。應(yīng)當注意的是，在上下文中描述的預(yù)制模、麥克風組件或者制造預(yù)制模的方法的實施例也可與其他類別的實施例結(jié)合。
[0017]在下面【具體實施方式】中，參考了附圖，附圖舉例說明了本公開可以實施的特定的方面。對此，方向性術(shù)語比如“頂(top)”、“底(bottom)，，、“前(front)”、“后(back)”等，可參考所述附圖的方向一起使用。由于所述器件的部件可放置在多個不同方向上，因此方向性術(shù)語僅是用于舉例說明的目的，而絕不是限制性的。不脫離本公開的范圍，可利用其他的方面和作出結(jié)構(gòu)或者邏輯上的變化。因此下面的【具體實施方式】不應(yīng)被視作限制意義，而且本公開的范圍由所附權(quán)利要求限定。
[0018]如本說明書中所用，術(shù)語“I禹接(coupled) ”和/或者“電f禹接(electricallycoupled) ”不是為了表示元件必須要直接耦接在一起?？稍凇榜罱拥摹被蛘摺半婑罱拥摹痹g提供中間元件。
[0019]本文中描述了器件及其制造方法。與所述器件有關(guān)的描述也可對相應(yīng)的方法適用，反之亦然。例如，當描述一種器件的特定部件時，制造該器件的相應(yīng)方法可包括以適當?shù)姆绞教峁┰摬考男袨椋词刮疵鞔_地描述或者在附圖中舉例說明該行為。如果技術(shù)上可能，所描述的方法的行為的相繼順序可以交換。方法中的至少兩個行為可至少部分地同時執(zhí)行?？傊?，本文中描述的各種示例性方面的特征可彼此結(jié)合，除非另有明確說明。
[0020]依照本公開的器件可包括一個或者多個半導體芯片。該半導體芯片可是不同類型的和可由不同技術(shù)制造。例如，該半導體芯片包括集成電路、光電或機電電路或者無源器件。集成電路可設(shè)計為邏輯集成電路、模擬集成電路、混合信號集成電路、功率集成電路、存儲器電路、集成無源器件、微機電系統(tǒng)等。半導體芯片可由任何適當?shù)陌雽w材料制造，例如娃S1、碳化娃SiC、娃鍺SiGe、砷化鎵GaAs、氮化鎵GaN等中的至少一種。另外，半導體芯片可包括不是半導體的無機材料和/或者有機材料，例如絕緣體、塑料、金屬等中的至少一種。半導體芯片可以是封裝的或不封裝的。
[0021]特別地，該半導體芯片中的一個或者多個可包括功率半導體。該功率半導體可具有垂直結(jié)構(gòu)，也即半導體芯片可制造為以使電流可在垂直于該半導體芯片的主面的方向上流通。具有垂直結(jié)構(gòu)的半導體芯片可在它的兩個主面上(即在它的頂面和底面上)具有電極。特別地，功率半導體芯片可具有垂直結(jié)構(gòu)并且在兩個主面上可具有負載電極。例如垂直的功率半導體芯片可配置為功率MOSFET (金屬氧化物半導體場效應(yīng)晶體管)、IGBT (絕緣柵雙極型晶體管)、JFET(結(jié)型柵極場效應(yīng)晶體管)、超結(jié)器件、功率雙極型晶體管等。功率MOSFET的源電極和柵電極可位于一個面上，而功率MOSFET的漏電極可布置在另一面上。此夕卜，本文所描述的器件可包括控制功率半導體芯片的集成電路的集成電路。
[0022]半導體芯片可包括接觸墊(或者接觸端)，其允許與包括在半導體芯片中的集成電路形成電接觸。在功率半導體芯片中，接觸墊可對應(yīng)柵電極、源電極或者漏電極。接觸墊可包括一個或多個可應(yīng)用于半導體材料中的金屬層或者金屬合金層。金屬層可以以任何期望的幾何形狀和任何期望的材料成分制造。
[0023]依照本公開的器件可包括襯底。該襯底可配置為提供布置在該襯底上的電子部件和/或半導體芯片之間的相互電連接，以形成電子電路。對此，襯底可充當類似于印刷電路板(PCB)。襯底材料可選擇為支持布置在該襯底上的電子部件的冷卻。襯底可配置為承載聞電流并提供聞電壓(例如聞達幾千伏)隔尚。襯底可進一步配置為在聞達150°C，特別是高達200V或者甚至更高溫度下運行。由于襯底可特別地用于功率電子中，所以也可以稱為“功率電子襯底”。
[0024]襯底可包括電絕緣芯，該電絕緣芯可包括陶瓷材料和塑料材料中的至少一種。例如，電絕緣芯可包括氧化鋁、氮化鋁、氧化鈹?shù)戎械闹辽僖环N。襯底可包括一個或多個主表面，其中每個主表面可形成為在其上可布置一個或者多個半導體芯片。特別地，該襯底可包括第一主表面和布置為與第一主表面相反的第二主表面。第一主表面和第二主表面可實質(zhì)上彼此平行。電絕緣芯可具有在約50 μ m(微米)和1.6毫米之間的厚度。
[0025]依照本公開的器件可包括布置在襯底的第一主表面上(over或on)的第一導電材料。此外，該器件可包括布置在與第一主表面相反的襯底的第二主表面上(over或on)的第二導電材料。本文使用的術(shù)語“襯底”可以指電絕緣芯，但也可以指包括布置在芯上的導電材料的電絕緣芯。導電材料可包括金屬和金屬合金中的至少一種，例如銅和/或銅合金。為了提供布置在襯底上的電子部件之間的相互電連接，導電材料可被成形或構(gòu)建。對此，導電材料可包括導電線、導電層、導電表面、導電區(qū)域等。例如，導電材料可具有在約0.1毫米和約0.5毫米之間的厚度。
[0026]在一個示例中，襯底可相當于(或者可包括)直接銅鍵合(DCB)或直接鍵合銅(DBC)襯底。DCB襯底可包括陶瓷芯和布置在陶瓷芯的一個或者兩個主表面上(over或on)的銅片或者銅層。陶瓷材料可包括熱導系數(shù)約24W/mK至約28W/mK的氧化鋁(Al2O3)、熱導系數(shù)大于150W/mK的氮化鋁(AlN)、氧化鈹(BeO)等中的至少一種。與純銅相比，襯底可具有類似或者等于硅的熱膨脹系數(shù)。
[0027]例如，使用高溫氧化工藝可使銅與陶瓷材料鍵合。這里，銅和陶瓷芯可在含有約30ppm氧氣的氮氣氣氛中加熱至控制溫度。在這些條件下，可形成與銅和氧均鍵合的可用作襯底芯的銅-氧共晶(copper-oxygen eutectic)。布置在陶瓷芯上的銅層可在燒制之前預(yù)成形，或者可使用印刷電路板技術(shù)進行化學蝕刻以形成電路。為了允許導電線和通孔連接襯底的前主表面和后主表面，相關(guān)技術(shù)可采用種晶層、光成像和附加鍍銅。
[0028]在進一步的示例中，襯底可相當于(或可包括)活性金屬釬焊(AMB)襯底。在AMB技術(shù)中，金屬層可附接至陶瓷板。特別地，可在約800°C至約1000°C的高溫下使用焊膏將金屬箔焊接至陶瓷芯。
[0029]還在進一步的示例中，襯底可相當于(或可包括)絕緣金屬襯底(MS)。MS可包括被薄的介電層和銅層覆蓋的金屬基板。例如，金屬基板可由鋁和銅中的至少一種制成為或者可包括，而介電層可以是基于環(huán)氧的層。銅層可具有約35微米(μπι)至約200微米(μπι)或者甚至更高的厚度。介電層例如可以是基于FR-4的，且具有約100 μπι(微米)的厚度。
[0030]依照本公開的器件可包括至少一個可從襯底的第一主表面延伸至襯底的第二主表面的導電連接。特別地，該導電連接可配置為電連接布置在第一主表面上的第一導電材料與布置在第二主表面上的第二導電材料。以這種方式，可提供與第一導電材料接觸的第一半導體芯片和與第二導電材料接觸的第二半導體芯片之間的電連接。
[0031]在包括導電連接的襯底中的開口可通過任何適當?shù)募夹g(shù)來制造，例如通過采用鉆孔、錯射鉆孔、蝕刻、濕蝕刻、等離子蝕刻(plasma etching)等中的至少一種。該開口的輪廓或邊沿可是任意形狀的，例如圓形的、矩形的、正方形的、多邊形的等。開口可具有約50μπι(微米)至約2.6_的寬度。在開口中可布置導電材料，以提供導電連接。例如，導電材料可包括金屬和金屬合金中的至少一種?？墒褂萌魏芜m合的技術(shù)制造導電連接，例如通孔(through-hole)技術(shù)或者導通孔(via)技術(shù)。
[0032]依照本公開的器件可包括覆蓋該器件的一個或多個部件的封裝材料。例如，封裝材料可至少部分地封裝襯底。封裝材料可以是電氣絕緣的，并且可形成封裝主體。封裝材料可包括熱凝物、熱塑塑料或雜化材料、模制化合物、疊層板(預(yù)浸材料)、硅凝膠等。各種技術(shù)可用于采用封裝材料封裝部件，例如模壓成型、注射成型、粉體成型、液體成型、層壓等中的至少一種。
[0033]依照本公開的器件可包括一個或多個導電元件。在一個示例中，導電元件可提供與該器件的半導體芯片的電氣連接。例如，導電元件可連接至封裝半導體芯片，并突出于封裝材料之外。因此，這就可以經(jīng)由導電元件從封裝材料的外部電接觸封裝半導體芯片。在進一步的示例中，導電元件可提供器件的部件之間的電氣連接，例如在兩個半導體芯片之間。導電元件和例如半導體芯片的接觸墊之間的接觸可通過任何適當?shù)募夹g(shù)建立。在示例中，導電元件可焊接(例如通過采用擴散錫焊工藝)至另一個部件。
[0034]在一個示例中，導電元件可包括一個或多個片(clip)(或者接觸片)。片的形狀不一定限于特定的尺寸或特定的幾何形狀。該片可通過沖壓、沖孔、壓制、切割、鋸切、碾軋和任何其他適當?shù)募夹g(shù)其中的至少一種制造。例如，它可由金屬和/或金屬合金制造，特別地是銅、銅合金、鎳、鐵鎳合金(iron nickel)、鋁、鋁合金、鋼、不銹鋼等中的至少一種。在進一步的示例中，導電元件可包括一根或者多根導線(或接合線或焊線)。該導線可包括金屬或者金屬合金，特別是金、鋁、銅或者它們的合金中的一種或多種。此外，導線可包括或者不包括涂層。導線具有約15 μπι(微米)至約1000 μπι(微米)的厚度，具有更特別的約50 μ m(微米)至約500 μ m(微米)的厚度。
[0035]圖1至圖3舉例說明了依照本公開的器件100至器件300。下文中對類似于器件100至器件300的多芯片器件及其制造方法進行了更加詳細地描述。所描述的器件和方法的特征可彼此結(jié)合，除非另有明確地說明。
[0036]圖1示意性地示出了依照本公開的器件100的剖視圖。器件100可包括包括電絕緣芯11的襯底10。器件100進一步包括布置在襯底10的第一主表面13上的第一導電材料12。器件100可進一步包括布置在與第一主表面13相對的襯底10的第二主表面15上的第二導電材料14。器件100可進一步包括從第一主表面13延伸至第二主表面15的導電連接16。導電連接16可電耦接第一導電材料12與第二導電材料14。器件100可進一步包括布置在第一主表面13上并且電耦接至第一導電材料12的第一半導體芯片17。器件100可進一步包括布置在第二主表面15上并且電耦接于第二導電材料14的第二半導體芯片18。
[0037]圖2示意性地示出了依照本公開的器件200的剖視圖。器件200可包括包括電絕緣芯11的襯底10。器件200可進一步包括布置在襯底10的第一主表面13上的第一導電材料12。器件200可進一步包括布置在襯底10的第二主表面15上的第二導電材料14。器件200可進一步包括布置在第一主表面13上的第一半導體芯片17和布置在第二主表面15上的第二半導體芯片18。
[0038]圖3示意性地示出了依照本公開的器件300的剖視圖。器件300可包括DCB襯底19。器件300可進一步包括布置在DCB襯底19的第一主表面13上的第一半導體芯片17和布置在DCB襯底19的第二主表面15上的第一半導體芯片18。器件300可進一步包括可至少部分地封裝DCB襯底19的封裝材料20。為了簡單，封裝材料20通過圍合器件300的部件的簡單的矩形線來表示。器件300可包括一個或多個電接觸元件(未圖示)，該電接觸元件可提供從封裝材料20的外部電接觸被封裝的部件的可能性。
[0039]圖4A至圖4D示意性地示出了一種制造依照本公開的器件的方法。圖4D中舉例說明了由該方法制得的器件400的橫截面。例如，器件400可類似于圖1的器件100。在圖4A中，可提供包括電絕緣芯11的襯底10。襯底10可具有第一主表面13和與第一主表面13相對的第二主表面15。在圖4B中，可提供導電連接16，其中導電連接16可從第一主表面13延伸至第二主表面15。在圖4C中，在第一主表面13上可布置第一導電材料12,而在第二主表面15上可布置第二導電材料14。導電連接16可電稱接第一導電材料12與第二導電材料14。在圖4D中，在第一主表面13上可布置第一半導體芯片17，其中第一半導體芯片17可電耦接至第一導電材料12。此外，在第二主表面15上可布置第二半導體芯片18，其中第二半導體芯片18可電耦合至第二導電材料14。
[0040]圖5A至圖5G示意性地示出了一種制造依照本公開的器件的方法。圖5G中示出了由該方法制得的示例性制造的器件500的橫截面。依照描述的方法制造的器件的細節(jié)可同樣地應(yīng)用于依照本公開的任何其他器件中。此外，圖5A至圖5G中所示的方法可視為圖4A至圖4D中舉例說明的方法的實施。因此下面描述的制造方法的細節(jié)可同樣地應(yīng)用于圖4A至圖4D的方法。
[0041]在圖5A中，可提供包括電絕緣芯11的襯底10。電絕緣芯11可包括陶瓷材料和塑料材料中的至少一種。特別地，電絕緣芯11可包括氧化鋁、氮化鋁、氧化鈹、鈦酸鋁、氮化硅、氧化鋯、碳化硅、氧化鈦等中的至少一種。電絕緣芯11可包括第一主表面13和布置為與第一主表面13相反的第二主表面15。電絕緣芯11可具有從約50 μ m(微米)至約1.6毫米的厚度A。
[0042]在圖5B中，可提供在電絕緣芯11中的開口 21。開口 21可貫穿電絕緣芯11從第一主表面13延伸至第二主表面15。例如，開口 21可通過使用以下技術(shù)中的至少一種來制造:鉆孔、鐳射鉆孔、蝕刻、濕蝕刻、等離子蝕刻等。開口 21在第一主表面13和第二主表面15上的輪廓或者邊沿可以是任意形狀的，例如圓形的、矩形的、正方形的、多邊形的等。開口 21可具有在第一主表面13上的第一寬度W1和第二主表面15上的第二寬度w2。第一寬度W1和第二寬度W2中每一個可位于約μπι微米(μπι微米)至約2.6毫米的范圍內(nèi)。術(shù)語“寬度(width)”可指開口 21在各自的主表面上的最大橫向延伸。導電連接16可位于開口21中。例如，導電連接16可包括金屬和金屬合金中的至少一種。
[0043]在圖5C中,第一導電材料12可布置在第一主表面13上(over或on)。例如，第一導電材料12可包括金屬和金屬合金或其他任何適當?shù)膶щ姴牧现械闹辽僖环N。特別地，第一導電材料12可包括銅和銅合金中的至少一種。第一導電材料12可結(jié)構(gòu)化，并可包括第一部分12A和第二部分12B。但是,第一導電材料12還可包括其它部分(未圖不)，該其它部分的形狀和布置可特別地取決于稍后將布置在第一主表面13上的電子部件的數(shù)量和類型。例如，第一部分12A和第二部分12B可沉積為具有厚度t2和t3的層。每個厚度t2和t3可在約0.1毫米至約0.5毫米的范圍內(nèi)。在一個示例中，厚度〖2和t3可相等，但在另一個示例中它們也可以不同于彼此。第二段12B可電耦接于導電連接16。
[0044]在第二主表面15上(over或on)可布置第二導電材料14。與第一導電材料12相關(guān)的描述也可對第二導電材料14適用。第二導電材料14可包括第一部分14A和第二部分14B。例如，第一部分14A和第二部分14B可分別地沉積為具有厚度t4和厚度t5的層，其中每個厚度t4和厚度t5可位于約0.1毫米至約0.5毫米的范圍內(nèi)。厚度t4和厚度t5在一個示例中可相等，但在另一個示例中也可以不同于彼此。第二部分14B可電連接至導電連接16。因此，導電連接16可提供第一導電材料12的第二部分12B與第二導電材料14的第二部分14B之間的電連接。
[0045]術(shù)語“襯底”可指電絕緣芯11，但也可以指包括第一導電材料12和第二導電材料14的電絕緣芯11。例如，圖5C的襯底10對應(yīng)于DCB襯底，其中電絕緣芯11可構(gòu)成于或可包括氧化鋁(Al2O3)、氮化鋁(AlN)、氧化鈹(BeO)等中的至少一種。第一導電材料12和的第二導電材料14中的每一個可由銅制成或者可包括銅。
[0046]在圖中，在第一導電材料12的第二部分12B上(over或on)可布置第一半導體芯片17。在圖的示例中，第一半導體芯片可相當于或可包括功率半導體芯片，例如IGBT芯片。第一半導體芯片17可包括面向第二部分12B的第一主表面22和面向遠離第二部分12B的對面的第二主表面23。在第一主表面22上(over或on)可布置第一電接觸24。特別地，第一電接觸24可包括第一半導體芯片17的漏電極。漏電極24可覆蓋第一主表面22的主要部分，并且更特別地是漏電極24可完全覆蓋第一主表面22。第一半導體芯片17的主表面22、23的面積可大于100mm2。例如，第一半導體芯片17的主表面22、23可以是矩形或正方形，其中矩形或者正方形的每一邊可具有約10毫米至約13毫米的長度。
[0047]漏電極24可電耦接至第一導電材料12的第二部分12B。在一個示例中，漏電極24可與第二部分12B直接物理接觸。在進一步的示例中，在漏電極24和第二部分12B之間可布置其它的導電材料。例如，漏電極24與第一導電材料12的第二部分12B之間的連接可通過使用燒結(jié)工藝、擴散錫焊工藝、鍵合工藝等中的至少一種來提供。
[0048]在第一半導體芯片17的第二主表面23上(over或on)可布置第二電接觸25和第三電接觸26。第二電接觸25可相當于或者可包括第一半導體芯片17的柵電極，而第三電接觸26可相當于或者可包括第一半導體芯片17的源電極。特別地，柵電極25和源電極26可彼此電氣絕緣。
[0049]在第一導電材料12的第二部分12B上(over或on)可布置第一可選的二極管27。特別地，第一二極管27可以是與第一半導體芯片17并聯(lián)電連接的續(xù)流二極管(flybackd1de)。第一二極管27可包括面向第二部分12B的布置在第一二極管27的第一主表面上(over或on)的第一電接觸(未圖示)，和面向遠離第二部分12B的布置在第一二極管27的第二主表面上(over或on)的第二電接觸(未圖示)。第一二極管27的第一電接觸可電連接至第一導電材料12的第二部分12B。
[0050]在圖5E中，可提供第一導電元件28。在圖5E的示例中，第一導電元件28可相當于或者可包括片28。夾28可電耦合至源電極26和第一二極管27的第三電接觸。例如，可通過使用燒結(jié)工藝、擴散錫焊工藝、鍵合工藝等中的至少一種來提供相應(yīng)的電氣連接。因此，可能經(jīng)由片28電接觸源電極26。另外，可提供第二導電元件29。在圖5E的示例中，第二導電元件29可相當于或者可包括導線29。導線29可提供柵電極25與第一導電材料12的第一段12A之間的電氣連接。
[0051]在圖5F中，可在第二導電材料14的第二部分14A和第二部分14B上(over或on)布置第二半導體芯片18。在圖5F的示例中，第二半導體芯片18可相當于或者可包括功率半導體芯片，例如IGBT芯片。特別地，第二半導體芯片18可類似于第一半導體芯片17。第二半導體芯片18可包括面向第二導電材料14的第一主表面30和面向遠離第二導電材料14的對面的第二主表面31。第一電接觸32可布置在第二主表面31上(over或on)。特別地，第一電接觸32可包括第二半導體芯片18的漏電極。
[0052]在第二半導體芯片18的第一主表面30上(over或on)可布置第二電接觸33和第三電接觸34。第二電接觸33可相當于或者可包括第二半導體芯片18的柵電極，而第三電接觸34可相當于或者可包括第二半導體芯片18的源電極。特別地，柵電極33和源電極34可彼此電氣絕緣。柵電極33可電耦接至第二導電材料14的第一部分14A，而源電極34可電耦接至第二導電材料的第二部分14B。因此，第二半導體芯片18的源電極34可經(jīng)由第二導電材料14的第二部分14B、導電連接16和第一導電材料12的第二部分12B，電連接至第一半導體芯片17的漏電極24。電極33、34和第二導電材料14之間的電連接可類似于先前描述的電連接。
[0053]在第二導電材料14的第二段14B上(over或on)可布置第二可選的二極管35。特別地，第二二極管35可以是與第二半導體芯片18并聯(lián)電連接的續(xù)流二極管。第二二極管35可包括布置在面向第二導電材料14的第二二極管35的第一主表面上(over或on)的第一電接觸(未圖不)，和布置在與第一主表面相對的第二二極管35的第二主表面上(over或on)的第二電接觸(未圖示)。第二二極管35的第一電接觸可電連接至第二導電材料14的第二部分14B。
[0054]在圖5G中，可提供第三導電元件36。在圖5G的示例中，第三導電元件36可相當于或者可包括片36。片36可電耦接至第二半導體芯片18的漏電極32和第二二極管35的第二電接觸。例如，可通過使用燒結(jié)工藝、擴散錫焊工藝、鍵合工藝等中的至少一種來提供關(guān)聯(lián)的電連接。因此，可能經(jīng)由片36電接觸第二半導體芯片18的漏電極32。
[0055]本文中描述的方法可包括未明確地舉例說明的進一步的行為。在可選的行為中，在第一主表面13和/或第二主表面15上(over或on)可布置進一步的電子部件。在進一步的可選的行為中，可由封裝材料(未圖示)來封裝器件500中的一個或者器件500的部件。這種情況下，可提供各種電接觸元件，以使從封裝材料的外部來接觸部件的電接觸或者電極。片28和片36可至少部分地未被封裝材料覆蓋，以使可從封裝材料的外部可電接觸第一半導體芯片17的源電極26和第二半導體芯片18的漏電極32。器件500可包括電接觸元件(未圖示)，該電接觸元件至少部分地未被封裝材料覆蓋，并提供從封裝材料的外部至第一半導體芯片17的柵電極25的電耦接。此外，器件500可包括另外的電接觸元件(未圖示)，該另外的電接觸元件至少部分地未被封裝材料覆蓋并提供從封裝材料的外部至第二半導體芯片18的柵電極33的電耦接。另外，器件500可包括進一步的電接觸元件(未圖示)，該進一步的電接觸元件至少部分地未被封裝材料覆蓋并提供從封裝材料的外部至第一半導體芯片17的漏電極24和第二半導體芯片18的源電極34的電耦接。在一個示例中，可形成片28、26中的至少一個和所描述的電接觸元件，以使器件500經(jīng)由片28、26中的至少一個和所描述的電接觸元件可裝配或者可電連接至PCB。
[0056]在圖5G的示例中，半導體芯片17、18和二極管27、35布置在襯底10的不同的主表面13、15上。當從垂直于襯底10的方向被查看時，第一半導體芯片17的覆蓋區(qū)(footprint)可與第二半導體芯片18的覆蓋區(qū)重疊。這可能制造具有電氣性能類似于器件500的器件，但是其中半導體芯片17、18和二極管27、35可僅布置在襯底10的一個主表面上。與該替代器件相比，由于半導體芯片17、18的覆蓋區(qū)的可能的重疊，器件500的主表面13、15可具有減少的表面積。與該替代器件相比，主表面13、15的表面積可以根據(jù)一個因子(factor)來降低，例如約2。與將半導體芯片17、18和二極管27、35僅布置在襯底10的一個主表面上相比，將半導體芯片17、18和二極管27、35布置在襯底10的兩個主表面上可增加器件500的集成密度。甚至當電子部件被布置在襯底10的兩個側(cè)面上時，其還可以以一種還能夠從兩個側(cè)面冷卻器件500的方式將電子部件布置在襯底10上。
[0057]多芯片器件500可配置為作為半橋電路運行。半橋電路900的示例性示意圖將結(jié)合圖9進行描述。特別地，半橋電路可包括高壓側(cè)開關(guān)和低壓側(cè)開關(guān)。當將圖5G的多芯片器件500用作半橋電路時，第一半導體芯片17可包括低壓側(cè)開關(guān)，并且第二半導體芯片18可包括高壓側(cè)開關(guān)。
[0058]依照本公開的器件并不受限制于僅作為半橋電路運行。其他的電子電路也可以通過采用依照本公開的器件來實現(xiàn)。在此，與先前描述的器件類似，電子部件可再次布置在襯底的兩個側(cè)面上。依照本公開的進一步的器件可包括半導體芯片、有源電子部件、無源電子部件等結(jié)合。例如，依照本公開的進一步的器件可配置為作為任何其他橋電路(例如全橋電路)運行。
[0059]圖6示意性地示出了依照本公開的進一步的器件600的剖視圖。器件600可類似于器件500，因此與圖5A至圖5G有關(guān)的描述也可以適用于圖6。類似于圖5G，第一半導體芯片17和第一二極管27可布置在襯底10的第一主表面13上(over或on),而第二半導體芯片18和第二二極管35可布置在襯底10的第二主表面15上(over或on)。與圖5G對t匕，當從垂直于襯底10的方向被查看時，第一半導體芯片17的覆蓋區(qū)可布置在第二半導體芯片18的覆蓋區(qū)的外側(cè)。在圖6的示例中，半導體芯片17、18的覆蓋區(qū)并不相交。另外，片26、36被導線取代。器件600可包括一個或者多個提供電接觸半導體芯片17、18的電極的電接觸元件?？赡艿碾娊佑|元件已在先前結(jié)合器件500進行了描述。
[0060]器件600可包括第一導電材料12的第三部分12C和第二導電材料14的第三部分14C。部分12C和部分14C可特別地被配置為支持在遠離第一半導體芯片17和第二半導體芯片18中的至少一個的方向上的散熱。例如，在器件600的運行期間，在第一半導體芯片17和第二半導體芯片18處可產(chǎn)生熱量。
[0061]圖7示意性地示出了依照本公開的另外的器件700的剖視圖。特別地，器件700可包括類似于器件600的部件。與圖6相比，器件700可包括第三半導體芯片37和第三二極管38，其可并聯(lián)電連接并可例如被布置為鄰近第二半導體芯片18。特別地，第三半導體芯片37和第三二極管38可類似于圖5G中的第一半導體芯片17和第一二極管27。也就是說，第三半導體芯片37可例如包括半橋電路的低壓側(cè)開關(guān)。對此，第三半導體芯片37可電耦接至包括高壓側(cè)開關(guān)的另外的半導體芯片(未圖示)，以使器件700可包括兩個半橋電路。
[0062]圖8示意性地示出了依照本公開的進一步的器件800的剖視圖。特別地，器件800可類似于器件700。與圖7相比，器件800可包括覆蓋器件800的各種部件的封裝材料20。器件800的一些部件可保留未被封裝材料20覆蓋。在圖8的示例中，第二導電材料14的第三段14C可保持未被封裝材料20覆蓋。未覆蓋的部分可配置為支持在遠離第一半導體芯片17、第二半導體芯片I8和第三半導體芯片37中的至少一個的方向上的散熱。器件800可包括一個或者多個可提供從封裝材料20的外部電接觸至被封裝部件的電接觸元件?？赡艿碾娊佑|元件已結(jié)合器件500進行討論。
[0063]圖9舉例說明了半橋電路900的示意圖。依照本公開的器件可被配置為作為這樣的半橋電路運行。半橋電路900可布置在節(jié)點NI和節(jié)點N2之間。半橋電路900可包括串聯(lián)連接的開關(guān)SI和開關(guān)S2。功率半導體芯片17、18 (例如在器件500的圖5中所示的)可實施為開關(guān)SI和開關(guān)S2?？梢允┘雍愣ǖ碾娢唤o節(jié)點NI和節(jié)點N2。例如，高電位(比如10V、50V、100V、200V、500V或1000V或任何其他電位)可施加至節(jié)點NI，而低電位(例如0V)可施加至節(jié)點N2。因此，第一半導體芯片17可配置為作為低壓側(cè)開關(guān)，然而第二半導體芯片18可配置為作為高壓側(cè)開關(guān)。開關(guān)SI和開關(guān)S2可以在IkHz至10MHz范圍內(nèi)的頻率切換，但切換頻率也可以在此范圍以外。這意味著在該半橋電路運行期間，不同的電位可施加至布置在開關(guān)SI和開關(guān)S2之間的節(jié)點N3。節(jié)點N3的電位可在低電位和高電位之間的范圍內(nèi)變化。
[0064]半橋電路例如可以在用于轉(zhuǎn)換直流(DC)電壓的電子電路(所謂的DC-DC轉(zhuǎn)換器)中實施。DC-DC轉(zhuǎn)換器可用于將由電池或者可充電電池提供的DC輸入電壓轉(zhuǎn)換與下游連接的電子電路的需求匹配的DC輸出電壓。DC-DC轉(zhuǎn)換器可體現(xiàn)為輸出電壓小于輸入電壓的降壓轉(zhuǎn)換器，或輸入電壓大于輸入電壓的升壓轉(zhuǎn)換器。DC-DC轉(zhuǎn)換器可應(yīng)用數(shù)兆赫茲或者更高的頻率。另外，高達50A甚至更高的電流可流經(jīng)DC-DC轉(zhuǎn)換器。
[0065]雖然本文公開的特別的特征或者方面僅涉及數(shù)個實施的其中一個，但這種特征或者方面可與期望的并有利于任何給定或特別的應(yīng)用的其他實施的一個或多個其他特征或者方面結(jié)合。另外，在某種程度上，用于【具體實施方式】或者權(quán)利要求中的術(shù)語“包括(include) ” “具有(have、with) ”及其變體，這些術(shù)語旨在是包含性的，以類似于術(shù)語“包括(comprise) ”的方式。并且,術(shù)語“示例性(examplary) ”僅僅意味著作為示例,而非最好的或者最佳的。還應(yīng)當理解的是，本文中描述的特征和/或元件，以相對彼此的特定尺寸來舉例說明，是以簡單和易于理解為目的，并且實際的尺寸可實質(zhì)上不同于本文中舉例說明的。
[0066]雖然本文中舉例說明和描述了特定的示例，但不脫離本公開的范圍，本領(lǐng)域的普通技術(shù)人員將能領(lǐng)會可代替所示和所描述的特定方面的各種各樣的交替的和/或等價的實施。本申請旨在覆蓋任何本文中討論的特定方面的任何改編或者變化。因此，本公開旨在僅由權(quán)利要求及其等價物限制。
【權(quán)利要求】
1.一種器件，包括: 包括電絕緣芯的襯底； 布置在所述襯底的第一主表面上的第一導電材料； 布置在所述襯底的與所述第一主表面相對的第二主表面上的第二導電材料； 電耦合所述第一導電材料與所述第二導電材料的導電連接； 布置在所述第一主表面上并且電耦合至所述第一導電材料的第一半導體芯片；以及 布置在所述第二主表面上并且電耦合至所述第二導電材料的第二半導體芯片。
2.如權(quán)利要求1所述的器件， 其中所述第一半導體芯片和所述第二半導體芯片中的至少一個包括功率半導體。
3.如權(quán)利要求1所述的器件， 其中所述電絕緣芯包括陶瓷材料和塑料材料中的至少一種。
4.如權(quán)利要求1所述的器件， 其中所述電絕緣芯包括氧化招、氮化招、鈦酸招、氮化娃、氧化錯、碳化娃、氧化鈦和氧化鈹中的至少一種，并且 其中所述第一導電材料和所述第二導電材料中的至少一種包括銅。
5.如權(quán)利要求1所述的器件， 其中所述襯底包括直接銅鍵合(DCB)襯底。
6.如權(quán)利要求1所述的器件，進一步包括: 至少部分地封裝所述襯底的封裝材料。
7.如權(quán)利要求6所述的器件， 其中所述第一導電材料和所述第二導電材料的至少一部分保持從所述封裝材料暴露，其中所述暴露部分被配置為支持在遠離所述第一半導體芯片和所述第二半導體芯片中的至少一個的方向上散熱。
8.如權(quán)利要求1所述的器件， 其中所述第一半導體芯片包括電耦接至所述第一導電材料的漏極接觸，且所述第二半導體芯片包括電耦接至所述第二導電材料的源極接觸。
9.如權(quán)利要求1所述的器件， 其中所述第一半導體芯片包括第一功率晶體管，所述第二半導體芯片包括第二功率晶體管，并且所述器件進一步包括: 并聯(lián)電連接至所述第一功率晶體管的第一二極管和并聯(lián)電連接至所述第二功率晶體管的第二二極管中的至少一個二極管。
10.如權(quán)利要求1所述的器件，進一步包括: 包括低壓側(cè)開關(guān)和高壓側(cè)開關(guān)的半橋電路，其中所述第一半導體芯片包括所述低壓側(cè)開關(guān)，并且所述第二半導體芯片包括所述高壓側(cè)開關(guān)。
11.如權(quán)利要求1所述的器件， 其中當以垂直于所述襯底的方向被查看時，所述第一半導體芯片的覆蓋區(qū)與所述第二半導體芯片的覆蓋區(qū)重疊。
12.如權(quán)利要求1所述的器件， 其中當以垂直于所述襯底的方向被查看時，所述第一半導體芯片的覆蓋區(qū)被布置在所述第二半導體芯片的覆蓋區(qū)的之外。
13.如權(quán)利要求1所述的器件， 其中所述電絕緣芯具有在50微米和1.6毫米之間的厚度。
14.如權(quán)利要求1所述的器件， 其中所述導電連接從所述第一主表面延伸至所述第二主表面并且貫穿所述電絕緣芯的開口，其中所述開口具有在50微米和2.6毫米之間的寬度。
15.如權(quán)利要求1所述的器件， 其中所述第一導電材料和所述第二導電材料中的每一個均具有在0.1毫米和0.5毫米之間的相應(yīng)厚度。
16.如權(quán)利要求1所述的器件，進一步包括: 至少一個另外的半導體芯片，其被布置在鄰近所述第一半導體芯片的所述第一主表面上或者鄰近所述第二半導體芯片的第二主表面上。
17.如權(quán)利要求1所述的器件，進一步包括: 被配置為提供與所述第一半導體芯片或者所述第二半導體芯片的電耦接的導電元件。
18.如權(quán)利要求17所述的器件， 其中所述導電元件包括鍵合線和片中的至少一種。
19.一種器件，包括: 包括電絕緣芯的襯底，布置在所述襯底的第一主表面上的第一導電材料，和布置在所述襯底的第二主表面上的第二導電材料； 布置在所述第一主表面上的第一半導體芯片；以及 布置在所述第二主表面上的第二半導體芯片。
20.一種器件，包括: 直接銅鍵合(DCB)襯底； 布置在所述DCB襯底的第一主表面上的第一半導體芯片； 布置在所述DCB襯底的第二主表面上的第二半導體芯片；以及 至少部分地封裝所述DCB襯底的封裝材料。
【文檔編號】H01L25/18GK104392985SQ201410380144
【公開日】2015年3月4日 申請日期:2014年8月4日 優(yōu)先權(quán)日:2013年8月5日
【發(fā)明者】K·霍塞尼, J·馬勒, I·尼基廷 申請人:英飛凌科技股份有限公司