一種防靜電保護電路的制作方法
【專利摘要】本發(fā)明公開了一種防靜電保護電路，該電路共分為三個部分：第一部分為電阻和電容耦合電路，它由一個電阻和一個電容串聯(lián)而成；第二部分為CMOS反相器，它由一個PMOS管和一個NMOS管串聯(lián)而成；第三部分為主放電管，它是一個多指條結(jié)構(gòu)的NMOS管。三個部分分別接在電源VDD和地VSS之間，再通過連線將三部分互相連接。本發(fā)明提高了靜電保護電路對ESD脈沖的響應(yīng)時間，有效保護了集成電路內(nèi)部的元器件，另外，提高了電路的抗靜電能力和電路的可靠性。
【專利說明】—種防靜電保護電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種防靜電保護電路，特別涉及一種專門為集成電路內(nèi)部的元器件提供有效防靜電保護的靜電放電(Electro-static Discharge, ESD)保護電路,屬于半導(dǎo)體【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002]互補金屬氧化物半導(dǎo)體(ComplementaryMetal Oxide Semiconductor, CMOS)工藝發(fā)展到深亞微米時代，隨著元器件集成度的不斷提高，柵氧化層越來越薄，其抗靜電放電保護能力也隨之降低。經(jīng)國際工業(yè)機構(gòu)統(tǒng)計，集成電路(Integrated Circuit, IC)失效約有40%和靜電放電(ESD)有關(guān)，ESD是當(dāng)今MOS集成電路中最重要的可靠性問題之一。由于深亞微米MOS晶體管的柵氧化層較薄和漏極擊穿電壓較低，因此在ESD應(yīng)力條件下MOS晶體管非常容易被擊穿和燒毀。例如MOS管的柵氧被擊穿，金屬連線被燒熔等等。靜電放電的能量，對傳統(tǒng)的電子元件影響甚微，但是對高集成電路元器件可能引起失效，或使其可靠性降低，造成“軟失效”。一方面，集成電路對靜電放電的防護能力隨著特征尺寸的減小而降低，使得CMOS器件對靜電變得更加敏感，因ESD而損傷的情形更加嚴重。就算把器件的尺寸加大，其ESD耐壓值也不會被升高；另一方面，靜電放電破壞的產(chǎn)生多是由于人為因素所形成，但又很難避免。
[0003]對集成電路中ESD失效的研究已經(jīng)越來越受世界各國的重視，國內(nèi)外各大集成電路設(shè)計公司和代工廠都把ESD問題提上了戰(zhàn)略高度。然而，ESD在不同工藝下的不可移植性和仿真的不準確性，使得ESD防護設(shè)計變得越來越艱難。ESD防護設(shè)計的關(guān)鍵在于在芯片的內(nèi)部電路的端口集成片上加ESD防護單元，把ESD大電流旁路，使其不經(jīng)過內(nèi)部電路，并將電壓箝位在較低的水平。通過合理的ESD防護設(shè)計，可以大幅度提升IC產(chǎn)品抗ESD的能力，從而改善IC產(chǎn)品的可靠性。
[0004]目前國內(nèi)外使用最多的ESD保護結(jié)構(gòu)是柵極接地的NMOS(GGNMOS)，線路結(jié)構(gòu)如圖1所示。其工作原理如圖2所示:當(dāng)有正脈沖(即ESD能量)加在漏結(jié)和P型襯底形成的PN結(jié)上，該結(jié)進入反偏狀態(tài)，直到達到PN結(jié)的雪崩擊穿電壓為止。由于處于反偏狀態(tài)，在耗盡區(qū)會產(chǎn)生大量電子-空穴對，電子被漏極收集，而空穴被襯底收集。這樣，相對于接地的源極，溝道處的襯底電勢不斷上升。當(dāng)局部電勢增加到足以使源極/襯底PN結(jié)發(fā)生正偏時，電子就從源極注入襯底，接著被漏極收集。此時，NMOS管內(nèi)部寄生的雙極NPN管開啟。一旦雙極NPN管開啟，電壓就從較大的觸發(fā)電壓下降到較小的維持電壓。達到維持電壓后，ESD電流就由寄生雙極NPN管進行泄放，從而保護內(nèi)部元器件。但是這種結(jié)構(gòu)有個缺點，即必須先經(jīng)過PN結(jié)的反向擊穿，達到一定程度后，寄生的NPN管才能導(dǎo)通并泄放ESD能量，這樣就會帶來一個時間上的延遲，在有些情況下并不能起到有效的ESD保護。


【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是:提供一種能夠縮短對靜電放電的響應(yīng)時間，有效的保護內(nèi)部電路的防靜電保護電路。
[0006]本發(fā)明為解決上述技術(shù)問題采用以下技術(shù)方案:
一種防靜電保護電路，包括由一個電阻和一個電容串聯(lián)而成的RC積分電路、一個PMOS管、第一?第二 NMOS管、電源輸入端以及接地端，所述PMOS管的源極與背柵短接，第一 NMOS管的源極與背柵短接，第二 NMOS管的源極與背柵短接，所述電阻和電容的公共端、PMOS管的柵極、第一 NMOS管的柵極共連接，所述PMOS管的漏極、第一 NMOS管的漏極、第二 NMOS管的柵極共連接，所述電阻的另一端、PMOS管的源極、第二 NMOS管的漏極以及電源輸入端共連接，所述電容的另一端、第一 NMOS管的源極、第二 NMOS管的源極以及接地端共連接。
[0007]優(yōu)選的，所述RC積分電路的RC積分常數(shù)為140?150納秒。
[0008]優(yōu)選的，所述第二 NMOS管的結(jié)構(gòu)為多指條并聯(lián)結(jié)構(gòu)。
[0009]優(yōu)選的，所述第二 NMOS管的溝道總寬度大于400 um。
[0010]優(yōu)選的，所述第二 NMOS管漏端接觸孔到柵極的間距為5-8um。
[0011]本發(fā)明采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果:
1、本發(fā)明提出的防靜電保護電路結(jié)構(gòu)，在ESD剛開始時，主放電管就立刻進行泄放電流。隨著ESD電壓的上升，寄生的NPN管隨之導(dǎo)通并放電。因此，本發(fā)明提出的防靜電保護電路結(jié)構(gòu)，避免了常規(guī)結(jié)構(gòu)的“PN結(jié)反向擊穿一NPN觸發(fā)”這一過程，從而縮短了對ESD的響應(yīng)時間，有效的保護了內(nèi)部電路。實踐證明，常規(guī)GGNMOS結(jié)構(gòu)，根據(jù)工藝的不同，對E SD的響應(yīng)時間一般在50納秒左右，而本發(fā)明提出的靜電放電保護結(jié)構(gòu)，一般在10納秒左右。
[0012]2、本發(fā)明提出的防靜電保護電路結(jié)構(gòu)，有兩條ESD放電通路:主放電NMOS管以及寄生的NPN管；而常規(guī)的GGNMOS結(jié)構(gòu)，其靜電泄放通路只有一條，就是寄生的NPN管。因此，本發(fā)明提出的防靜電保護電路結(jié)構(gòu)，其靜電泄放能力，肯定優(yōu)于常規(guī)GGNMOS結(jié)構(gòu)。實踐證明，在機器模式下，常規(guī)GGNMOS的靜電放電防護能力為20(Γ300伏，而本發(fā)明提出的防靜電保護電路結(jié)構(gòu)，則達到了 35(Γ400伏，從而極大提高了電路的ESD防護能力，提高了電路的可靠性。

【專利附圖】

【附圖說明】
[0013]圖1是常規(guī)柵極接地的NMOS靜電放電保護結(jié)構(gòu)圖。
[0014]圖2是常規(guī)柵極接地的NMOS靜電放電保護原理圖。
[0015]圖3是本發(fā)明防靜電保護電路的結(jié)構(gòu)圖。
[0016]圖4是本發(fā)明防靜電保護電路的主放電管的工作原理圖。
[0017]其中:R為電阻，C為電容，Ml為第二 NMOS管，M2為PMOS管，M3為第一 NMOS管，VDD為電源輸入端，VSS為接地端。

【具體實施方式】
[0018]下面詳細描述本發(fā)明的實施方式，所述實施方式的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施方式是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0019]本發(fā)明的目的是為了保護集成電路內(nèi)部的元器件，提供一種有效的靜電放電靜電保護電路，提高電路的抗靜電能力，從而提高電路的可靠性。本發(fā)明為了提高靜電保護電路對ESD脈沖的響應(yīng)時間，提供有效的保護，特提出了一種柵極驅(qū)動的ESD保護新結(jié)構(gòu)。并從該ESD保護電路的線路結(jié)構(gòu)和主要版圖設(shè)計規(guī)則等方面來進行改進，而其工藝流程和常規(guī)的CMOS工藝相同，從而確保本發(fā)明的ESD保護結(jié)構(gòu)既能提高集成電路對ESD的靜電防護能力，又不至于增加工藝過程，提高了集成電路的競爭力。
[0020]本發(fā)明提出了一種防靜電保護電路結(jié)構(gòu)，如圖3所示，共分為三個部分。第一部分為電阻和電容I禹合電路，它由一個電阻R和一個電容C串聯(lián)而成；第二部分為CMOS反相器，它由一個PMOS管M2和一個匪OS管M3串聯(lián)而成；第三部分為主放電管，它是一個多指條結(jié)構(gòu)的NMOS管Ml。三個部分分別接在電源VDD和地VSS之間，再通過連線將三部分互相連接。具體連接方式為:第一部分耦合電路中電阻R的一端接電源VDD，電阻R的另一端接電容C的一端，電容C的另一端接地VSS。第二部分反相器中，PMOS管M2的源極與背柵短接，并接到電源VDD，PMOS管M2的漏極接NMOS管M3的漏極，NMOS管M3的源極和背柵短接，并接到地VSS。PMOS管M2的柵極與NMOS管M3的柵極接在一起，并且同第一部分中電阻R和電容C的公共端A相接。PMOS管M2和NMOS管M3的公共漏極B與第三部分主放電管Ml的柵極相接，主放電管Ml的漏極接電源VDD，主放電管Ml的源極與背柵短接，并接到地VSS。
[0021]本發(fā)明提出的靜電放電靜電保護電路中，各NMOS管和PMOS管的擊穿電壓和內(nèi)部電路的NMOS管和PMOS管相同，即縱向結(jié)構(gòu)和層次同普通NMOS管，只不過在部分設(shè)計規(guī)則上放寬。作為主放電NMOS管M1，其漏端接觸孔到柵極的間距為5um?Sum左右，以提高漏極串聯(lián)電阻，增加對靜電的抗擊能力，所述漏極接觸孔就是用于引出漏極引腳的孔。作為主放電NMOS管M1，為了提高其對靜電的泄放能力，本發(fā)明優(yōu)選采用多根指條交錯并聯(lián)結(jié)構(gòu)的NMOS管，該結(jié)構(gòu)的NMOS管可參照古妮娜、郝躍、李儒章等《基于STFOD結(jié)構(gòu)的IC全芯片保護》，微電子學(xué)，2007，37(3):358-363。NMOS管Ml的溝道總寬度一般大于400um。通過調(diào)整耦合電路中電阻R和電容C的值，使其RC時間常數(shù)在140納秒?150納秒左右。因為ESD的維持時間一般在140納秒?150納秒左右。在此保護電路的情況下，ESD采用機器模式測試，能夠達到350?400伏的水平。
[0022]結(jié)合如圖4所示的主放電管Ml的工作原理可知，本發(fā)明防靜電保護電路的基本工作原理如下:通過設(shè)計第一部分中電阻R和電容C的值，使RC時間常數(shù)為150納秒。當(dāng)電源VDD到地VSS有一個正ESD脈沖時，脈沖同時加在三部分上。由于電容C兩端電壓不能突變，因此，剛開始A點電位接近于地VSS，為低電位。A點同時接第二部分反相器的輸入端，因此反相器的輸出端B為高電平。B點同時接主放電MOS管Ml的柵極，因此主放電管Ml處于導(dǎo)通狀態(tài)，進行ESD能量的泄放。隨著ESD電壓的逐步升高，主放電管Ml漏極的電位也在逐步升高，泄放的電流也在逐步增加，即通過主放電管Ml漏極流經(jīng)P型襯底，到達源極的電流也在增加，襯底的局部電勢不斷增加。當(dāng)?shù)竭_一定程度，即局部電勢增加到足以使源極和襯底形成的PN結(jié)正偏時，電子就從源極注入漏極。此時，主放電MOS管Ml內(nèi)部的寄生雙極NPN管開啟。一旦雙極NPN管開啟，漏極電壓就會下降到較小的維持電壓，所加ESD電流就由寄生雙極NPN進行低阻值泄放，同時電源電壓被箝位在較低的維持電壓附近，保護了電路內(nèi)部的元器件。當(dāng)ESD脈沖過后(一般是經(jīng)過150納秒)，電容C已被充滿電，A點電位較高，經(jīng)過反相器后，B點為低電位，即主放電管Ml柵極為低電位，因此主放電管Ml被關(guān)閉，停止ESD的泄放。當(dāng)芯片內(nèi)部電路正常工作時，由于電源加電時間在毫秒級，因此A點電位始終為高電位，B點始終為低電位，主放電管Ml —直保持關(guān)閉狀態(tài)。即在芯片內(nèi)部電路正常工作時，ESD防護電路處于關(guān)閉狀態(tài)，始終保持高阻狀態(tài)，從而不影響被防護電路的性能；當(dāng)遭受外部ESD沖擊時，ESD防護電路能夠作出快速反應(yīng)，處于開啟狀態(tài)，且開啟時具有低阻特性，讓ESD電流從防護電路上快速泄放，并把電壓箝位在較低水平。
[0023]當(dāng)電源VDD到地VSS有一個負ESD脈沖時，由于主放電管Ml的源極和P型襯底是短接的，因此ESD能量就從P型襯底和主放電管Ml漏極所形成的正向PN結(jié)直接泄放。由于主放電管Ml面積較大，且是多指條結(jié)構(gòu)，因此能均勻的泄放ESD電流，且泄放能力較強。
[0024]以上實施例僅為說明本發(fā)明的技術(shù)思想，不能以此限定本發(fā)明的保護范圍，凡是按照本發(fā)明提出的技術(shù)思想，在技術(shù)方案基礎(chǔ)上所做的任何改動，均落入本發(fā)明保護范圍之內(nèi)。
【權(quán)利要求】
1.一種防靜電保護電路，其特征在于:包括由一個電阻和一個電容串聯(lián)而成的Re積分電路、一個PMOS管、第一?第二 NMOS管、電源輸入端以及接地端，所述PMOS管的源極與背柵短接，第一 NMOS管的源極與背柵短接，第二 NMOS管的源極與背柵短接，所述電阻和電容的公共端、PMOS管的柵極、第一 NMOS管的柵極共連接，所述PMOS管的漏極、第一 NMOS管的漏極、第二 NMOS管的柵極共連接，所述電阻的另一端、PMOS管的源極、第二 NMOS管的漏極以及電源輸入端共連接，所述電容的另一端、第一 NMOS管的源極、第二 NMOS管的源極以及接地端共連接。
2.如權(quán)利要求1所述防靜電保護電路，其特征在于:所述RC積分電路的RC積分常數(shù)為140?150納秒。
3.如權(quán)利要求1所述防靜電保護電路，其特征在于:所述第二NMOS管的結(jié)構(gòu)為多指條并聯(lián)結(jié)構(gòu)。
4.如權(quán)利要求1所述防靜電保護電路，其特征在于:所述第二NMOS管的溝道總寬度大于 400 um。
5.如權(quán)利要求1所述防靜電保護電路，其特征在于:所述第二NMOS管漏端接觸孔到柵極的間距為5-8um。
【文檔編號】H01L27/02GK104269399SQ201410395756
【公開日】2015年1月7日 申請日期:2014年8月12日 優(yōu)先權(quán)日:2014年8月12日
【發(fā)明者】朱偉民, 鄧曉軍, 聶衛(wèi)東, 朱光榮 申請人:無錫市晶源微電子有限公司