非易失性存儲器(NVM)單元、高壓晶體管和高-k 以及金屬柵晶體管集成的制作方法
【專利摘要】本發(fā)明提供了非易失性存儲器(NVM)單元、高壓晶體管和高-k以及金屬柵晶體管集成。通過使用具有非易失性存儲器(NVM)部分、第一高壓部分、第二高壓部分和邏輯部分的襯底來制作半導體結構的方法包括在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中的所述襯底的主要表面上生長第一導電層。在所述NVM部分中制作存儲器單元，同時所述第一導電層保持在所述第一和第二高壓部分和所述邏輯部分中。對所述第一導電層構圖以在所述第一和第二高壓部分中形成晶體管柵極。在所述NVM部分和所述第一和第二高壓部分中形成保護掩膜。在所述邏輯部分中形成晶體管柵極，同時所述保護掩膜保持在所述NVM部分和所述第一和第二高壓部分中。
【專利說明】非易失性存儲器(NVM)單元、高壓晶體管和高-k以及金屬柵晶體管集成

【技術領域】
[0001]本公開通常涉及非易失性存儲器(NVM)單元和其它晶體管類型，更具體地涉及將NVM單元與具有高-k柵電介質(zhì)和金屬柵的邏輯晶體管以及具有高壓的晶體管集成。

【背景技術】
[0002]由于對存儲電荷的NVM晶體管以及通常用于高速操作的邏輯晶體管的不同要求，非易失性存儲器(NVM)和邏輯晶體管的集成一直是一個挑戰(zhàn)。隨著浮置柵極以及納米晶體或氮化物的使用，存儲電荷的需要已經(jīng)解決了大部分。在任何這些情況下，對這種獨特層的需要使得NVM晶體管和邏輯晶體管的集成很困難。特定類型的電荷存儲層也對可用于實現(xiàn)集成的可用選項有很大影響。進一步復雜性就是當邏輯晶體管是高_k金屬柵晶體管以及高壓晶體管時。高_k柵電介質(zhì)通常不能經(jīng)受高溫，而該高溫對于NVM單元和高壓晶體管來說，通常是最好的。而且，高壓晶體管通常對于柵電介質(zhì)具有相對厚的氧化層，當被刻蝕時，這可以導致隔離氧化物的對應凹處暴露邏輯晶體管溝道區(qū)域的側壁表面。暴露晶體管區(qū)域的側壁表面使得控制晶體管的閾值電壓變得困難，并且因此給那些晶體管造成了泄露問題。
[0003]因此，需要提供一種改進上述提到的一個或多個問題的集成。

【專利附圖】

【附圖說明】
[0004]本發(fā)明通過示例的方式被圖示并且不被附圖限制，在附圖中類似的參考符號表示相同的元素。附圖中的元素說明是為了簡便以及清晰，不一定按比例繪制。
[0005]圖1是根據(jù)一個實施例在處理的一個階段的具有非易失性存儲器(NVM)結構和邏輯晶體管結構的半導體結構的截面圖；
[0006]圖2是在處理的一個后續(xù)階段的圖1的半導體結構的截面圖；
[0007]圖3是在處理的一個后續(xù)階段的圖2的半導體結構的截面圖；
[0008]圖4是在處理的一個后續(xù)階段的圖3的半導體結構的截面圖；
[0009]圖5是在處理的一個后續(xù)階段的圖4的半導體結構的截面圖；
[0010]圖6是在處理的一個后續(xù)階段的圖5的半導體結構的截面圖；
[0011]圖7是根據(jù)一個第二實施例的在處理的一個階段的半導體結構的截面圖；
[0012]圖8是在處理的一個后續(xù)階段的圖7的半導體結構的截面圖；
[0013]圖9是在處理的一個后續(xù)階段的圖8的半導體結構的截面圖；
[0014]圖10是在處理的一個后續(xù)階段的圖9的半導體結構的截面圖；
[0015]圖11是在處理的一個后續(xù)階段的圖10的半導體結構的截面圖；
[0016]圖12是在處理的一個后續(xù)階段的圖11的半導體結構的截面圖；
[0017]圖13是在處理的一個后續(xù)階段的圖12的半導體結構的截面圖；
[0018]圖14是在處理的一個后續(xù)階段的圖13的半導體結構的截面圖；
[0019]圖15是在處理的一個后續(xù)階段的圖14的半導體結構的截面圖；
[0020]圖16是在處理的一個后續(xù)階段的圖15的半導體結構的截面圖；
[0021]圖17是在處理的一個后續(xù)階段的圖16的半導體結構的截面圖；
[0022]圖18是在處理的一個后續(xù)階段的圖17的半導體結構的截面圖；以及
[0023]圖19是在處理的一個后續(xù)階段的圖18的半導體結構的截面圖。

【具體實施方式】
[0024]在一個方面中，在集成電路的NVM部分中的非易失性存儲器(NVM)單元和在該集成電路的邏輯部分中的邏輯晶體管的集成包括在NVM部分中形成NVM單元的柵結構，包括電荷存儲層，同時掩膜邏輯部分。邏輯柵被形成，同時用硬掩膜來掩膜NVM部分，該硬掩膜隨后被用于在NVM部分中形成側壁墊片。在NVM部分和邏輯部分同時執(zhí)行源極/漏極植入。通過參考下面的說明和附圖，可以更好地理解。
[0025]本發(fā)明所描述的半導體襯底可以是任何半導體材料或材料的組合，例如砷化鎵、硅鍺、絕緣體硅片(SOI)、硅、單晶硅等等，以及上面的組合。除非另有說明，氧化層是指氧化硅層。類似第，除非另有說明，氮化層是指氮化硅層。
[0026]圖1所示的是集成電路的半導體結構10，具有襯底12、襯底12中的隔離區(qū)域14、襯底12中的隔離區(qū)域16、襯底12中的隔離區(qū)域18、襯底12中的隔離區(qū)域20以及襯底12中的隔離區(qū)域22。NVM部分24在隔離區(qū)域14和16之間，第一高壓部分26在隔離區(qū)域16和18之間，第二高壓部分28在隔離區(qū)域18和20之間，以及邏輯部分30在隔離區(qū)域20和22之間。襯底12具有在NVM部分24中的井32、在第一和第二高壓部分26和28中的井34以及在邏輯部分30中的井36。井32、34和36可以是P類型井，以及襯底12可以是P類型。也可以存在N類型井，未示出。
[0027]圖2所示的是在NVM部分24中的襯底12上生長氧化層38、在第一高壓部分26中的襯底12上生長氧化層40、在第二高壓部分28中的襯底12上生長氧化層42、在邏輯部分30中的襯底12上生長氧化層42、在隔離區(qū)域14、16、18、20和22以及氧化層38、40、42和44上生長多晶硅層46之后的半導體結構10，這些都是比較薄的，并且厚度可以是大約30埃。氧化層生長為高品質(zhì)并在900攝氏度或更高的溫度下生長。多晶硅層46的厚度可以是大約600埃。
[0028]圖3所示的是在對多晶硅層46構圖以在氧化層38和隔離區(qū)域14和16的部分上保留一部分多晶硅層46并且在氧化層44和隔離區(qū)域20和22的部分上保留一部分多晶硅層46之后的半導體結構10。由于對于構圖的刻蝕是共同的，此構圖將光致抗蝕劑用作掩模。
[0029]圖4所示的是在移除氧化層40和42以及生長氧化層48和50至大約100埃之后的半導體結構10。在氧化層40和42是薄的情況下，由于移除氧化層40和42的刻蝕，對隔離區(qū)域16、18和20的影響最小。隔離區(qū)域16、18和20以及隔離區(qū)域14和22可以是大約2500埃深。此外，氧化層48和50中的氧化物生長消耗了在那里它們被生長的襯底12部分。其效果是，在高壓部分26和28中的襯底12的頂面上幾乎與隔離區(qū)域18和隔離區(qū)域16和20的與高壓部分26和28交界的部分保持共面。在氧化層48和50的生長期間，氧化層52在NVM部分24中的多晶硅層46的部分上生長，以及氧化層54在邏輯部分30中的多晶娃層46的部分上生長。
[0030]圖5所示的是在執(zhí)行氧化層50、52和54的構圖刻蝕之后的半導體結構10。這使得氧化層48保留在第一高壓部分26中。
[0031]圖6所示的是在第二高壓部分28中的襯底12的頂面上生長氧化層60以及在第一高壓部分26中生長附加氧化物以導致比第一高壓部分26的氧化層48厚并且比氧化層60厚的氧化層58之后的半導體結構10。氧化層60可以生長為125埃，以便所得到的氧化層58的厚度是大約200埃。氧化物的生長速率隨著厚度的增加而減小。這種氧化物生長也增厚了氧化層56和62。發(fā)生高壓部分26和28中的襯底12的頂面的某個消耗。緊接在氧化物生長之前的是將刻蝕暴露的氧化物的預清洗。在該預清洗中，與NVM部分24中的襯底12的頂面相接的隔離區(qū)域14和16以及與邏輯部分30中的襯底12的頂面相接的隔離區(qū)域20和22受到多晶硅層46的剩余部分的保護。由于氧化層58比氧化層60厚，第二高壓部分28可以被認為是中間電壓部分。
[0032]圖7所示的是在執(zhí)行構圖的刻蝕以移除氧化層56和62以及多晶硅層46的剩余部分之后的半導體結構10。在該刻蝕中，與第一高壓部分26中的襯底12的頂面相接的隔離區(qū)域16和18以及與第二高壓部分28中的襯底12的頂面相接的隔離區(qū)域18和20通過使用光致抗蝕劑掩模受到保護。
[0033]圖8所示的是在圖案刻蝕以移除都是相當薄(只有大約30埃)的氧化層38和44之后的半導體結構10。然后在NVM部分24、高壓部分26和28和邏輯部分30上執(zhí)行氧化物生長，其結果是在NVM部分24中的氧化層64以及在邏輯部分30中的氧化層70的厚度大約都是26-32埃。這導致氧化物在高壓部分26和28中進一步生長大約15-20埃，以導致在第一高壓部分26中的氧化層66以及在第二高壓部分28中的氧化層68。
[0034]圖9所示的是在NVM部分24、高壓部分26和28和邏輯部分30中沉積多晶硅層72以覆蓋氧化層64、66、68和70以及隔離部分14、16、18、20和22之后的半導體結構10。多晶硅層72的厚度可以是大約800埃。
[0035]圖10所示的是在高壓部分26和28和邏輯部分30上形成構圖的光致抗蝕劑層74并執(zhí)行植入以從多晶硅層72形成摻雜的多晶硅層78之后的半導體結構10。這保證了隨后從摻雜的多晶硅層78形成的控制柵將是足夠導電的。
[0036]圖11所示的是在對摻雜的多晶硅層78構圖以從摻雜的多晶硅層78的靠近隔離區(qū)域14的部分形成第一選擇柵以及從摻雜的多晶硅層78的靠近隔離區(qū)域16的部分形成第二選擇柵之后的半導體結構10。
[0037]圖12所示的是在NVM部分24、高壓部分26和28和邏輯部分30中形成電荷存儲層80之后的半導體結構10。電荷存儲層80是由底部氧化物82、納米晶體84作為代表的多個納米晶體以及在納米晶體之間及其上面的頂部氧化物86形成的。電荷存儲層位于高壓部分26和28和邏輯部分30中的多晶硅層72上。在NVM部分24中，電荷存儲層80在從摻雜的多晶硅層78形成的第一和第二選擇柵的側壁之上、之間、沿著所述側壁。電荷存儲層位于隔離區(qū)域14和16以及從摻雜的多晶硅層78形成的選擇柵之間的區(qū)域中的NVM部分24中的襯底12上。
[0038]圖13所示的是在NVM部分24、高壓部分26和28和邏輯部分30中的電荷存儲層80上沉積多晶硅層88之后的半導體結構10。
[0039]圖14所示的是在構圖刻蝕多晶硅層88和電荷存儲層80以通過將多晶硅層88的第一部分保留為在多晶硅層88的第一部分的右側之上并沿所述右側的控制柵以及將多晶硅層88的第二部分保留為在多晶硅層88的第二部分的左側之上并沿著所述左側的控制柵來形成控制柵之后的半導體結構10。多晶硅層88從高壓部分26和28和邏輯部分30上移除。多晶娃層88的第一部分從多晶娃層78的第一部分橫向向右延伸，以及多晶娃層88的第二部分從多晶硅層78的第二部分橫向向左延伸。電荷存儲層80在多晶硅層78和88的第一部分之間以及多晶硅層78和88的第二部分之間。其結果是兩個柵堆疊，每一個選擇柵在氧化層64之上，控制柵具有在電荷存儲層之上的部分，其中電荷存儲層在襯底12的頂面上，一個部分沿著選擇柵的一側，以及一個部分在選擇柵的頂部部分上，其中電荷存儲層在選擇柵和控制柵之間。
[0040]圖15所示的是在構圖刻蝕多晶硅層72以將第一高壓部分26中的一部分保留為高壓晶體管的柵極以及將第二高壓部分28中的一部分保留為高壓晶體管的柵極之后的半導體結構10。氧化層66是第一高壓部分26的高壓晶體管的柵極電介質(zhì)，而氧化層68是第二高壓部分28的高壓晶體管的柵極電介質(zhì)。多晶硅層72保留在邏輯部分30上。因此，NVM部分24和高壓部分26和28的柵結構被完成。
[0041]圖16所示的是在沉積氧化層90、氮化層92和氧化層94并且然后構圖以從邏輯部分30移除氧化層90、氮化層92、氧化層94和多晶硅層72之后的半導體結構10。氧化層90具有被選擇用于形成側壁墊片的厚度，其中墊片將起到用于延伸植入的掩模的作用。其結果是，NVM部分24和高壓部分26和28的柵結構受到氧化層90、氮化層92和氧化層94保護，并且邏輯部分30只具有氧化層70，其通過預清洗很容易被移除，所述預清洗也移除氧化層94。
[0042]圖17所示的是在形成柵結構96之后的半導體結構10，所述柵結構具有高k電介質(zhì)98、功函數(shù)金屬100和可以是多晶硅的上部柵極102。這示出NVM部分24、高壓部分26和28以及邏輯部分30的完成的柵結構。這些都是通過刻蝕取得的，其中該刻蝕僅最低限度地影響隔離區(qū)域20和22的相鄰井36的部分。移除氧化層70之后，達到圖17中所示的結果不要求氧化物刻蝕。從圖1所示的共面結構開始，接觸隔離區(qū)域20和22的僅有的氧化物刻蝕是移除都相當薄并且對邏輯部分30中的襯底12的頂面和隔離區(qū)域20和22的頂面之間的共面有很小影響的氧化層44和氧化層70的刻蝕，其中在形成柵結構96之前隔離區(qū)域20和22與井36相鄰。形成柵結構96之后，可以影響隔離區(qū)域20和22的氧化物刻蝕具有最小影響，因為柵極已經(jīng)跨越隔離區(qū)域，使得后續(xù)刻蝕對導致從隔離區(qū)域和有源區(qū)之間的共面的顯著偏離的刻蝕所引起的泄露類型有最小影響，如果有的話。表面處及其附近的井區(qū)域32、34和36可以被認為是有源區(qū)域。
[0043]圖18所示的是在通過使用圖17和圖18中所示的氧化層90在NVM部分24和高壓部分26和28的柵結構周圍形成側壁墊片之后的半導體結構10。在從氧化層90形成側壁墊片之前，氮化層和氧化層被沉積以用于在柵結構96周圍形成氮化物的側壁墊片104以及在側壁墊片104周圍形成氧化物的側壁墊片106。
[0044]圖19所示的是在執(zhí)行延伸植入；在NVM部分24、高壓部分26和28和邏輯部分30的柵結構周圍形成氧化物側壁墊片108 ;以及執(zhí)行加深源極/漏極植入之后的半導體結構10。這些源極/漏極植入在使柵極足夠導電方面很有效。其結果是NVM部分24中的源極/漏極區(qū)域110、112和114 ;第一高壓部分26中的源極/漏極區(qū)域115和116 ;第二高壓部分28中的源極/漏極區(qū)域118和120 ；以及邏輯部分30中的源極/漏極區(qū)域122和124。
[0045]圖15所示的結構示出了柵極(包括具有不同厚度的生長氧化物的柵極)可以如何以對定義通過使用柵電介質(zhì)的高_k電介質(zhì)以及直接在柵電介質(zhì)上的金屬形成的邏輯晶體管的周界的隔離區(qū)域有最小影響被實現(xiàn)的。導致了從有源和隔離之間的共面的主要偏離的最有可能的氧化物是用于形成高壓操作的厚氧化物，在這種情況下是氧化物66和68，相應的氧化物沒有在邏輯部分30中生長。而且，這些氧化物的刻蝕在邏輯部分30的有源/隔離接口被阻止。
[0046]目前應了解，提供了一種制作半導體器件的方法。所述方法包括使用具有非易失性存儲器(NVM)部分、高壓部分、中間電壓部分和邏輯部分的襯底。所述方法還包括在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述襯底的主要表面上生長第一氧化物。所述方法還包括在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述第一氧化物上沉積第一導電層。所述方法還包括構圖并刻蝕所述第一導電層以暴露所述高壓部分和所述中間電壓部分。所述方法還包括在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中生長第二氧化物。所述方法還包括掩膜所述高壓部分。所述方法還包括從所述NVM部分、所述中間電壓部分和所述邏輯部分刻蝕所述第二氧化物，同時所述高壓部分被掩膜。所述方法還包括在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中生長第三氧化物。所述方法還包括掩膜所述高壓部分和所述中間電壓部分。所述方法還包括刻蝕所述NVM部分和所述邏輯部分中的所述第三氧化物和所述第一導電層，同時所述高壓部分和所述中間電壓部分保持被掩膜。所述方法還包括在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中生長第四氧化物。所述方法還包括在NVM部分中制作操作期間需要高壓的存儲器單元，所述制作包括當在所述NVM部分中的第二導電層中執(zhí)行植入時在所述高壓部分、所述中間電壓部分和所述邏輯部分上使用保護層。所述方法還包括移除所述高壓部分、所述中間電壓部分和所述邏輯部分上的所述保護層。所述方法還包括構圖所述高壓部分和所述中間電壓部分中的晶體管柵極。所述方法還包括在所述NVM部分、所述高壓部分、所述中間電壓部分中沉積保護掩膜。所述方法還包括在所述邏輯部分中形成邏輯器件，同時所述保護掩膜保持在所述NVM部分、所述高壓部分和所述中間電壓部分中。所述方法可以進一步特征:制作所述存儲器單元還包括通過植入所述第二導電層以及構圖所述第二導電層和所述第四氧化物來形成選擇柵；在所述選擇柵上以及所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述襯底上形成電荷存儲層；在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述電荷存儲層上沉積第三導電層；以及構圖所述第三導電層和所述電荷存儲層以在所述電荷存儲層的剩余部分上以及在所述NVM部分中的所述選擇柵的一部分上形成控制柵，并且移除所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述電荷存儲層和所述第三導電層。所述方法還可以具有進一步特征:所述電荷存儲層包括由頂部和底部電介質(zhì)層之間的離散存儲元件與頂部和底部電介質(zhì)層之間的連續(xù)存儲元件組成的組中的一個。所述方法可以具有進一步特征:所述保護層包括光致抗蝕劑。所述方法可以具有進一步特征:所述保護掩膜包括氮化層和氧化層。所述方法可以具有進一步特征:形成所述邏輯器件包括在所述邏輯部分上形成高k電介質(zhì)；在所述高k電介質(zhì)上形成阻擋層；以及構圖所述阻擋層。所述方法可以具有進一步特征:形成所述邏輯器件還包括在所述阻擋層上形成多晶硅層；以及構圖所述多晶硅層和所述高介電k質(zhì)，其中圖案所述多晶硅層和所述高k電介質(zhì)與構圖所述阻擋層對準以保留柵堆疊。所述方法可以具有進一步特征:制作所述存儲器單元還包括為所述第三導電層沉積多晶硅層。所述方法可以具有進一步特征:所述第二氧化物在所述NVM部分和所述邏輯部分中的所述第一導電層上生長。
[0047]還公開的是一種通過使用具有非易失性存儲器(NVM)部分、第一高壓部分、第二高壓部分和邏輯部分的襯底制作半導體結構的方法。所述方法包括在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中的所述襯底的主要表面上生長第一導電層。所述方法還包括在所述NVM部分中制作存儲器單元，同時所述第一導電層保持在所述第一和第二高壓部分和所述邏輯部分中。所述方法還包括構圖所述第一導電層以在所述第一和第二高壓部分中形成晶體管柵極。所述方法還包括在所述NVM部分和所述第一和第二高壓部分上形成保護掩膜。所述方法還包括在所述邏輯部分中形成晶體管柵極，同時所述保護掩膜保持在所述NVM部分和所述第一和第二高壓部分中。所述方法可以具有進一步特征:制作所述存儲器單元還包括通過植入所述第一導電層的一部分以及構圖所述第一導電層形成選擇柵；在所述選擇柵上以及所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中的所述選擇柵和襯底上形成電荷存儲層；在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中的所述電荷存儲層上沉積第二導電層；構圖所述第二導電層和所述電荷存儲層以在所述電荷存儲層的剩余部分上以及在所述NVM部分中的所述選擇柵的一部分上形成控制柵，并且移除所述第一和第二高壓部分和所述邏輯部分中的所述電荷存儲層和所述第二導電層。所述方法可以具有進一步特征:電荷存儲層包括由頂部和底部電介質(zhì)層之間的離散存儲元件以及頂部和底部電介質(zhì)層之間的連續(xù)存儲元件組成的組中的一個。所述方法可以具有進一步特征:為制作所述存儲器單元構圖所述第一導電層和構圖所述第一導電層以在所述第一和第二高壓部分中形成所述晶體管柵極同時被執(zhí)行。所述方法可以具有進一步特征:制作所述存儲器單元包括構圖所述第一導電層以形成所述存儲器單元的柵極，并且構圖所述第一導電層以在所述第一和第二高壓部分中形成所述晶體管柵極與構圖所述第一導電層以形成所述存儲器單元的所述柵極同時被執(zhí)行。所述方法可以具有進一步特征:所述保護掩膜包括氮化層和氧化層。所述方法可以具有進一步特征:形成所述晶體管柵極包括形成高k電介質(zhì)；在所述高k電介質(zhì)上形成阻擋層；在所述阻擋層上形成多晶硅層；以及構圖所述高k電介質(zhì)、所述阻擋層和所述多晶硅層。所述方法可以具有進一步特征:所述第一導電層是多晶硅層。所述方法可以具有進一步特征:所述制作包括當在所述NVM部分中的第二導電層中執(zhí)行植入時，在所述第一和第二高壓部分和所述邏輯部分上使用保護層。所述方法可以還包括在制作所述存儲器單元之前，構圖并刻蝕所述第一導電層以暴露所述第一和第二高壓部分；在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中生長第二氧化物；掩膜第一所述高壓部分；從所述NVM部分、第二所述高壓部分和所述邏輯部分刻蝕所述第二氧化物，同時所述第一所述高壓部分被掩膜；在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分上生長第三氧化物；掩膜所述第一和第二高壓部分；刻蝕所述NVM部分和所述邏輯部分中的所述第三氧化物和所述第一導電層，同時所述第一和第二所述高壓部分保持被掩膜；以及在所述NVM部分、所述第一和第二所述高壓部分和所述邏輯部分上生長第四氧化物。
[0048]在描述和權利要求中的術語“前面”、“后面”、“頂部”、“底部”、“上面”、“下面”等等
(如果有的話)是用于描述性的目的并且不一定用于描述永久性的相對位置。應了解術語的這種用法在適當?shù)那闆r下是可以互換的以便本發(fā)明所描述的實施例例如，能夠在其它方向而不是本發(fā)明所說明的或在其它方面進行操作。
[0049]雖然本發(fā)明的描述參照具體實施例，在不脫離如所附權利要求所陳述的本發(fā)明范圍的情況下，可以進行各種修改以及變化。例如，不同或附加類型的有源區(qū)域可以被使用，例如其它電平的高壓和不同井類型以及相應的晶體管類型。因此，說明書以及附圖被認為是說明性而不是限制性的，并且所有這些修改旨在包括在本發(fā)明范圍內(nèi)。在此關于具體實施例描述的任何好處、優(yōu)點或解決方案都不旨在被解釋為任何或所有權利要求的關鍵的、必需的、或本質(zhì)特征或元素。
[0050]此外，本發(fā)明所用的“一”或“一個”被定義為一個或多個。并且，在權利要求中所用詞語如“至少一個”以及“一個或多個”不應該被解釋以暗示通過不定冠詞“一”或“一個”引入的其它權利要求元素限定任何其它特定權利要求。所述特定權利要求包括這些所引入的對發(fā)明的權利元素，所述權利元素不僅僅包括一個這樣的元素。即使當同一權利要求中包括引入短語“一個或多個”或“至少一個”以及不定冠詞，例如“一”或“一個”。使用定冠詞也是如此。
[0051]除非另有說明，使用術語如“第一”以及“第二”是用于任意區(qū)分這些術語描述的元素的。因此，這些術語不一定表示時間或這些元素的其它優(yōu)先次序。
【權利要求】
1.一種通過使用具有非易失性存儲器(NVM)部分、高壓部分、中間電壓部分和邏輯部分的襯底來制作半導體結構的方法，包括: 在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述襯底的主要表面上生長第一氧化物； 在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述第一氧化物上沉積第一導電層； 構圖并刻蝕所述第一導電層以暴露所述高壓部分和所述中間電壓部分； 在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中生長第二氧化物； 掩膜所述高壓部分； 從所述NVM部分、所述中間電壓部分和所述邏輯部分刻蝕所述第二氧化物，同時所述高壓部分被掩膜； 在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中生長第三氧化物； 掩膜所述高壓部分和所述中間電壓部分； 刻蝕所述NVM部分和所述邏輯部分中的所述第三氧化物和所述第一導電層，同時所述高壓部分和所述中間電壓部分保持被掩膜； 在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中生長第四氧化物； 在NVM部分中制作操作期間需要高壓的存儲器單元，所述制作包括當在所述NVM部分中的第二導電層中執(zhí)行植入時在所述高壓部分、所述中間電壓部分和所述邏輯部分上使用保護層； 移除所述高壓部分、所述中間電壓部分和所述邏輯部分上的所述保護層； 對所述高壓部分和所述中間電壓部分中的晶體管柵極構圖； 在所述NVM部分、所述高壓部分和所述中間電壓部分中沉積保護掩膜；以及在所述邏輯部分中形成邏輯器件，同時所述保護掩膜保持在所述NVM部分、所述高壓部分和所述中間電壓部分中。
2.根據(jù)權利要求1所述的方法，其中制作所述存儲器單元還包括: 通過植入所述第二導電層以及對所述第二導電層和所述第四氧化物構圖來形成選擇柵； 在所述選擇柵上以及在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述襯底上形成電荷存儲層； 在所述NVM部分、所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述電荷存儲層上沉積第三導電層； 對所述第三導電層和所述電荷存儲層構圖以在所述電荷存儲層的剩余部分上以及在所述NVM部分中的所述選擇柵的一部分上形成控制柵，并且移除所述高壓部分、所述中間電壓部分和所述邏輯部分中的所述電荷存儲層和所述第三導電層。
3.根據(jù)權利要求2所述的方法，其中所述電荷存儲層包由頂部和底部電介質(zhì)層之間的離散存儲元件以及頂部和底部電介質(zhì)層之間的連續(xù)存儲元件組成的組中的一個。
4.根據(jù)權利要求1所述的方法，其中所述保護層包括光致抗蝕劑。
5.根據(jù)權利要求1所述的方法，其中所述保護掩膜包括氮化層和氧化層。
6.根據(jù)權利要求1所述的方法，其中形成所述邏輯器件包括: 在所述邏輯部分上形成高k電介質(zhì)； 在所述高k電介質(zhì)上形成阻擋層；以及 對所述阻擋層構圖。
7.根據(jù)權利要求6所述的方法，其中形成所述邏輯器件還包括: 在所述阻擋層上形成多晶硅層；以及 對所述多晶娃層和所述聞k電介質(zhì)構圖，其中對所述多晶娃層和所述聞k電介質(zhì)構圖與對所述阻擋層構圖對準以保留柵堆疊。
8.根據(jù)權利要求1所述的方法，其中制作所述存儲器單元還包括: 為所述第二導電層沉積多晶硅層。
9.根據(jù)權利要求2所述的方法，其中制作所述存儲器單元還包括: 為所述第三導電層沉積多晶硅層。
10.根據(jù)權利要求1所述的方法，其中所述第二氧化物在所述NVM部分和所述邏輯部分中的所述第一導電層上生長。
11.一種通過使用具有非易失性存儲器(NVM)部分、第一高壓部分、第二高壓部分和邏輯部分的襯底來制作半導體結構的方法，包括: 在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中的所述襯底的主要表面上的氧化層上生長第一導電層； 在所述NVM部分中制作存儲器單元，同時所述第一導電層保持在所述第一和第二高壓部分和所述邏輯部分中； 對所述第一導電層構圖以在所述第一和第二高壓部分中形成晶體管柵極； 在所述NVM部分和所述第一和第二高壓部分上形成保護掩膜；以及在所述邏輯部分中形成晶體管柵極，同時所述保護掩膜保持在所述NVM部分以及所述第一和第二高壓部分中。
12.根據(jù)權利要求11所述的方法，其中制作所述存儲器單元還包括: 通過植入所述第一導電層的一部分以及對所述第一導電層構圖來形成選擇柵； 在所述選擇柵以及在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中的所述襯底上形成電荷存儲層； 在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中的所述電荷存儲層上沉積第二導電層； 對所述第二導電層和所述電荷存儲層構圖以在所述電荷存儲層的剩余部分上以及在所述NVM部分中的所述選擇柵的一部分上形成控制柵，并且移除所述第一和第二高壓部分和所述邏輯部分中的所述電荷存儲層和所述第二導電層。
13.根據(jù)權利要求12所述的方法，其中所述電荷存儲層包括由頂部和底部電介質(zhì)層之間的離散存儲元件以及頂部和底部電介質(zhì)層之間的連續(xù)存儲元件組成的組中的一個。
14.根據(jù)權利要求12所述的方法，其中為制作所述存儲器單元對所述第一導電層構圖和對所述第一導電層構圖以在所述第一和第二高壓部分中形成所述晶體管柵極被同時執(zhí)行。
15.根據(jù)權利要求11所述的方法，其中制作所述存儲器單元包括對所述第一導電層構圖以形成所述存儲器單元的柵極，并且對所述第一導電層構圖以在所述第一和第二高壓部分中形成所述晶體管柵極與對所述第一導電層構圖以形成所述存儲器單元的所述柵極被同時執(zhí)行。
16.根據(jù)權利要求11所述的方法，其中所述保護掩膜包括氮化層和氧化層。
17.根據(jù)權利要求11所述的方法，其中形成所述晶體管柵極包括: 形成高k電介質(zhì)； 在所述高k電介質(zhì)上形成阻擋層； 在所述阻擋層上形成多晶硅層；以及 對所述高k電介質(zhì)、所述阻擋層和所述多晶硅層構圖。
18.根據(jù)權利要求11所述的方法，其中: 所述第一導電層是多晶硅層。
19.根據(jù)權利要求11所述的方法，其中: 所述制作包括當在所述NVM部分中的第二導電層中執(zhí)行植入時在所述第一和第二高壓部分和所述邏輯部分上使用保護層。
20.根據(jù)權利要求11所述的方法，還包括: 在制作所述存儲器單元之前: 圖案并刻蝕所述第一導電層以暴露所述第一和第二高壓部分； 在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中生長第二氧化物； 掩膜所述第一高壓部分； 從所述NVM部分、所述第二高壓部分和所述邏輯部分刻蝕所述第二氧化物，同時所述第一高壓部分被掩膜； 在所述NVM部分、所述第一和第二所述高壓部分和所述邏輯部分中生長第三氧化物； 掩膜所述第一和第二高壓部分； 對所述NVM部分和所述邏輯部分中的所述第三氧化物和所述第一導電層刻蝕，同時所述第一和第二高壓部分保持被掩膜；以及 在所述NVM部分、所述第一和第二高壓部分和所述邏輯部分中生長第四氧化物。
【文檔編號】H01L21/8247GK104377204SQ201410403696
【公開日】2015年2月25日 申請日期:2014年8月15日 優(yōu)先權日:2013年8月16日
【發(fā)明者】阿桑加·H·佩雷拉, 洪莊敏, 康承泰 申請人:飛思卡爾半導體公司