半導(dǎo)體結(jié)構(gòu)及其形成方法
【專利摘要】本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)及其形成方法，該半導(dǎo)體結(jié)構(gòu)包括分離柵極非易失性記憶體單元和高電壓電晶體。非易失性記憶體單元包括有源區(qū)、設(shè)于有源區(qū)上面的非易失性記憶體堆迭、設(shè)于記憶體堆迭上面的控制柵極電極、至少部分設(shè)于有源區(qū)上面毗連于記憶體堆迭的選擇柵極電極、以及選擇柵極絕緣層。高電壓電晶體包括有源區(qū)、柵極電極、以及設(shè)于有源區(qū)與柵極電極之間的柵極絕緣層。非易失性記憶體裝置的選擇柵極絕緣層以及高電壓電晶體的柵極絕緣層至少部分由相同的高k電介材料構(gòu)成。非易失性記憶體裝置的選擇柵極電極以及高電壓電晶體的柵極電極至少部分由相同的金屬構(gòu)成。
【專利說明】半導(dǎo)體結(jié)構(gòu)及其形成方法

【技術(shù)領(lǐng)域】
[0001] 基本上本揭露關(guān)于集成電路的領(lǐng)域，并且更尤指含非易失性記憶體裝置的集成電 路。

【背景技術(shù)】
[0002] 如快閃記憶體之類的非易失性記憶體可用于各種儲存裝置，舉例如安全數(shù)位記憶 卡（SD卡）、USB記憶棒（USBstick)、固態(tài)硬碟（SSD)、以及舉例如行動電話、平板電腦、媒 體播放機等各種電子裝置的內(nèi)部記憶體。非易失性記憶體的進(jìn)一步應(yīng)用包括嵌入式系統(tǒng)， 如微控制器，其中非易失性記憶體裝置可隨著舉例如易失性記憶體、CPU及/或輸入/輸出 裝置等微控制器的其它電路予以整合在相同的半導(dǎo)體結(jié)構(gòu)上。
[0003] 非易失性記憶體裝置的類型包括分離柵極非易失性記憶體裝置，其可在可靠度及 效能方面提供比舉例如控制柵極非易失性記憶體等其它類非易失性記憶體還佳的優(yōu)勢。
[0004] 分離柵極非易失性記憶體裝置例如說明于第2012/0241839號美國公開專利以及 第 7, 923, 769、7, 732, 278、8, 173, 505 和 8, 263, 463 號美國專利中。
[0005] 分離柵極非易失性記憶體裝置可包括多個分離柵極非易失性記憶體單元，其一般 以陣列方式安排并且電連接至沿著陣列的行與列延展的導(dǎo)電線。導(dǎo)電線可用于程式化、抹 除及/或讀取分離柵極非易失性記憶體單元。每一個分離柵極非易失性記憶體單元都可包 括在舉例如硅之類半導(dǎo)體材料中形成的有源區(qū)。有源區(qū)可包括源極區(qū)、漏極區(qū)以及安排于 源極區(qū)與漏極區(qū)之間的通道區(qū)。通道區(qū)的摻雜可與源極區(qū)及漏極區(qū)的摻雜反相。例如，源 極與漏極區(qū)可為N型摻雜，并且通道區(qū)可設(shè)于半導(dǎo)體材料里提供的P型井中、以及可具有對 應(yīng)于P型井摻雜的P型摻雜。_
[0006] 在通道區(qū)上面，控制柵極電極及選擇柵極電極可彼此毗連而設(shè)。在選擇柵極絕緣 層與通道區(qū)之間，可提供非易失性記憶體堆迭，并且可將選擇柵極絕緣層設(shè)于選擇柵極電 極與通道區(qū)之間?？捎谕ǖ绤^(qū)的漏極側(cè)安排選擇柵極電極，并且可于通道區(qū)的源極側(cè)安排 控制柵極電極。非易失性記憶體堆迭可包括含硅或硅氮化物的電荷儲存層，并且以由如二 氧化硅之類電氣絕緣材料構(gòu)成的隔離層予以自控制柵極電極和通道區(qū)隔開。
[0007] 由于電荷儲存層藉由隔離層所提供的電隔離，電荷可在電荷儲存層內(nèi)儲存較長時 間，其中電荷儲存層內(nèi)的電荷量可表示分離柵極非易失性記憶體單元中儲存的數(shù)據(jù)。
[0008] 選擇柵極電極和控制柵極電極可互相電絕緣，其中選擇柵極電極與控制柵極 電極之間的電氣絕緣可藉由舉例如第2012/0241839號美國公開專利及第7,923, 769、 8, 173, 505和8, 263, 463號美國專利中所述的非易失性記憶體堆迭的一部分、或藉由如第 7, 732, 278號美國專利中所述的側(cè)壁間隔物予以提供。
[0009] 為了從分離柵極非易失性記憶體單元讀取數(shù)據(jù)，可將源極區(qū)接地，并且可對選擇 柵極電極、控制柵極電極和漏極施加例如約IV的較小正電壓。介于源極區(qū)與漏極區(qū)之間的 通道區(qū)可由儲存于電荷儲存層的電荷所影響，以致代表分離柵極非易失性記憶體單元中所 儲存數(shù)據(jù)的電流在分離柵極非易失性記憶體單元的漏極區(qū)與源極區(qū)之間流動。
[0010] 為了程式化分離柵極非易失性記憶體單元，可進(jìn)行電荷載子進(jìn)入電荷儲存層的源 極側(cè)注射。為此，可將分離柵極非易失性記憶體單元的漏極區(qū)接地，可對源極區(qū)施加例如約 4V的較高正電壓，并且可對控制柵極電極施加更高的正電壓，例如范圍自約6至9V的電壓。 可對選擇柵極電極施加比分離柵極非易失性記憶體單元的通道區(qū)的閾值電壓略大的電壓。
[0011] 可藉由富爾諾罕穿隧（Fowler-Nordheimtunneling)抹除分離柵極非易失性記憶 體單元。為此，可在控制柵極電極與源極和漏極區(qū)之間施加負(fù)偏壓。例如，可對控制柵極電 極施加例如約-6V的較高負(fù)電壓，并且可對源極區(qū)和漏極區(qū)每一者施加例如約6V的較高正 電壓?？蓪x擇柵極電極施加約5V的較高正電壓。
[0012] 已知的分離柵極非易失性記憶體裝置可具有與其相關(guān)的問題。例如在一些分離柵 極非易失性記憶體裝置中，可藉由互相部分重迭的多晶硅層提供控制柵極電極和選擇柵極 電極。在這種情況下，這些層件的任何錯準(zhǔn)（misalignment)都可導(dǎo)致效能和良率降低。由 二氧化硅構(gòu)成的柵極絕緣層以及由多晶硅構(gòu)成的柵極電極可對分離柵極非易失性記憶體 單元的尺寸縮減提供有限的可能性。為了將選擇柵極電極和控制柵極電極隔開而使用部分 非易失性記憶體堆迭，可降低分離柵極非易失性記憶體單元尺寸縮減的可能性。再者，分離 柵極非易失性記憶體單元設(shè)計可具有涉及分離柵極非易失性記憶體單元與相同半導(dǎo)體結(jié) 構(gòu)中所設(shè)邏輯電晶體整合的問題。
[0013] 鑒于上述情形，本揭露關(guān)于半導(dǎo)體結(jié)構(gòu)及其形成方法，其中一些或所有上述問題 得以實質(zhì)完全或至少部分克服。


【發(fā)明內(nèi)容】

[0014] 下文介紹簡化的
【發(fā)明內(nèi)容】
，用以對本發(fā)明的若干態(tài)樣有基本的了解。本摘要不是 本發(fā)明的詳盡概觀。目的在于識別本發(fā)明的主要或關(guān)鍵元件，或敘述本發(fā)明的范疇。其唯 一目的在于以簡化形式介紹若干概念，作為下文所述更詳細(xì)說明的引言。
[0015] 本文揭露的描述性半導(dǎo)體結(jié)構(gòu)包括分離柵極非易失性記憶體單元以及高電壓電 晶體。分離柵極非易失性記憶體單元包括有源區(qū)、設(shè)于有源區(qū)上面的非易失性記憶體堆迭、 設(shè)于非易失性記憶體堆迭上面的控制柵極電極、至少部分設(shè)于有源區(qū)上面毗連于非易失性 記憶體堆迭的選擇柵極電極、以及選擇柵極絕緣層。高電壓電晶體包括有源區(qū)、柵極電極、 以及設(shè)于有源區(qū)與柵極電極之間的柵極絕緣層。分離柵極非易失性記憶體單元的選擇柵極 絕緣層以及高電壓電晶體的柵極絕緣層至少部分由相同的高k電介材料構(gòu)成。分離柵極非 易失性記憶體單元的選擇柵極電極和高電壓電晶體的柵極電極至少部分由相同的金屬構(gòu) 成。
[0016] 本文揭露的描述性方法包括提供半導(dǎo)體結(jié)構(gòu)。在半導(dǎo)體結(jié)構(gòu)中形成第一井區(qū)和第 二井區(qū)。在第一井區(qū)上面形成非易失性記憶體堆迭和控制柵極電極。于形成非易失性記憶 體堆迭和控制柵極電極后，在半導(dǎo)體結(jié)構(gòu)上方形成一或多個電氣絕緣層。電氣絕緣層的至 少一者包括高k電介材料。于形成一或多個電氣絕緣層后，在半導(dǎo)體結(jié)構(gòu)上方形成一或多 個導(dǎo)電層。一或多個導(dǎo)電層的至少一者包括金屬。毗連于非易失性記憶體堆迭形成至少部 分設(shè)于第一井區(qū)上面的選擇柵極絕緣層和選擇柵極電極。在第二井區(qū)上面形成電晶體柵極 絕緣層和電晶體柵極電極。至少部分由一或多個電氣絕緣層形成選擇柵極絕緣層和電晶體 柵極絕緣層。至少部分由一或多個導(dǎo)電層形成選擇柵極電極和電晶體柵極電極。

【專利附圖】

【附圖說明】
[0017] 可搭配附圖參照底下說明以了解本揭露，其中相稱的參考元件符號視為相稱的元 件，以及其中：
[0018] 圖Ia至圖6a表示根據(jù)一具體實施例的半導(dǎo)體結(jié)構(gòu)在根據(jù)一具體實施例的半導(dǎo)體 結(jié)構(gòu)制造方法階段中的第一部位的概要剖面圖；
[0019] 圖Ib至圖6b表示圖Ia至圖6a中所示半導(dǎo)體結(jié)構(gòu)在圖Ia至圖6a中所示半導(dǎo)體 結(jié)構(gòu)制造方法階段中的第二部位的概要剖面圖；
[0020] 圖7a和圖8a表示根據(jù)一具體實施例的半導(dǎo)體結(jié)構(gòu)在根據(jù)一具體實施例的半導(dǎo)體 結(jié)構(gòu)制造方法階段中的第一部位的概要剖面圖；以及
[0021] 圖7b和圖8b表示圖7a至圖8a中所示半導(dǎo)體結(jié)構(gòu)在圖7a和圖8a中所示半導(dǎo)體 結(jié)構(gòu)制造方法階段中的第二部位的概要剖面圖。
[0022] 盡管本文所揭示的專利標(biāo)的（subjectmatter)易受各種改進(jìn)和替代形式所影響， 其特定具體實施例仍已藉由圖式中的實施例予以表示并且在本文中予以詳述。然而，應(yīng)理 解的是，本文對特定具體實施例的說明其用意不在于限制本發(fā)明于所揭露的特殊形式，相 反地，用意在于含括落于如權(quán)利要求所界定本發(fā)明精神與范疇內(nèi)的所有改進(jìn)、均等件、以及 替代。

【具體實施方式】
[0023] 下面說明的是本發(fā)明的各個描述性具體實施例。為了澄清，本說明書未說明實際 實現(xiàn)的所有特征。當(dāng)然，將領(lǐng)會的是，在開發(fā)任何此類實際具體實施例時，可施作許多特定 實現(xiàn)的決策以達(dá)成開發(fā)者的目的，如符合系統(tǒng)相關(guān)和商務(wù)相關(guān)限制條件之類，此將隨不同 實現(xiàn)而變。再者，將領(lǐng)會的是，此類開發(fā)上的努力可能復(fù)雜且耗時，但對于具有本揭露利益 的所屬領(lǐng)域具有普通技術(shù)者而言，將是例行工作。
[0024] 現(xiàn)將引用【專利附圖】

【附圖說明】本揭露。圖式中所示意的各種結(jié)構(gòu)、系統(tǒng)及裝置其目的僅在于 說明而非為了以所屬領(lǐng)域技術(shù)人員所熟知的細(xì)節(jié)混淆本揭露。雖然如此，仍含括附圖以說 明并且解釋本揭示的描述性實施例。應(yīng)該理解并且解讀本文的用字及詞組與所屬相關(guān)領(lǐng)域 的技術(shù)人員所理解的用字及詞組具有相容的意義。術(shù)語或詞組的特殊定義，亦即，有別于所 屬領(lǐng)域技術(shù)人員所理解的普通或慣用意義的定義，用意是要藉由本文對于術(shù)語或詞組的一 致性用法予以隱喻。就術(shù)語或詞組用意在于具有特殊意義，亦即，不同于所屬領(lǐng)域技術(shù)人員 所理解的術(shù)語或詞組，的方面來說，此特殊定義應(yīng)在說明書中以直接并且明確提供術(shù)語或 詞組特殊定義的明確方式予以清楚提出。
[0025] 本揭露提供具體實施例，其可允許將分離柵極非易失性記憶體裝置的制造整合到 用于制造邏輯電晶體的處理流程里，所述邏輯電晶體包括對邏輯電晶體特性影響較小或?qū)?質(zhì)無影響的高k柵極絕緣層以及金屬柵極電極。尤其是，可于形成邏輯電晶體前先形成非 易失性記憶體單元的控制柵極電極和非易失性記憶體堆迭，以致用于形成控制柵極電極和 非易失性記憶體堆迭的程序不影響邏輯電晶體的組件。
[0026] 具體實施例可提供分離柵極非易失性記憶體單元，其具有含高k電介材料的選擇 柵極絕緣層、以及含金屬的選擇柵極電極。選擇柵極絕緣層及/或選擇柵極電極可至少部 分藉由如同邏輯電晶體的柵極絕緣層和柵極電極的程序步驟予以形成，這可有助于降低制 程的復(fù)雜度及成本。
[0027] 在一些具體實施例中，分離柵極非易失性記憶體單元的控制柵極電極與選擇柵極 電極之間的電介材料可藉由如同邏輯電晶體的柵極絕緣層的程序步驟予以形成，以及可按 照如同邏輯電晶體的柵極絕緣層的方式予以調(diào)整比例并且修改。因此，可提供比例化并且 改良介于控制柵極電極與選擇柵極電極之間電介材料的作法。
[0028] 在一些具體實施例中，尤其可用于提供將分離柵極非易失性記憶體裝置中分離柵 極非易失性記憶體單元程式化和抹除用的較高電壓的高電壓電晶體，可經(jīng)形成而附有含高 k電介材料的柵極絕緣層和金屬柵極電極，這可有助于改良高電壓電晶體的效能及特性。共 通的程序步驟可用于形成邏輯電晶體、以及高電壓電晶體的部分選擇柵極絕緣層、和柵極 絕緣層，并且共通的程序步驟可用于形成分離柵極非易失性記憶體裝置的柵極電極、以及 高電壓電晶體和邏輯電晶體的柵極電極。
[0029] 在根據(jù)一些具體實施例的半導(dǎo)體結(jié)構(gòu)制造方法中，可生長電介層，例如一層二氧 化硅，在往后的程序步驟中，將由此電介層形成高電壓電晶體的部分柵極絕緣層。之后，可 沉積蝕刻終止層，其可例如包括硅氮化物。接著，可將電介層和蝕刻終止層移離分離柵極非 易失性記憶體裝置的區(qū)域，并且可沉積非易失性記憶體堆迭的底部隔離層、電荷儲存層以 及頂部隔離層。底部隔離層和頂部隔離層可包括二氧化硅，并且電荷儲存層可包括硅或硅 氮化物。在電荷儲存層包括硅的具體實施例中，可于沉積電荷儲存層后，進(jìn)行退火步驟以形 成硅納米晶體?？捎诔练e頂部隔離層后，進(jìn)一步進(jìn)行多晶硅層的退火程序和沉積。之后，可 沉積硬掩模，例如娃氮化物硬掩模。
[0030] 接著，可進(jìn)行光刻和蝕刻的程序，以由多晶硅層形成分離柵極非易失性記憶體單 元的控制柵極電極，并且由底部隔離層、電荷儲存層以及頂部隔離層形成非易失性記憶體 單元的非易失性記憶體堆迭。在蝕刻多晶硅層、底部隔離層、電荷儲存層及/或頂部隔離層 時，可將硬掩模用于保護(hù)待形成非易失性記憶體堆迭和控制柵極電極的層件部分。蝕刻終 止層可用于保護(hù)其下的電介層免于遭受蝕刻程序影響，并且可在形成非易失性記憶體堆迭 和控制柵極電極后，憑借另一蝕刻程序?qū)⑵湟瞥渲羞\用的是不同的蝕刻化學(xué)作用。
[0031] 可在形成高電壓電晶體的電介層、非易失性記憶體堆迭以及控制柵極電極后，形 成邏輯電晶體，其可包括核心電晶體和輸入/輸出電晶體。邏輯電晶體是在形成高電壓電 晶體的電介層、非易失性記憶體堆迭以及控制柵極電極后形成的，因此用于形成這些特征 的程序的熱預(yù)算不影響邏輯電晶體。在形成邏輯電晶體時，可藉由高k金屬柵極堆迭包覆 分離柵極非易失性記憶體單元和高電壓電晶體的區(qū)域，這也可用于形成高電壓電晶體的部 分柵極絕緣層和柵極電極，以及用于形成非易失性記憶體單元的選擇柵極電極。
[0032] 可使用相同的程序步驟進(jìn)行高電壓電晶體和邏輯電晶體的柵極蝕刻。可在分離的 光刻和蝕刻步驟由高k金屬柵極堆迭形成選擇柵極電極，這可有助于解決光刻的焦深以及 非易失性記憶體堆迭和控制柵極電極的拓樸有限的相關(guān)問題。之后，可進(jìn)行根據(jù)半導(dǎo)體結(jié) 構(gòu)的邏輯電晶體和其它組件用處理流程的程序，舉例如形成層間電介質(zhì)、接觸結(jié)構(gòu)以及導(dǎo) 電線。
[0033] 圖Ia和Ib表示半導(dǎo)體結(jié)構(gòu)100制造方法階段中，半導(dǎo)體結(jié)構(gòu)100不同部分的概 要剖面圖。圖Ia和Ib表示半導(dǎo)體結(jié)構(gòu)100于相同制程點的部分。圖2&、3&、4 &、5&和6& 表示的是圖Ia所示半導(dǎo)體結(jié)構(gòu)100在往后制程階段中的部分的概要剖面圖，并且圖2b、3b、 4b、5b和圖6b表示的是圖Ib所示半導(dǎo)體結(jié)構(gòu)100在往后制程階段中的部分的概要剖面圖。 圖Ia至6b每一者都以一個數(shù)字和一個字母予以標(biāo)示，其中以相同數(shù)字標(biāo)示的圖示表示相 同制程點的圖示，而以相同字母標(biāo)示的圖示則表示半導(dǎo)體結(jié)構(gòu)100的相同部分。
[0034] 半導(dǎo)體結(jié)構(gòu)100可包括基材101?；?01可為主體半導(dǎo)體基材，例如硅晶圓或晶 粒。在其它具體實施例中，基材101可為含一層半導(dǎo)體材料（例如硅層）的上覆半導(dǎo)體絕 緣體（SOI)基材，其設(shè)于基材底座（例如硅晶圓或晶粒）上面，并且藉由電氣絕緣層（例如 二氧化硅層）與基材底座隔開。電氣絕緣層可在半導(dǎo)體層與基材底座之間提供電氣絕緣。
[0035] 如圖Ia所示，半導(dǎo)體結(jié)構(gòu)100可包括將在其中形成分離柵極非易失性記憶體單元 的非易失性記憶體單元區(qū)107、將在其中形成高電壓N通道電晶體的高電壓N通道電晶體區(qū) 108、以及將在其中形成高電壓P通道電晶體的高電壓P通道電晶體區(qū)109。
[0036] 如圖Ib所示，半導(dǎo)體結(jié)構(gòu)100還可包括將在其中分別形成邏輯電路的核心N通道 電晶體及核心P通道電晶體的核心N通道電晶體區(qū)110及核心P通道電晶體區(qū)111、以及將 在其中分別形成邏輯電路的輸入/輸出N通道電晶體及輸入/輸出P通道電晶體的輸入/ 輸出N通道電晶體區(qū)112及輸入/輸出P通道電晶體區(qū)113。
[0037] 半導(dǎo)體結(jié)構(gòu)100還可包括凹槽隔離結(jié)構(gòu)102,其可用于在待形成于區(qū)域107至113 中的電路元件之間、以及在半導(dǎo)體結(jié)構(gòu)100的這些電路元件與其它電路元件（圖未示）之 間提供電氣絕緣。凹槽隔離結(jié)構(gòu)102可為淺溝槽隔離結(jié)構(gòu)，包括多個形成于基材101中的 凹槽，凹槽以例如二氧化硅的電氣絕緣材料填充。
[0038] 半導(dǎo)體結(jié)構(gòu)100還可包括深N型井103,其包括非易失性記憶體單元區(qū)107、高電 壓N通道電晶體區(qū)108以及高電壓P通道電晶體區(qū)109。深N型井103可摻有舉例如砷的 N型摻質(zhì)。
[0039] 可在非易失性記憶體單元區(qū)107中提供非易失性記憶體單元井104。在一些具體 實施例中，非易失性記憶體單元井104可摻有舉例如硼的P型摻質(zhì)?？稍诟唠妷篘通道電 晶體區(qū)108中提供慘有P型慘質(zhì)的商電壓P型井105,并且可在商電壓P通道電晶體區(qū)109 提供慘有N型慘質(zhì)的1?電壓N型井106。
[0040] 于圖Ia和Ib中所示的制程階段，邏輯電路電晶體待形成于其中的區(qū)域110至113 可實質(zhì)未摻雜、或可根據(jù)基材101的原始摻雜予以摻雜。
[0041] 上述特征可如下列予以形成。
[0042] 凹槽隔離結(jié)構(gòu)102可憑借用于形成淺溝槽隔離結(jié)構(gòu)的技術(shù)予以形成，包括用于在 基材101中形成凹槽的光刻和蝕刻程序、以及用于以二氧化硅之類電絕緣材料填充凹槽、 并且用于將電氣絕緣材料在凹槽外側(cè)部分移除的氧化、沉積及/或研磨程序。深N型井103 可憑借離子布植程序予以形成，其中半導(dǎo)體結(jié)構(gòu)100以N型摻質(zhì)的離子予以照射。半導(dǎo)體 結(jié)構(gòu)100中，舉例如圖Ib中所示區(qū)域110至113的不形成深N型井的部分，可藉由例如光 阻掩模的掩模予以包覆，其吸收離子，以致光阻掩模下面的部分受到保護(hù)不遭受離子照射。
[0043] 非易失性記憶體單元井104和高電壓P型井105可憑借一或多道離子布植程序予 以形成，其中半導(dǎo)體結(jié)構(gòu)100以P型摻質(zhì)的離子予以照射。在一些具體實施例中，可在共通 的離子布植程序中形成非易失性記憶體單元井104和高電壓P型井105。在其它具體實施 例中，非易失性記憶體單元井104和高電壓P型井105可用分離的離子布植程序提供不同 摻質(zhì)濃度及/或不同深度?？蓱{借離子布植程序形成高電壓N型井106,其中半導(dǎo)體結(jié)構(gòu) 100以N型摻質(zhì)的離子照射。
[0044] 類似于形成深N型井103用的離子布植程序，在為了形成非易失性記憶體單元井 104、高電壓P型井105以及高電壓N型井106而進(jìn)行的離子布植程序中，半導(dǎo)體結(jié)構(gòu)100 中不布植離子的部分可藉由例如光阻掩模的掩模予以包覆。
[0045] 本揭露不限于非易失性記憶體單元井104、高電壓P型井105以及高電壓N型井 106是于圖Ia和Ib中所示制程階段形成的具體實施例。在其它具體實施例中，如將于下面 所述，可于制程的較晚階段形成非易失性記憶體單元井104、高電壓P型井105以及高電壓 N型井106。
[0046] 圖2a和2b表示半導(dǎo)體結(jié)構(gòu)100于制程較晚階段的部分的概要剖面圖。可在半導(dǎo) 體結(jié)構(gòu)100上方形成電介層201，其中可將部分電介層201直接設(shè)于電晶體區(qū)108至113的 半導(dǎo)體材料上?？稍陔娊閷?01上形成蝕刻終止層202。蝕刻終止層202的材料與電介層 201的材料可包括不同的蝕刻特性，以致可相對蝕刻終止層202的材料選擇性地蝕刻電介 層201的材料，并且可相對電介層201的材料選擇性地將蝕刻終止層202的材料蝕刻。在 一些具體實施例中，電介層201可包括二氧化硅，并且蝕刻終止層202可包括硅氮化物。
[0047] 在非易失性記憶體單元井104不于電介層201和蝕刻終止層202形成前先形成的 具體實施例中，形成非易失性記憶體單元井104用的離子布植程序可例如于電介層201形 成后且蝕刻終止層202形成前進(jìn)行。
[0048] 可憑借如化學(xué)氣相沉積及/或等離子增強型化學(xué)氣相沉積之類已知的沉積技術(shù) 形成電介層201。在電介層201包括二氧化硅、以及基材101包括硅的具體實施例中，電介層 201、或其部分可藉由氧化技術(shù)予以交替形成，舉例如在氧化環(huán)境中進(jìn)行的半導(dǎo)體結(jié)構(gòu)100 的高溫處理。
[0049] 于形成蝕刻終止層202后，可使用光刻技術(shù)在半導(dǎo)體結(jié)構(gòu)100上方形成例如光阻 掩模的掩模（圖未示）。掩模可包覆電晶體區(qū)108至113,但未包覆非易失性記憶體單元區(qū) 107,以致蝕刻終止層202在非易失性記憶體單元區(qū)107上方形成的部分曝露于半導(dǎo)體結(jié)構(gòu) 100的表面。
[0050] 接著，可進(jìn)行經(jīng)調(diào)整用于將電介層201和蝕刻終止層202的材料移除的一或多道 蝕刻程序，以供曝露非易失性記憶體單元區(qū)107的半導(dǎo)體材料?？稍谝换蚨嗟牢g刻程序期 間藉由掩模保護(hù)電介層201和蝕刻終止層202在電晶體區(qū)108至113上方的部分，以至于 此等部分未遭到移除而仍留在半導(dǎo)體結(jié)構(gòu)100中。之后，可例如憑借阻劑剝除程序?qū)⒀谀?移除。
[0051] 接著，可在半導(dǎo)體結(jié)構(gòu)100上方形成非易失性記憶體堆迭206。非易失性記憶體堆 迭206可包括底部隔離層203、設(shè)于底部隔離層203上的電荷儲存層204、以及設(shè)于電荷儲 存層204上的頂部隔離層205。底部隔離層203和頂部隔離層205可包括舉例如二氧化硅 的電氣絕緣材料。電荷儲存層204可包括與底部隔離層203以及頂部隔離層205的材料不 同的電氣絕緣材料。在底部隔離層203和頂部隔離層205包括二氧化硅的具體實施例中， 電荷儲存層204可包括硅氮化物。然而，電荷儲存層204不需包括電氣絕緣材料。在其它 具體實施例中，電荷儲存層204可包括硅，其中可例如以硅納米晶體的形式提供硅。
[0052] 非易失性記憶體堆迭206的底部隔離層203、電荷儲存層204及頂部隔離層205可 憑借沉積程序予以形成，舉例如化學(xué)氣相沉積、等離子增強型化學(xué)氣相沉積及/或物理氣 相沉積。在一些具體實施例中，除了沉積程序，底部隔離層203的形成可另外或交替地包括 氧化程序。在電荷儲存層204包括硅的具體實施例中，電荷儲存層204的形成除了沉積程 序另可包括退火程序。例如，可在底部隔離層203上沉積一層非晶硅，并且可為了由非晶硅 形成納米晶硅而進(jìn)行退火程序。
[0053] 于形成頂部隔離層205后，可進(jìn)行退火程序以供改良介于電荷儲存層204與頂部 隔離層205之間的界面品質(zhì)，這在電荷儲存層204包括納米晶硅的具體實施例中尤其有幫 助。
[0054] 可在非易失性記憶體堆迭206上沉積一層控制柵極材料207。在一些具體實施例 中，控制柵極材料207可包括多晶硅，并且可憑借化學(xué)氣相沉積及/或等離子增強型化學(xué)氣 相沉積的技術(shù)予以形成。可摻雜此層多晶硅207以供改良材料的導(dǎo)電性。
[0055] 可例如憑借化學(xué)氣相沉積及/或等離子增強型化學(xué)氣相沉積，在此層控制柵極材 料207上沉積一層硬掩模材料208,例如一層娃氮化物。
[0056] 圖3a和3b表示半導(dǎo)體結(jié)構(gòu)100在制程較晚階段的概要剖面圖。于形成非易失性 記憶體堆迭206、控制柵極材料層207以及硬掩模材料層208后，可憑借光刻和蝕刻技術(shù)圖 型化此層硬掩模材料，以在非易失性記憶體單元區(qū)107中待提供控制柵極電極301的位置 形成硬掩模。接著，可為了將控制柵極材料層207和非易失性記憶體堆迭206未由硬掩模包 覆的部分移除而進(jìn)行一或多道蝕刻程序?？刂茤艠O電極301是在進(jìn)行時形成的。非易失性 記憶體堆迭206介于控制柵極電極301與非易失性記憶體單元井104之間的部分留在半導(dǎo) 體結(jié)構(gòu)100中。另外，硬掩模208可留在半導(dǎo)體結(jié)構(gòu)100中，并且可提供控制柵極電極301 的覆蓋層302。
[0057] 在為了形成控制柵極電極301及非易失性記憶體堆迭206不在控制柵極電極301 下面的部分而進(jìn)行的一或多道蝕刻程序中，蝕刻終止層202可保護(hù)電介層201免于受蝕刻 控制柵極電極301和非易失性記憶體堆迭206用蝕刻劑所影響，尤其是免于受移除非易失 性記憶體堆迭206的底部隔離層203用的蝕刻劑所影響，其在一些具體實施例中可由實質(zhì) 如同電介層201的材料（例如二氧化硅）構(gòu)成。
[0058] 可在這些蝕刻程序后進(jìn)行氧化程序以供形成電介層303。電介層303可包覆控制 柵極電極301、以及非易失性記憶體單元井104毗連控制柵極電極301的部分。電介層303 可憑借半導(dǎo)體結(jié)構(gòu)100的高溫處理于氧化環(huán)境中進(jìn)行的氧化程序予以形成。在氧化程序 中，控制柵極電極301的部分多晶硅及非易失性記憶體單元井104的硅半導(dǎo)體材料可與二 氧化硅于其中形成的氧化環(huán)境起化學(xué)反應(yīng)。
[0059] 接著，可移除蝕刻終止層202,這可憑借適于用來相對于電介層201和電介層303 的材料選擇性地移除蝕刻終止層202的材料的蝕刻程序予以完成。
[0060] 于移除蝕刻終止層202后，可在核心N通道電晶體區(qū)110中形成核心電晶體P型 井304,可在核心P通道電晶體區(qū)111中形成核心電晶體N型井305,可在輸入/輸出N通 道電晶體區(qū)112中形成輸入/輸出電晶體P型井306,并且可在輸入/輸出P通道電晶體區(qū) 113中形成輸入/輸出電晶體N型井307。
[0061] 井部304、305、306、307可憑借多道離子布植程序予以形成。在每一道布植程序 中，都可藉由例如光阻掩模的掩模，包覆半導(dǎo)體結(jié)構(gòu)100中不布植離子的部分。尤其是，可 藉由掩模包覆非易失性記憶體單元區(qū)107、高電壓N通道電晶體區(qū)108以及高電壓P通道電 晶體區(qū)109。
[0062] 在一些具體實施例中，可進(jìn)行分離的離子布植程序用于將摻質(zhì)分別引進(jìn)核心電晶 體P型井304和輸入/輸出電晶體P型井306,并且可進(jìn)行分離的離子布植程序用于將摻質(zhì) 分別引進(jìn)核心電晶體N型井305和輸入/輸出電晶體N型井307。因此，可將摻質(zhì)濃度不同 及/或深度不同的井部304、305、306、307 設(shè)于類型相同（分別為P通道及N通道）的核心 電晶體及輸入/輸出電晶體中。
[0063] 在其它具體實施例中，可在共通的離子布植程序中形成核心電晶體P型井304和 輸入/輸出電晶體P型井306,并且可在共通的離子布植程序中形成核心電晶體N型井305 和輸入/輸出電晶體N型井307。這可允許減少形成半導(dǎo)體結(jié)構(gòu)100時所需光刻及離子布 植程序的數(shù)量。-在高電壓P型井105和高電壓N型井106不于形成電介層201前先形成 的具體實施例中，如上所述，也可于移除蝕刻終止層202后形成高電壓P型井105和高電壓 N型井106。而且，可于此制程階段進(jìn)行調(diào)整半導(dǎo)體結(jié)構(gòu)100的靜態(tài)隨機存取記憶體（SRAM) 區(qū)（圖未示）的閾值電壓用的一或多道離子布植程序。
[0064] 圖4a和4b表示半導(dǎo)體結(jié)構(gòu)100于制程較晚階段的概要剖面圖?？蓪?yīng)力產(chǎn)生材 料層401、402分別設(shè)于核心P通道電晶體區(qū)111及輸入/輸出P通道電晶體區(qū)113。應(yīng)力 產(chǎn)生材料層401、402可由比基材101的半導(dǎo)體材料具有更大晶格常數(shù)的材料構(gòu)成。在基 材包括硅的具體實施例中，應(yīng)力產(chǎn)生材料層401、402可包括硅/鍺。應(yīng)力產(chǎn)生材料層401、 402的材料有較大的晶格常數(shù)，所以可在應(yīng)力產(chǎn)生材料層401、402中形成壓縮應(yīng)力，這可有 助于改良待于核心P通道電晶體區(qū)111及輸入/輸出P通道電晶體區(qū)113中形成的P通道 電晶體通道區(qū)里的電洞遷移率。
[0065] 為了形成應(yīng)力產(chǎn)生材料層401、402,可例如憑借光刻形成掩模（圖未示），例如將 半導(dǎo)體結(jié)構(gòu)100除核心P通道電晶體區(qū)111及輸入/輸出P通道電晶體區(qū)113外的部分包 覆的光阻掩模。接著，可進(jìn)行適于將電介層201的材料移除的蝕刻程序，以曝露基材101在 核心P通道電晶體區(qū)111及輸入/輸出P通道電晶體區(qū)113中的半導(dǎo)體材料。接著，可進(jìn)行 適于將基材101的半導(dǎo)體材料移除的蝕刻程序，以在核心P通道電晶體區(qū)111及輸入/輸 出P通道電晶體區(qū)113中形成凹口?？蓪⒀谀Ｒ瞥?，并且可進(jìn)行選擇性磊晶生長程序，用于 在核心P通道電晶體區(qū)111及輸入/輸出P通道電晶體區(qū)113的曝露的半導(dǎo)體材料上選擇 性地沉積應(yīng)力產(chǎn)生材料層401、402。用于將應(yīng)力產(chǎn)生材料層401、402的材料沉積的選擇性 磊晶生長程序，可經(jīng)過調(diào)整而使得電介層201、303上實質(zhì)未沉積材料、或僅在電介層201、 303上沉積少量材料。選擇性磊晶生長程序可包括為了選擇性磊晶沉積硅/鍺而調(diào)整的化 學(xué)氣相沉積程序、等離子增強型化學(xué)氣相沉積程序及/或物理氣相沉積程序。
[0066] 于形成應(yīng)力產(chǎn)生材料層401、402后，可將電介層201移離核心N通道電晶體區(qū)110 及輸入/輸出N通道電晶體區(qū)112。在一些具體實施例中，可將電介層303、至少其部分移 離非易失性記憶體單元區(qū)107。例如，可將部分電介層303移離非易失性記憶體單元井104 毗連控制柵極電極301的部分，而電介層303在控制柵極電極301上的部分則可留在半導(dǎo) 體結(jié)構(gòu)中。為了將電介層303或其部分移除，可形成包覆高電壓N通道電晶體區(qū)108及高 電壓P通道電晶體區(qū)109的光阻掩模，其中掩模未包覆半導(dǎo)體結(jié)構(gòu)100待移除電介層201 及任選的電介層303的那些部分。接著，可為了將層件201、303的電介材料移除而進(jìn)行蝕 刻程序，例如適于將二氧化硅移除的蝕刻程序。
[0067] 之后，可形成電介層403、404,其中電介層403可包覆非易失性記憶體單元井104 毗連控制柵極電極301、核心電晶體P型井304以及核心電晶體N型井305的部分。電介層 404可包覆輸入/輸出電晶體P型井306及輸入/輸出電晶體N型井307。
[0068] 為了形成電介層403、404,可進(jìn)行第一氧化程序，其中基材101曝露于半導(dǎo)體結(jié)構(gòu) 100表面的材料部分予以氧化。接著，可憑借光刻程序形成將半導(dǎo)體結(jié)構(gòu)100除核心N通道 電晶體區(qū)110、核心P通道電晶體區(qū)111以及非易失性記憶體單元區(qū)107外的部分包覆的掩 模。接著，可進(jìn)行用于將部分電介層403移離非易失性記憶體單元區(qū)107、核心N通道電晶 體區(qū)110以及核心P通道電晶體區(qū)111的蝕刻程序。之后，還可進(jìn)行用于形成電介層403 的氧化程序。作為憑借氧化程序形成電介層403、404的替代方案，可憑借如化學(xué)氣相沉積 及/或等離子增強型化學(xué)氣相沉積之類的沉積程序形成層件403、404的一或兩者。
[0069]于圖4a和4b中所示的制程階段，可利用電介層403包覆非易失性記憶體單元區(qū) 107、核心N通道電晶體區(qū)110和核心P通道電晶體區(qū)111，可藉由電介層404包覆輸入/輸 出N通道電晶體區(qū)112和輸入/輸出P通道電晶體區(qū)113,并且可藉由電介層201包覆高 電壓N通道電晶體區(qū)108和高電壓P通道電晶體區(qū)109。電介層201、403、404實質(zhì)可由相 同材料構(gòu)成，例如二氧化娃。然而，電介層201、403、404可具有不同厚度。尤其是，電介層 201可比電介層404更厚，并且電介層404可比電介層403更厚。
[0070] 如下面將更詳細(xì)說明的是，電介層201、403、404可用于形成區(qū)域108至113中所 形成電晶體的部分柵極絕緣層。因此，藉由提供具有不同厚度的電介層201、403、404，可根 據(jù)各別電晶體的操作電壓形成具有不同厚度的柵極絕緣層。可在高電壓N通道電晶體區(qū) 108和高電壓P通道電晶體區(qū)109中形成高電壓電晶體，其可用于提供將待形成于非易失性 記憶體單元區(qū)107中的非易失性記憶體單元程式化和抹除用的電壓，其中在記憶體單元程 式化和抹除時施加的電壓可大于電晶體區(qū)110至113中所形成邏輯電晶體的操作電壓。區(qū) 域112、113中形成的輸入/輸出電晶體可具有比電晶體區(qū)IlOUll中所形成核心電晶體還 大的操作電壓。各別電介層的較大厚度可有助于提供具有比各別電晶體操作電壓還大的貫 穿電壓的柵極絕緣層。
[0071] 在一些具體實施例中，電介層201可具有范圍自約100至260A的厚度。電介層 403可具有范圍自約20至30A的厚度，并且電介層404可具有范圍自約60至8〇A的厚度。
[0072] 圖5a和5b表示半導(dǎo)體結(jié)構(gòu)100在制程較晚階段中的概要剖面圖。于形成電介層 403、404后，可使用化學(xué)氣相沉積及/或等離子增強型化學(xué)氣相沉積的程序，在半導(dǎo)體結(jié)構(gòu) 100上方沉積電氣絕緣層501、502。在一些具體實施例中，電氣絕緣層501可包括二氧化 硅、硅氮氧化物及/或硅氮化物，并且在電氣絕緣層501上方形成的電氣絕緣層502可包括 高k材料，舉例如鉭氧化物、鍶鈦氧化物、鉿氧化物、鉿硅氧化物及/或鋯氧化物。基本上， 在一些具體實施例中，電氣絕緣層的一或兩者可包括具有比二氧化硅還大的電介常數(shù)的材 料，例如大于約4的電介常數(shù)。
[0073] 本揭露不受限于其中提供兩個電氣絕緣層501、502的具體實施例。在其它具體實 施例中，可提供單一電氣絕緣層，例如一層高k材料，如鉭氧化物、鍶鈦氧化物、鉿氧化物、 鉿硅氧化物、鋯氧化物以及諸如此類。在進(jìn)一步具體實施例中，可提供三個或更多個電氣絕 緣層，其中電氣絕緣層的至少一者包括高k材料。
[0074] 于形成電氣絕緣層501、502后，可在半導(dǎo)體結(jié)構(gòu)100上方形成導(dǎo)電層503、504、 505。導(dǎo)電層503可設(shè)于電氣絕緣層501、502中最上方的一者502,并且可包括舉例如鑭、氮 化鑭（III)、鋁、氮化鋁及/或氮化鈦之類的金屬。在一些具體實施例中，導(dǎo)電層503設(shè)于P 通道電晶體區(qū)109、111、113上方的部分、以及層件503設(shè)于N通道電晶體區(qū)108、110、112和 非易失性記憶體單元區(qū)107上方的部分可由不同金屬構(gòu)成。例如，導(dǎo)電層503在非易失性 記憶體單元區(qū)107和N通道電晶體區(qū)108、110、112的部分可包括鑭、氮化鑭（III)及/或 氮化鈦，并且導(dǎo)電層503在P通道電晶體區(qū)109、111、113的部分可包括鋁及/或氮化鋁。
[0075] 導(dǎo)電層504可為例如一層氮化鈦，并且可提供導(dǎo)電層503的覆蓋層。厚度可大于 層件503、504的導(dǎo)電層505可包括多晶娃，并且可為了改良導(dǎo)電層505的導(dǎo)電性而予以摻 雜。
[0076] 為了形成導(dǎo)電層503、504、505，可運用如化學(xué)氣相沉積、等離子增強型化學(xué)氣相沉 積、物理氣相沉積及/或原子層沉積之類的沉積程序。在導(dǎo)電層503包括部分不同材料的 具體實施例中，按照用于在P通道和N通道電晶體中提供不同金屬（其根據(jù)高k金屬柵極 技術(shù)所形成的）的技術(shù)，隨后可沉積部分導(dǎo)電層503,并且可將光刻和蝕刻程序用于將部分 導(dǎo)電層503移離部分半導(dǎo)體結(jié)構(gòu)100。
[0077] 可在導(dǎo)電層505上沉積電介層506,例如一層二氧化硅。這可憑借如化學(xué)氣相沉積 及/或等離子增強型化學(xué)氣相沉積之類的沉積技術(shù)予以完成。
[0078] 圖6a和6b表不半導(dǎo)體結(jié)構(gòu)100在制程較晚階段中的概要剖面圖。于形成電氣絕 緣層501、502、導(dǎo)電層503、504、505以及電介層506后，可圖型化導(dǎo)電層503、504、505。如 將于下面所述，可在圖型化程序中使用電介層506。在此圖型化程序中，可在非易失性記憶 體單元區(qū)107上方形成選擇柵極電極601和選擇柵極絕緣層608,并且可在電晶體區(qū)108至 113上方形成電晶體柵極電極602至607和電晶體柵極絕緣層609至614。選擇柵極電極 601和電晶體柵極電極602至607是由部分導(dǎo)電層503至505形成。
[0079] 選擇柵極絕緣層608包括柵極絕緣層排列618,其由非易失性記憶體單元區(qū)107上 方形成的部分電氣絕緣層501、502所形成的。另外，選擇柵極絕緣層608可包括一部分電 介層403。
[0080] 高電壓電晶體區(qū)108、109上方形成的電晶體柵極絕緣層609、610可包括由部分電 氣絕緣層501、502形成的各別柵極絕緣層排列619、620、并且可另外包括部分電介層201。 核心電晶體110、111上方形成的柵極絕緣層611、612每一者都可包括由部分電氣絕緣層 501、502形成的各別柵極絕緣層排列621、622,并且可另外包括部分電介層403。輸入/輸 出電晶體112U13上方形成的柵極絕緣層613、614各可包括各別由部分電氣絕緣層501、 502形成的柵極絕緣層排列623、624,并且可另外包括部分電介層404。
[0081] 每一個柵極絕緣層排列618至624已由部分電氣絕緣層501、502形成，所以柵極 絕緣層排列618至624包括對應(yīng)子層。尤其是，每一個柵極絕緣層排列618至624都包括 由一部分電氣絕緣層501形成的第一子層、以及由一部分電氣絕緣層502形成的第二子層。
[0082] 因此，電晶體區(qū)108至113上方形成的柵極絕緣層609至614的每一個柵極絕緣 層排列619至624都可包括多個子層，其中每一個子層都在選擇柵極絕緣層608的柵極絕 緣層排列618中有對應(yīng)子層。
[0083] 在提供單一電氣絕緣層而非如上述兩個電氣絕緣層501、502的具體實施例中，每 一個柵極絕緣層排列618至624都可包括藉由一部分單一電氣絕緣層提供的單一子層，其 中子層因其形成自相同電氣絕緣層而具有對應(yīng)特征。
[0084] 如以上所詳述者，在一些具體實施例中，部分導(dǎo)電層503可由不同材料形成。來 自導(dǎo)電層503的原子可擴散到電氣絕緣層501、502的一或二者內(nèi)，并且可在其內(nèi)形成固定 電荷。然而，非易失性記憶體單元區(qū)107上方的部分導(dǎo)電層503可與此對高電壓電晶體區(qū) 108、109之一、此對核心電晶體區(qū)IlOUll之一、以及此對輸入/輸出電晶體區(qū)112、113之 一上方的部分導(dǎo)電層503實質(zhì)具有相同組成。尤其是，導(dǎo)電層503在非易失性記憶體單元 區(qū)107上方的部分可與導(dǎo)電層503在高電壓N通道電晶體區(qū)108、核心N通道電晶體區(qū)110、 以及輸入/輸出N通道電晶體區(qū)112上方的部分實質(zhì)具有相同組成。因此，柵極絕緣層排 列618、619、621、623的對應(yīng)子層實質(zhì)具有相同材料組成。
[0085] 由于其由部分電氣絕緣層501、502形成，柵極絕緣層排列618至624的對應(yīng)子層 可實質(zhì)具有相同厚度，并且對應(yīng)子層在每一個柵極絕緣層排列618至624中以相同順序予 以安排。
[0086] 如可由圖6a看到者，選擇柵極絕緣層608的一部分柵極絕緣層排列618是安排于 選擇柵極電極601與控制柵極電極301之間。因此，柵極絕緣層排列618可在選擇柵極電 極601與控制柵極電極301之間提供電氣絕緣?？刂茤艠O電極301與選擇柵極電極601之 間實質(zhì)無非易失性記憶體堆迭206的部分。從而，介于選擇柵極電極601與控制柵極電極 301之間的電氣絕緣可獨立于非易失性記憶體堆迭206而設(shè)。
[0087] 為了圖型化電氣絕緣層和導(dǎo)電層503、504、505，可運用光刻和蝕刻程序，例如光阻 掩?；蛴惭谀５难谀Ｊ切纬捎诎雽?dǎo)體結(jié)構(gòu)100上方，并且進(jìn)行一或多道蝕刻程序以供移除 電氣絕緣層501、502及導(dǎo)電層503、504、505未由掩模包覆的部分。在一些具體實施例中， 電氣絕緣層和導(dǎo)電層503、504、505的圖型化可包括為了在電晶體區(qū)108至113上方形成柵 極電極602至607和柵極絕緣層609至614而形成第一掩模和一或多道第一蝕刻程序、以 及為了形成選擇柵極電極601和選擇柵極絕緣層608而形成第二掩模和一或多道第二蝕刻 程序。
[0088] 為了于第一蝕刻程序期間保護(hù)導(dǎo)電層505在非易失性記憶體單元區(qū)107上方的 部分，可使用上述電介層506。于為了形成電晶體柵極電極602至607和電晶體柵極絕緣 層609至614而形成第一掩模并且進(jìn)行第一蝕刻制程前，可例如憑借光刻和蝕刻程序先將 電介層506在電晶體區(qū)108至113上方的部分移除?？捎诘谝晃g刻制程期間將非易失性記 憶體單元區(qū)107上方的一部分電介層506留在半導(dǎo)體結(jié)構(gòu)中。由于選擇柵極電極601和選 擇柵極絕緣層608是由電氣絕緣層501、502和導(dǎo)電層503、504、505位于控制柵極電極301 上或與控制柵極電極301靠近的部分形成，電氣絕緣層501、502和導(dǎo)電層503、504、505形 成出選擇柵極絕緣層608和選擇柵極電極601的部分可置放于基材101上面比電氣絕緣層 501、502和導(dǎo)電層503、504、505在電晶體區(qū)108至113上面形成出柵極絕緣層609至614 和柵極電極602至607的部分還大的高度。為了形成選擇柵極絕緣層608和選擇柵極電極 601而運用分離掩模和一或多道分離蝕刻程序，可有助于克服材料層形成出選擇柵極絕緣 層608和選擇柵極電極601的形貌、以及光刻程序中用于形成掩模的有限焦深所造成的問 題。
[0089] 于圖型化電氣絕緣層501、502和導(dǎo)電層503、504、505后，可根據(jù)習(xí)知的處理流程， 為了在每一個區(qū)域107至113形成源極與漏極擴展部、光暈區(qū)、源極與漏極區(qū)以及側(cè)壁間隔 物而進(jìn)行進(jìn)一步程序步驟。因此，可在非易失性記憶體單元區(qū)107形成非易失性記憶體單 元，可在高電壓電晶體區(qū)108、109形成高電壓電晶體，可在核心電晶體區(qū)IlOUll形成核心 電晶體，并且可在輸入/輸出電晶體區(qū)112U13形成輸入/輸出電晶體?？山逵稍礃O與漏 極區(qū)、以及井部在源極與漏極區(qū)之間形成通道區(qū)的部分提供這些電路的有源區(qū)。
[0090] 本揭露不受限于如以上引用圖Ia至6b所述根據(jù)柵極先制程序于源極與漏極區(qū)在 區(qū)域107至113中形成前先形成選擇柵極電極601以及柵極電極602至607的具體實施例。 在其它具體實施例中，如下列將引用圖7a、7b、8a及8b所述者，可運用柵極后制程序整合。
[0091] 圖7a和7b表不根據(jù)一具體實施例的半導(dǎo)體結(jié)構(gòu)700于根據(jù)一具體實施例的制程 階段的不同部分的概要剖面圖。圖8a和8b中分別表示圖7a和7b中分別所示半導(dǎo)體結(jié) 構(gòu)700在制程另一階段時的部分的概要剖面圖。圖7a和7b表示相同制程點的半導(dǎo)體結(jié)構(gòu) 700。圖8a和8b表示比圖7a和7b中所示制程點更后面的相同制程點的半導(dǎo)體結(jié)構(gòu)700。
[0092] 為了方便起見，除非另有說明，在圖Ia至6b、以及圖7a至8b中，已將相稱的參考 元件符號用于指稱相稱的組件，并且可將對應(yīng)程序用于其形成。
[0093] 半導(dǎo)體結(jié)構(gòu)700可包括基材101。凹槽隔離結(jié)構(gòu)102可在非易失性記憶體單元區(qū) 107、高電壓N通道電晶體區(qū)108、電壓P通道電晶體區(qū)109、核心N通道電晶體區(qū)110、核心 P通道電晶體區(qū)111、輸入/輸出N通道電晶體區(qū)112、輸入/輸出P通道電晶體區(qū)113之 間、以及半導(dǎo)體結(jié)構(gòu)700中形成另外電路元件（圖未示）的區(qū)域107至113與其它區(qū)域之 間提供電氣絕緣。
[0094] 可在基材101中提供深N型井103,其包括非易失性記憶體單元區(qū)107、高電壓N通 道電晶體區(qū)108以及高電壓P通道電晶體區(qū)109,但不包括核心N通道電晶體區(qū)110、核心P 通道電晶體區(qū)111、輸入/輸出N通道電晶體區(qū)112以及輸入/輸出P通道電晶體區(qū)113。
[0095] 可在非易失性記憶體單元區(qū)107中提供非易失性記憶體單元井104,可在高電壓N 通道電晶體區(qū)108中提供高電壓P型井105,并且可在高電壓P通道電晶體區(qū)109中提供 高電壓N型井106?？稍诤诵腘通道電晶體區(qū)110中提供核心電晶體P型井304,可在核心 P通道電晶體區(qū)111中提供核心電晶體N型井305,可在輸入/輸出N通道電晶體區(qū)112中 提供輸入/輸出電晶體P型井306,并且可在輸入/輸出P通道電晶體區(qū)113中提供輸入/ 輸出電晶體N型井307。核心P通道電晶體區(qū)111和輸入/輸出P通道電晶體區(qū)113還可 各別包括應(yīng)力產(chǎn)生材料層401、402的一者。
[0096] 可在非易失性記憶體單元井104上面提供包括底部隔離層203、電荷儲存層204以 及頂部隔離層205的非易失性記憶體堆迭206?？稍诜且资杂洃涹w堆迭206上面提供由 覆蓋層302所包覆的控制柵極電極301。另外，可提供電介層201、303、403、以及404。
[0097] 可如上面引用圖Ia至4b所述形成上述特征，其中電介層403最初可將毗連控制 柵極電極301及核心電晶體井304、305的非易失性記憶體單元井104的表面包覆，電介層 404最初可包覆輸入/輸出電晶體井306、307,并且電介層201最初可將高電壓電晶體井 105、106的表面包覆。
[0098] 可在非易失性記憶體單元區(qū)107上方形成虛擬選擇柵極電極708和虛擬選擇柵極 絕緣層701，并且可在電晶體區(qū)108至113上方形成虛擬電晶體柵極電極709至714和虛擬 電晶體柵極絕緣層702至707。
[0099] 這可憑借化學(xué)氣相沉積及/或等離子增強型化學(xué)氣相沉積的程序，藉由在半導(dǎo)體 結(jié)構(gòu)700上方沉積一層虛擬選擇柵極絕緣層701和虛擬電晶體柵極絕緣層702至707 (例 如一層二氧化硅）的材料、以及一層虛擬選擇柵極電極708和虛擬電晶體柵極電極709至 714(例如一層多晶硅）的材料而予以完成?？蓱{借光刻及蝕刻的程序?qū)⑦@些層件、以及電 介層201、303、403、404圖型化，其中，類似于如以上引用圖6a和6b所述形成選擇柵極電極 601、電晶體柵極電極602至607、選擇柵極絕緣層608以及電晶體柵極絕緣層609至614， 可為了形成虛擬電晶體柵極絕緣層702至707和虛擬電晶體柵極電極709至714而進(jìn)行光 刻和蝕刻的第一程序，并且可為了形成虛擬選擇柵極絕緣層701和虛擬選擇柵極電極708 而進(jìn)行光刻和蝕刻的第二程序。
[0100] 之后，可為了在非易失性記憶體單元區(qū)107及電晶體區(qū)108至109每一者中形成 源極與漏極擴展部而進(jìn)行離子布植程序。接著，可在控制柵極電極301、虛擬選擇柵極電極 708以及虛擬電晶體柵極電極709至714每一者的側(cè)壁形成側(cè)壁間隔物715至722。這可 藉由在半導(dǎo)體結(jié)構(gòu)700上方沉積一層側(cè)壁間隔物715至722的材料來完成。此層側(cè)壁間隔 物材料可包括例如硅氮化物。接著，可為了將部分此層側(cè)壁間隔物材料從半導(dǎo)體結(jié)構(gòu)700 實質(zhì)水平或弱偏斜的表面部分移除而進(jìn)行異向性蝕刻程序，然而，由于蝕刻程序的異向性， 側(cè)壁間隔物材料層位于控制柵極電極301、虛擬選擇柵極電極708以及虛擬電晶體柵極電 極709至714的側(cè)壁處的部分仍留在半導(dǎo)體結(jié)構(gòu)700中，并且形成側(cè)壁間隔物715至722。 [0101] 接著，可為了在非易失性記憶體單元井104及電晶體105U06與304至307中形 成源極區(qū)721至727和漏極區(qū)728至734而進(jìn)行離子布植程序。
[0102] 之后，可在半導(dǎo)體結(jié)構(gòu)700上方沉積一層層間電介質(zhì)735,例如一層二氧化娃。
[0103] 圖8a和8b表示半導(dǎo)體結(jié)構(gòu)700在制程較晚階段中的概要剖面圖?？捎谛纬蓪娱g 電介質(zhì)735后進(jìn)行化學(xué)機械研磨程序?？稍诨瘜W(xué)機械研磨程序中平整化半導(dǎo)體結(jié)構(gòu)700的 表面。再者，可將虛擬選擇柵極電極708和虛擬電晶體柵極電極709至714曝露于半導(dǎo)體 結(jié)構(gòu)700的表面。
[0104] 接著，可為了移除虛擬選擇柵極電極708、虛擬電晶體柵極電極709至714、虛擬選 擇柵極絕緣層701及虛擬電晶體柵極絕緣層702至707而進(jìn)行一或多道蝕刻程序。接著， 可在半導(dǎo)體結(jié)構(gòu)700上方沉積電氣絕緣層501、502和導(dǎo)電層503、504、505，并且可為了將 這些層件沉積于層間電介質(zhì)735表面上的部分移除而進(jìn)行進(jìn)一步化學(xué)機械研磨程序。沉積 于虛擬選擇柵極電極708和虛擬電晶體柵極電極709至714位置處的電氣絕緣層501、502 和導(dǎo)電層503、504、505可留在半導(dǎo)體結(jié)構(gòu)700中并且可形成選擇柵極絕緣層808、選擇柵 極電極801、電晶體柵極絕緣層809至814以及電晶體柵極電極802至807,其具有的特征 類似于上面引用圖6a和6b所述選擇柵極電極601、選擇柵極絕緣層608、電晶體柵極電極 602至607以及電晶體柵極絕緣層609至617的那些特征。
[0105]以上所揭示的特殊具體實施例僅屬描述性，正如本發(fā)明可以所屬領(lǐng)域的技術(shù)人員 所明顯知道的不同但均等方式予以改進(jìn)并且實踐而具有本文的指導(dǎo)效益。例如，前述制程 步驟可用不同順序?qū)嵤Ａ硗猓俗鳛闄?quán)利要求中所述，對于本文所示構(gòu)造或設(shè)計的細(xì)節(jié) 無限制用意。因此，得以證實以上所揭示特殊具體實施例可予以改變或改進(jìn)并且所有此等 變化皆視為落于本發(fā)明的范疇及精神內(nèi)。因此，本文所謀求的保護(hù)如權(quán)利要求書中所提。
【權(quán)利要求】
1. 一種半導(dǎo)體結(jié)構(gòu)，其包含： 分離柵極非易失性記憶體單元，其包含有源區(qū)、設(shè)于該有源區(qū)上面的非易失性記憶體 堆迭、設(shè)于該非易失性記憶體堆迭上面的控制柵極電極、至少部分設(shè)于該有源區(qū)上面毗連 于該非易失性記憶體堆迭的選擇柵極電極及選擇柵極絕緣層；以及 高電壓電晶體，其包含有源區(qū)、柵極電極及設(shè)于該有源區(qū)與該柵極電極之間的柵極絕 緣層； 其中，該分離柵極非易失性記憶體單元的該選擇柵極絕緣層和該高電壓電晶體的該柵 極絕緣層是至少部分由相同的高k電介材料構(gòu)成；以及 其中，該分離柵極非易失性記憶體單元的該選擇柵極電極和該高電壓電晶體的該柵極 電極是至少部分由相同的金屬構(gòu)成。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，該選擇柵極絕緣層包含安排于該分離柵 極非易失性記憶體單元的該有源區(qū)與該選擇柵極電極之間的第一部位、以及安排于該選擇 柵極電極與該控制柵極電極之間的第二部位。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中，該分離柵極非易失性記憶體單元的該選 擇柵極絕緣層和該高電壓電晶體的該柵極絕緣層的每一者都包括含一或多個子層的柵極 絕緣層排列，其中，該選擇柵極絕緣層的該柵極絕緣層排列的每一個子層都在該高電壓電 晶體的該柵極絕緣層中有由相同材料構(gòu)成的對應(yīng)子層。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中，該分離柵極非易失性記憶體單元的該選 擇柵極絕緣層的該柵極絕緣層排列的對應(yīng)子層、以及該高電壓電晶體的該柵極絕緣層是以 相同順序予以安排。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中，該分離柵極非易失性記憶體單元的該選 擇柵極絕緣層的該柵極絕緣層排列的對應(yīng)子層、以及該高電壓電晶體的該柵極絕緣層實質(zhì) 具有相同的厚度。
6. 根據(jù)權(quán)利要求5的所述半導(dǎo)體結(jié)構(gòu)，其中，該高電壓電晶體的該柵極絕緣層更包含 一層介于該柵極絕緣層排列與該高電壓電晶體的該有源區(qū)之間的電介材料。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其更包含多個低電壓電晶體，各該多個低電壓 電晶體皆包含有源區(qū)、設(shè)于該有源區(qū)上面的柵極電極、以及包括含一或多個子層的柵極絕 緣層排列的柵極絕緣層，其中，各該子層在該分離柵極非易失性記憶體單元的該選擇柵極 絕緣層的該柵極絕緣層排列、和該高電壓電晶體的該柵極絕緣層中都有對應(yīng)子層，并且其 中，該低電壓電晶體的該柵極電極、該分離柵極非易失性記憶體單元的該選擇柵極電極、和 該高電壓電晶體的該柵極電極是至少部分由所述相同材料構(gòu)成。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其中，該多個低電壓電晶體包含核心電晶體以 及輸入/輸出電晶體。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，該非易失性記憶體堆迭實質(zhì)無設(shè)于該選 擇柵極電極與該控制柵極電極之間的部分。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其中，安排于該柵極絕緣層排列與該高電壓電 晶體的該有源區(qū)之間的該層電介材料是由二氧化硅構(gòu)成。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體結(jié)構(gòu)，其中，該選擇柵極電極包含設(shè)置毗連于該控 制柵極電極的第一部位、以及設(shè)于該控制柵極電極上面的第二部位。
12. -種方法，其包含： 提供半導(dǎo)體結(jié)構(gòu)； 在該半導(dǎo)體結(jié)構(gòu)中形成第一井區(qū)； 在該半導(dǎo)體結(jié)構(gòu)中形成第二井區(qū)； 在該第一井區(qū)上面形成非易失性記憶體堆迭和控制柵極電極； 于形成該非易失性記憶體堆迭和該控制柵極電極后，在該半導(dǎo)體結(jié)構(gòu)上方形成一或多 個電氣絕緣層，其中，該一或多個電氣絕緣層的至少一者包含高k電介材料； 于形成該一或多個電氣絕緣層后，在該半導(dǎo)體結(jié)構(gòu)上方形成一或多個導(dǎo)電層，其中，該 一或多個導(dǎo)電層的至少一者包含金屬； 形成選擇柵極絕緣層和選擇柵極電極，至少部分設(shè)于該第一井區(qū)上面毗連于該非易失 性記憶體堆迭；以及 在該第二井區(qū)上面形成電晶體柵極絕緣層和電晶體柵極電極； 其中，該選擇柵極絕緣層和該電晶體柵極絕緣層是至少部分由該一或多個電氣絕緣層 形成；以及 其中，該選擇柵極電極和該電晶體柵極電極是至少部分由該一或多個導(dǎo)電層形成。
13. 根據(jù)權(quán)利要求12所述的方法，其更包含，于形成該一或多個電氣絕緣層前，在該半 導(dǎo)體結(jié)構(gòu)上方形成第一層電介材料、并且將該第一層電介材料在該第一井區(qū)的位置上面的 一部分移除，其中，該第一層電介材料在該第二井區(qū)的位置的一部分未遭到移除。
14. 根據(jù)權(quán)利要求13所述的方法，其中，形成該第一層電介材料、以及將該第一層電介 材料在該第一井區(qū)的該位置上方的該部分移除是在形成該非易失性記憶體堆迭和該控制 柵極電極前進(jìn)行。
15. 根據(jù)權(quán)利要求13所述的方法，其更包含： 在該半導(dǎo)體結(jié)構(gòu)中形成第三井區(qū)；以及 在該第三井區(qū)上方形成第二電晶體柵極絕緣層和第二電晶體柵極電極，其中，該第二 電晶體柵極絕緣層至少部分由該一或多個電氣絕緣層形成、且該第二電晶體柵極電極至少 部分由該一或多個導(dǎo)電層形成、以及其中，該第一層電介材料在該第三井區(qū)的位置上方的 一部分是于形成該一或多個電氣絕緣層前移除。
16. 根據(jù)權(quán)利要求15所述的方法，其更包含，于形成該一或多層電氣絕緣材料前，在該 第一井區(qū)的該位置和該第三井區(qū)的該位置上方形成第二電介層，其中，該第二電介層的厚 度小于該第一電介層的厚度。
17. 根據(jù)權(quán)利要求16所述的方法，其更包含： 在該半導(dǎo)體結(jié)構(gòu)中形成第四井區(qū)；以及 在該第四井區(qū)上方形成第三電晶體柵極絕緣層和第三電晶體柵極電極，其中，該第三 電晶體柵極絕緣層至少部分由該一或多個電氣絕緣層形成、且該第三電晶體柵極電極至少 部分由該一或多個導(dǎo)電層形成，以及其中、該第一電介層在該第四井區(qū)的位置上方的一部 分是于形成該一或多個電氣絕緣層前移除。
18. 根據(jù)權(quán)利要求17所述的方法，其更包含，于形成該一或多層電氣絕緣材料前，在該 第四井區(qū)的位置上方形成第三電介層，其中，該第三電介層的厚度小于該第一電介層的厚 度且大于該第二電介層的厚度。
19. 根據(jù)權(quán)利要求18所述的方法，其中，該第二電介層和該第三電介層是于形成該非 易失性記憶體堆迭和該控制柵極電極后形成。
20. 根據(jù)權(quán)利要求19所述的方法，其更包含： 由該第一井區(qū)、該非易失性記憶體堆迭、該控制柵極電極、該選擇柵極絕緣層以及該選 擇柵極電極形成分離柵極非易失性記憶體單元； 由該第二井區(qū)、該第一電晶體柵極絕緣層以及該第一電晶體柵極電極形成高電壓電晶 體； 由該第三井區(qū)、該第二電晶體柵極絕緣層以及該第二電晶體柵極電極形成邏輯電路的 核心電晶體；以及 由該第四井區(qū)、該第三電晶體柵極絕緣層以及該第三電晶體柵極電極形成邏輯電路的 輸入/輸出電晶體。
21. 根據(jù)權(quán)利要求12所述的方法，其中，形成該選擇柵極絕緣層、該選擇柵極電極、該 電晶體柵極絕緣層以及該電晶體柵極電極包含憑借一或多道光刻和蝕刻程序圖型化該一 或多個電氣絕緣層和該一或多個導(dǎo)電層。
22. 根據(jù)權(quán)利要求12所述的方法，其更包含： 毗連于該非易失性記憶體堆迭在該第一井區(qū)上方形成虛擬選擇柵極電極； 在該第二井區(qū)上方形成虛擬電晶體柵極電極； 于形成該虛擬選擇柵極電極和該虛擬電晶體柵極電極后，在該半導(dǎo)體結(jié)構(gòu)上方形成一 層層間電介質(zhì)； 進(jìn)行使該虛擬選擇柵極電極和該虛擬電晶體柵極電極曝露的第一研磨程序；以及 于該第一研磨程序后，移除該虛擬選擇柵極電極和該虛擬電晶體柵極電極； 其中，形成該一或多個電氣絕緣層和形成該一或多個導(dǎo)電層是于移除該虛擬選擇柵極 電極和該虛擬電晶體柵極電極后進(jìn)行；以及 其中，形成該選擇柵極絕緣層、該選擇柵極電極、該電晶體柵極絕緣層和該電晶體柵極 電極包含進(jìn)行將該一或多個電氣絕緣層和該一或多個導(dǎo)電層設(shè)于該層層間電介質(zhì)上面的 部分移除的第二研磨程序。
23. 根據(jù)權(quán)利要求20所述的方法，其中，該第三井區(qū)和該第四井區(qū)是于形成該非易失 性記憶體堆迭和該控制柵極電極后形成。
【文檔編號】H01L27/115GK104425510SQ201410431542
【公開日】2015年3月18日 申請日期:2014年8月28日 優(yōu)先權(quán)日:2013年8月28日
【發(fā)明者】I·L·拉賽特斯基, R·V·本塔姆 申請人:格羅方德半導(dǎo)體公司