基板、其制造方法及其應(yīng)用的制作方法
【專利摘要】本發(fā)明公開一種基板、其制造方法及其應(yīng)用，該基板包括基材、兩個(gè)導(dǎo)體結(jié)構(gòu)以及至少一二極管。兩個(gè)導(dǎo)體結(jié)構(gòu)分別從基材的第一表面，經(jīng)由貫穿基材的兩個(gè)穿孔，延伸到基材的第二表面。至少一二極管埋入于所述穿孔其中之一的一側(cè)壁的基材中。
【專利說明】基板、其制造方法及其應(yīng)用

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基板及其制造方法、及其應(yīng)用，且特別是涉及一種具有二極管的基板及其制造方法、及其應(yīng)用。

【背景技術(shù)】
[0002]隨著科技的日新月異，現(xiàn)今移動(dòng)裝置的需求愈來愈輕薄，所以應(yīng)用在移動(dòng)裝置上的電子元件的趨勢(shì)也是愈做愈小。然而，當(dāng)靜電放電(Electro-Static Discharge,ESD)的現(xiàn)象產(chǎn)生時(shí)，電子元件會(huì)因?yàn)殪o電放電所產(chǎn)生的突如其來的大電流所影響，而造成所屬系統(tǒng)死機(jī)，甚至造成永久性的破壞。
[0003]在現(xiàn)有靜電放電防護(hù)的【技術(shù)領(lǐng)域】中，常依據(jù)不同模式在可能發(fā)生靜電放電路徑上加設(shè)靜電放電防護(hù)元件來疏導(dǎo)靜電放電時(shí)所產(chǎn)生的電流。然而，上述靜電放電防護(hù)元件會(huì)導(dǎo)致其芯片的面積增加，不僅造成制造成本上的負(fù)擔(dān)，而且也與現(xiàn)今電子產(chǎn)品輕薄短小的趨勢(shì)背道而馳。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種基板及其制造方法、及其應(yīng)用，其可防止靜電放電，且具有較佳的產(chǎn)品可靠度。
[0005]本發(fā)明的再一目的在于提供一種基板及其制造方法、及其應(yīng)用，其可縮小封裝結(jié)構(gòu)的體積，進(jìn)而降低制造成本。
[0006]為達(dá)上述目的，本發(fā)明提供一種基板，其包括基材、兩個(gè)導(dǎo)體結(jié)構(gòu)以及至少一二極管。兩個(gè)導(dǎo)體結(jié)構(gòu)分別從基材的第一表面，經(jīng)由貫穿基材的兩個(gè)穿孔，延伸到基材的第二表面。至少一二極管埋入于所述穿孔其中之一的一側(cè)壁的基材中。
[0007]在本發(fā)明的一實(shí)施例中，每一導(dǎo)體結(jié)構(gòu)包括第一電極、第二電極以及連接部。第一電極配置于基材的第一表面上。第二電極配置于基材的第二表面上。連接部配置于第一電極與第二電極之間，使得第一電極與第二電極電連接。
[0008]在本發(fā)明的一實(shí)施例中，還包括圖案化的絕緣層配置于基材與第一電極之間以及基材與第二電極之間。
[0009]在本發(fā)明的一實(shí)施例中，所述基材具有第一導(dǎo)電型，且至少所述二極管包括具有第二導(dǎo)電型的第一摻雜區(qū)位于穿孔其中之一的側(cè)壁的基材中。
[0010]在本發(fā)明的一實(shí)施例中，所述第一摻雜區(qū)與連接部的側(cè)壁的至少一部分接觸。
[0011]在本發(fā)明的一實(shí)施例中，還包括絕緣結(jié)構(gòu)配置于連接部的兩側(cè)壁上，使得第一摻雜區(qū)與連接部彼此電性隔絕。
[0012]在本發(fā)明的一實(shí)施例中，還包括具有第一導(dǎo)電型的第二摻雜區(qū)配置于至少所述第一摻雜區(qū)與所對(duì)應(yīng)的連接部之間。
[0013]在本發(fā)明的一實(shí)施例中，所述第一摻雜區(qū)還延伸至基材的第一表面與第二表面，位于與第一摻雜區(qū)連接的導(dǎo)體結(jié)構(gòu)的第一電極與基材之間以及與第一摻雜區(qū)連接的導(dǎo)體結(jié)構(gòu)的第二電極與基材之間。
[0014]在本發(fā)明的一實(shí)施例中，所述連接部的輪廓包括沙漏形、I字形、倒梯形或領(lǐng)結(jié)形。
[0015]在本發(fā)明的一實(shí)施例中，所述基材包括主體部以及邊緣部。邊緣部位于主體部的邊緣，其中邊緣部具有導(dǎo)角。所述導(dǎo)角由第三表面與第二表面的連接處所構(gòu)成，且導(dǎo)角為鈍角。
[0016]在本發(fā)明的一實(shí)施例中，還包括具有第二導(dǎo)電型的第三摻雜區(qū)，配置于邊緣部的第三表面下方的基材中。
[0017]在本發(fā)明的一實(shí)施例中，所述基材具有空腔，其中至少所述二極管埋入于空腔底部的基材中。
[0018]本發(fā)明提供一種基板的制造方法，其步驟如下。提供具有第一導(dǎo)電型的基材。在基材中形成兩個(gè)穿孔，所述穿孔分別貫穿基材。在所述穿孔其中之一裸露的基材中埋入至少一二極管。在基材中形成兩個(gè)導(dǎo)體結(jié)構(gòu)。兩個(gè)導(dǎo)體結(jié)構(gòu)分別從基材的第一表面，經(jīng)由所述穿孔貫穿基材，延伸到基材的第二表面。
[0019]在本發(fā)明的一實(shí)施例中，在所述基材中形成導(dǎo)體結(jié)構(gòu)的方法的步驟如下。在基材的第一表面上形成至少兩個(gè)第一電極。在基材的第二表面上形成至少兩個(gè)第二電極。在每一穿孔中形成所對(duì)應(yīng)的連接部。每一連接部與所對(duì)應(yīng)的第一電極與所對(duì)應(yīng)的第二電極電連接。
[0020]在本發(fā)明的一實(shí)施例中，在所述基材中形成穿孔的步驟如下。在基材上形成圖案化的絕緣層。圖案化的絕緣層具有至少兩組相對(duì)應(yīng)的兩開口。以圖案化的絕緣層為掩模，對(duì)開口之間的基材進(jìn)行各向同性蝕刻制作工藝，移除部分基材。
[0021]在本發(fā)明的一實(shí)施例中，在所述基材中埋入至少所述二極管的方法如下。在基材中形成穿孔之后，以圖案化的絕緣層為掩模，對(duì)穿孔的側(cè)壁進(jìn)行摻雜制作工藝，以于部分基材中形成具有第二導(dǎo)電型的第一摻雜區(qū)。
[0022]在本發(fā)明的一實(shí)施例中，所述第一摻雜區(qū)與所對(duì)應(yīng)的連接部的側(cè)壁的至少一部分接觸。
[0023]在本發(fā)明的一實(shí)施例中，還包括于連接部的兩側(cè)壁上形成絕緣結(jié)構(gòu)，電性隔絕基材與所對(duì)應(yīng)的連接部。
[0024]在本發(fā)明的一實(shí)施例中，在所述基材中埋入至少所述二極管之前，還包括于基材中形成空腔，使得至少所述二極管埋入于空腔底部的基材中
[0025]本發(fā)明提供一種封裝結(jié)構(gòu)，其包括所述基板與芯片。芯片配置于基板上。芯片與基板電連接。
[0026]在本發(fā)明的一實(shí)施例中，所述芯片通過導(dǎo)線(Wire)或凸塊與基板電連接。
[0027]在本發(fā)明的一實(shí)施例中，所述芯片包括半導(dǎo)體芯片、發(fā)光二極管芯片、存儲(chǔ)芯片或其組合。
[0028]基于上述，本發(fā)明的實(shí)施例利用在基材中埋入二極管可有效地提升抗靜電放電(ESD)的效能，增進(jìn)電子裝置的產(chǎn)品可靠度。此外，將所述二極管埋入基材中則可縮小封裝結(jié)構(gòu)的體積，進(jìn)而降低制造成本。
[0029]為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附的附圖作詳細(xì)說明如下。

【專利附圖】

【附圖說明】
[0030]圖1A至圖1E為本發(fā)明第一實(shí)施例所繪示的基板的制造流程的剖面示意圖；
[0031]圖2A為本發(fā)明的一實(shí)施例所繪示的穿孔形狀的剖面示意圖；
[0032]圖2B為本發(fā)明的另一實(shí)施例所繪示的穿孔形狀的剖面示意圖；
[0033]圖2C為本發(fā)明的又一實(shí)施例所繪示的穿孔形狀的剖面示意圖；
[0034]圖3A至圖3E為本發(fā)明的各種實(shí)施例的基板的剖面示意圖；
[0035]圖4A為本發(fā)明第二實(shí)施例的基板的剖面示意圖；
[0036]圖4B為本發(fā)明的另一第二實(shí)施例的基板的剖面示意圖；
[0037]圖5為本發(fā)明第三實(shí)施例的基板的剖面示意圖；
[0038]圖6為本發(fā)明第四實(shí)施例的基板的剖面示意圖；
[0039]圖7為本發(fā)明第五實(shí)施例的基板的剖面示意圖；
[0040]圖8為本發(fā)明第六實(shí)施例的基板的剖面示意圖；
[0041]圖9為本發(fā)明的一實(shí)施例所繪示的封裝結(jié)構(gòu)示意圖；
[0042]圖10為本發(fā)明另一實(shí)施例所繪示的封裝結(jié)構(gòu)示意圖。
[0043]符號(hào)說明
[0044]l、la、2、3、4、5、6:基板
[0045]10、20:穿孔
[0046]40:空腔
[0047]30、101a、101b、101c、101d:開口
[0048]100、100a、200、300、400、500、600:基材
[0049]102、202、302、402、502、602:絕緣層
[0050]102a、202a、302a、502a、602a:絕緣結(jié)構(gòu)
[0051]104a、104b、104c、104d、104e、104f、104g、104h、204a、204b、304a、304b、404a、404b、504a、504b、604a、604b:第一摻雜區(qū)
[0052]105、105a、105b、205a、205b、211、305a、305b、405a、405b、505a、505b:二極管
[0053]106a、106b:種層
[0054]108、110、208、210、308、310、408、410、508、510、608、610:導(dǎo)體結(jié)構(gòu)
[0055]108a、108b、110a、110b、208a、208b、210a、210b、308a、308b、310a、310b、508a、508b、510a、510b、608a、608b、610a、610b:電極
[0056]108c、110c、208c、210c、308c、310c、508c、510c、608c、610c:連接部
[0057]210、220:部分
[0058]212:第三摻雜區(qū)
[0059]230:導(dǎo)角
[0060]240:切割道
[0061]512a、512b:第二摻雜區(qū)
[0062]700、800:芯片
[0063]702、802:芯片基板
[0064]704:焊墊
[0065]706:固晶膠
[0066]708:導(dǎo)線
[0067]804、806:凸塊
[0068]808:透明基板
[0069]S1:第一表面
[0070]S2:第二表面
[0071]S3:第二表面
[0072]Θ:導(dǎo)角

【具體實(shí)施方式】
[0073]在以下的實(shí)施例中，當(dāng)?shù)谝粚?dǎo)電型為N型，第二導(dǎo)電型為P型；當(dāng)?shù)谝粚?dǎo)電型為P型，第二導(dǎo)電型為N型。在本實(shí)施例中，是以第一導(dǎo)電型為P型，第二導(dǎo)電型為N型為例來說明，但本發(fā)明并不以此為限。P型摻雜例如是硼；N型摻雜例如是磷或是砷。
[0074]圖1A至圖1E為依照本發(fā)明第一實(shí)施例所繪示的基板的制造流程的剖面示意圖。
[0075]請(qǐng)參照?qǐng)D1A，首先，提供基材100?；?00材料例如為半導(dǎo)體基底或半導(dǎo)體化合物基底。半導(dǎo)體例如是IVA族的原子，例如硅或鍺。半導(dǎo)體化合物例如是IVA族的原子所形成的半導(dǎo)體化合物，例如是碳化硅或是硅化鍺，或是IIIA族原子與VA族原子所形成的半導(dǎo)體化合物，例如是砷化鎵。在一實(shí)施例中，基材100可例如是具有第一導(dǎo)電型的基材100，第一導(dǎo)電型可例如是P型，但本發(fā)明并不以此為限。
[0076]接著，在基材100上形成圖案化的絕緣層102。具體來說，先于基材100上形成絕緣層(未繪示)。絕緣層覆蓋基材100的第一表面S1、第二表面S2以及兩側(cè)面。然后，對(duì)絕緣層進(jìn)行圖案化制作工藝，以形成圖案化的絕緣層102。圖案化的絕緣層102具有多數(shù)個(gè)開口 101a、101b、101c、101d。開口 101a、1lb 裸露出基材 100 的第一表面 SI。開口 101c、1ld裸露出基材100的第二表面S2。開口 1la的位置與開口 1lc的位置相對(duì)應(yīng)；而開口 1lb的位置與開口 1ld的位置相對(duì)應(yīng)。絕緣層的材料可例如是氧化硅、氮化硅、氮氧化硅或其組合，其形成方法可利用化學(xué)氣相沉積法來形成。在一實(shí)施例中，絕緣層的厚度為10nm 至 3000nm。
[0077]請(qǐng)參照?qǐng)D1B，以圖案化的絕緣層102為掩模，對(duì)基材100進(jìn)行各向同性蝕刻制作工藝，以形成至少兩個(gè)穿孔10、20。在一實(shí)施例中，上述各向同性蝕刻制作工藝可例如是濕式蝕刻制作工藝，其可例如是使用K0H、Na0H、NH4OH或H3PO4等蝕刻劑來進(jìn)行。具體來說，各向同性蝕刻制作工藝使用的蝕刻劑對(duì)于圖案化的絕緣層102與基材100具有高蝕刻選擇比，因此，蝕刻劑與開口 101a、101b、101c、1ld所裸露的基材100接觸，使得開口 1la與所對(duì)應(yīng)的開口 1lc之間的部分基材100被移除，以形成穿孔10。同樣地，開口 1lb與所對(duì)應(yīng)的開口 1ld之間的部分基材100被移除，以形成穿孔20。
[0078]另外,通過各向同性蝕刻制作工藝的蝕刻條件(Etch Recipe)的控制，穿孔10、20的兩側(cè)壁的形狀可以是各種的形狀。上述穿孔10、20的輪廓可依不同元件的需求來調(diào)整，但本發(fā)明并不以此為限。舉例來說，穿孔10、20的輪廓為沙漏形(如圖1B所示)或倒梯形(如圖2A所示)或領(lǐng)結(jié)形(如圖2C所示)時(shí)，其可適用于發(fā)光二極管(LED)制作工藝。穿孔10、20的兩側(cè)壁的形狀為I字形時(shí)(如圖2B所示)，其可適用于三維集成電路(3D IC)芯片制作工藝。
[0079]請(qǐng)參照?qǐng)D1C，對(duì)穿孔10、20的兩側(cè)壁進(jìn)行摻雜制作工藝，以于基材10a中形成具有第二導(dǎo)電型的第一摻雜區(qū)104a、104b。第一摻雜區(qū)104a、104b可例如是分別位于穿孔10、20的兩側(cè)壁的基材10a中。摻雜制作工藝可例如是利用高溫爐管制作工藝來形成。在一實(shí)施例中，基材100中的摻質(zhì)例如是硼；而第一摻雜區(qū)104a、104b所注入的摻質(zhì)例如是磷或是砷。
[0080]請(qǐng)參照?qǐng)D3A至圖3E，以下針對(duì)本發(fā)明各種實(shí)施例的第一摻雜區(qū)提供詳細(xì)的描述。第一摻雜區(qū)104c可例如是位于穿孔20的一側(cè)壁的基材10a中(如圖3A所示)，而穿孔20的另一側(cè)壁上則具有絕緣結(jié)構(gòu)102a。另外，第一摻雜區(qū)104d可位于同一穿孔20的兩側(cè)壁的基材10a中(如圖3B所示)。第一摻雜區(qū)104e也可配置于穿孔10的至少一側(cè)壁與第一摻雜區(qū)104f同時(shí)位于同一穿孔20的兩側(cè)壁的基材10a中(如圖3C所不)。當(dāng)?shù)谝粨诫s區(qū)104e位于穿孔10的一側(cè)壁的基材10a中時(shí)，穿孔10的另一側(cè)壁上則具有絕緣結(jié)構(gòu)102a。此外，第一摻雜區(qū)104g、104h可例如是分別位于穿孔20的一側(cè)壁的一部分的基材10a中(如圖3D、圖3E所示)，端看其需求而定，但本發(fā)明并不以此為限。當(dāng)?shù)谝粨诫s區(qū)104g、104h分別位于穿孔20的一側(cè)壁的一部分的基材10a中時(shí)，穿孔20的一側(cè)壁的其他部分以及穿孔20的另一側(cè)壁上具有絕緣結(jié)構(gòu)102a。
[0081]在對(duì)應(yīng)圖3A至圖3E的實(shí)施例中，第一摻雜區(qū)104c、104d、104e、104f、104g或104h僅位于穿孔10、20其中之一，或僅位于穿孔10、20其中之一的部分側(cè)壁的基材10a中，則在進(jìn)行摻雜制作工藝之前，可先于穿孔10、20的兩側(cè)壁上形成圖案化的掩模層(未繪示)。之后，以圖案化的掩模層與圖案化的絕緣層102為掩模，進(jìn)行摻雜制作工藝。摻雜制作工藝?yán)缡请x子注入制作工藝或是高溫?cái)U(kuò)散摻雜制作工藝。如果是利用高溫?cái)U(kuò)散摻雜制作工藝來達(dá)成摻雜時(shí)，則可用HF (氫氟酸)或干蝕刻的方法，來去除高溫?fù)诫s時(shí)在穿孔側(cè)壁所形成的薄氧化層。
[0082]請(qǐng)回頭參照?qǐng)D1C，第一摻雜區(qū)104a與其鄰近的部分基材10a構(gòu)成二極管105a ；第一摻雜區(qū)104b與其鄰近的部分基材10a構(gòu)成二極管105b。換言之，二極管105a、105b埋入于基材10a中。二極管105a、105b具有齊納二極管(Zener D1de)的功效，其可當(dāng)作后續(xù)封裝制作工藝中的靜電放電防護(hù)元件(ESD Protect1n Device)，以防止所屬的電子元件被靜電放電所產(chǎn)生的大電壓所影響，而損傷元件。
[0083]請(qǐng)參照?qǐng)D1D，在穿孔10、20的兩側(cè)壁上形成圖案化的種層(Seed layer) 107a、107b。具體來說，先在穿孔10、20的兩側(cè)壁、第一表面SI與第二表面S2的部分圖案化的絕緣層102上形成種層(未繪示)。然后，對(duì)種層進(jìn)行圖案化制作工藝，暴露部分圖案化的絕緣層102，以形成圖案化的種層107a、107b。圖案化的種層107a覆蓋穿孔10的兩側(cè)壁、第一表面SI與第二表面S2的部分圖案化的絕緣層102。圖案化的種層107b覆蓋穿孔20的兩側(cè)壁、第一表面SI與第二表面S2的部分圖案化的絕緣層102。圖案化的種層107a與107b彼此分離，其可避免后續(xù)封裝制作工藝中的芯片的陽極與陰極電連接，而導(dǎo)致所屬的電子元件短路。在一實(shí)施例中，種層的材料可例如是金屬材料，金屬材料可例如是金(Au)、銀(Ag)、銅(Cu)或其組合,其形成方法可利用電子束蒸鍍法((E-beam Evaporat1n))、派鍍法(Sputter)或電鍍(Electro-plating)法來形成。在一實(shí)施例中，種層的厚度為1nm至 lOOOOnm。
[0084]此外，在一實(shí)施例中，圖案化的種層107a、107b與基材10a之間可分別具有阻障層106a、106b,其可避免圖案化的種層107a、107b的金屬材料擴(kuò)散至基材10a中。阻障層106a、106b的材料可例如是金屬或金屬氮化物。金屬或金屬氮化物可例如是鎳(Ni)、鉬(Pt)、鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦鎢(Tiff)或其組合，其可利用電子束蒸鍍法((E-beamEvaporat1n))、派鍍法(Sputter)、電鍍(Electro-plating)法或化學(xué)氣相沉積法來形成。圖案化的種層107a、107b的材料與阻障層106a、106b的材料可以互相搭配以獲得最好的阻障效果。舉例來說，當(dāng)圖案化的種層107a、107b的材料為金(Au)時(shí)，則可搭配鎳(Ni)、鈀(Pd)、鉬(Pt)或鈦(Ti)來當(dāng)作阻障層106a、106b的材料；圖案化的種層107a、107b的材料為銀(Ag)時(shí)，則可搭配氮化鈦(TiN)或氮化鉭(TaN)來當(dāng)作阻障層106a、106b的材料；圖案化的種層107a、107b的材料為銅(Cu)時(shí)，則可搭配鎢(W)、鈦鎢(TiW)或鈦(Ti)來當(dāng)作阻障層106a、106b的材料，但本發(fā)明并不以此為限。在一實(shí)施例中，圖案化的種層107a、107b與基材10a之間也可省略上述阻障層106a、106b。
[0085]請(qǐng)參照?qǐng)D1E，形成導(dǎo)體結(jié)構(gòu)108與導(dǎo)體結(jié)構(gòu)110。導(dǎo)體結(jié)構(gòu)108包括第一電極108a、第二電極108b以及連接部108c。連接部108c貫穿基材100a，其使得第一電極108a與第二電極108b電連接。同樣地，導(dǎo)體結(jié)構(gòu)110包括第一電極110a、第二電極IlOb以及連接部110c。連接部IlOc貫穿基材100a，使得第一電極IlOa與第二電極IlOb電連接。導(dǎo)體結(jié)構(gòu)108與導(dǎo)體結(jié)構(gòu)110彼此電性隔絕，其可避免后續(xù)封裝制作工藝中的芯片的陽極與陰極電連接，而導(dǎo)致所屬的電子元件短路。另外，第一電極108a、110a與第二電極108b、110b必須具有足夠厚度，以承受所屬電子元件的電流量(約莫0.02至20安培)，以避免產(chǎn)生電流過大而導(dǎo)致電子元件損壞的問題。在一實(shí)施例中，導(dǎo)體結(jié)構(gòu)108、110的材料可例如是金屬材料，金屬材料可例如是金(Au)、銀(Ag)、銅(Cu)或其組合，其形成方法可利用電鍍法、蒸鍍法或涂布印刷來形成。在一實(shí)施例中，第一電極108a、110a的厚度為I μ m至100 μ m。第二電極108b、IlOb的厚度為I μ m至100 μ m。
[0086]圖1E為本發(fā)明第一實(shí)施例的基板的剖面示意圖。
[0087]請(qǐng)參照?qǐng)D1E，本發(fā)明第一實(shí)施例的基板I包括:基材100a、圖案化的絕緣層102、兩個(gè)二極管105a、105b以及兩個(gè)導(dǎo)體結(jié)構(gòu)108、110。兩個(gè)導(dǎo)體結(jié)構(gòu)108、110分別從基材10a的第一表面SI，經(jīng)由穿孔10、20，貫穿基材100a，延伸到第二表面S2。導(dǎo)體結(jié)構(gòu)108包括:第一電極108a、第二電極108b以及連接部108c。導(dǎo)體結(jié)構(gòu)110包括:第一電極110a、第二電極IlOb以及連接部110c。第一電極108a、IlOa分別配置于基材10a的第一表面SI上。第二電極108b、110b分別配置于基材10a的第二表面S2上。連接部108c配置于第一電極108a與第二電極108b之間，使得第一電極108a與第二電極108b電連接。連接部IlOc配置于第一電極IlOa與第二電極IlOb之間，使得第一電極IlOa與第二電極IlOb電連接。圖案化的絕緣層102配置于基材10a的第一表面SI上，位于基材10a與第一電極108a、I1a之間，圖案化的絕緣層102還配置于基材10a的第二表面S2上，位于基材10a與第二電極108b、110b之間。圖案化的絕緣層102使得基材10a與第一電極108a、110a以及第二電極108b、IlOb電性隔絕。
[0088]二極管105a、105b分別埋入于基材10a中。二極管105a與導(dǎo)體結(jié)構(gòu)108的連接部108c接觸；而二極管105b與導(dǎo)體結(jié)構(gòu)110的連接部IlOc接觸。二極管105a包括具有第一導(dǎo)電型的部分基材10a以及具有第二導(dǎo)電型的第一摻雜區(qū)104a。二極管105b包括具有第一導(dǎo)電型的部分基材10a以及具有第二導(dǎo)電型的第一摻雜區(qū)104b。第一摻雜區(qū)104a位于基材10a中，與導(dǎo)體結(jié)構(gòu)108的連接部108c接觸。第一摻雜區(qū)104b位于基材10a中，與導(dǎo)體結(jié)構(gòu)HO的連接部IlOc接觸。在各種實(shí)施例中，第一摻雜區(qū)的位置、數(shù)量具有各種可能(如圖3A至圖3E所示)，端看其需求而定，但本發(fā)明并不以此為限。舉例來說，如圖3D所示，基板Ia的第一摻雜區(qū)104g位在穿孔20的一側(cè)壁的一部分的基材10a中。連接部108c、110c的輪廓可以是沙漏形、I字形、倒梯形或領(lǐng)結(jié)形(分別如圖1B、2A、2B與2C所示)。連接部108c、110c的輪廓可依不同元件的需求來調(diào)整，但本發(fā)明并不以此為限。
[0089]在以下的實(shí)施例中，相同或相似的元件、構(gòu)件、層以相似的元件符號(hào)來表示。舉例來說，圖案化的絕緣層102與圖案化的絕緣層202、302、402、502、602都為相同或相似的構(gòu)件；導(dǎo)體結(jié)構(gòu)108與導(dǎo)體結(jié)構(gòu)208、308、408、508、608也為相同或相似的構(gòu)件。于此不再逐一贅述。
[0090]圖4A為本發(fā)明第二實(shí)施例的基板的剖面示意圖。圖4B為本發(fā)明的另一第二實(shí)施例的基板的剖面示意圖。
[0091]請(qǐng)參照?qǐng)D4A，本實(shí)施例與圖1E的基板I相似，不同之處在于圖4A的基板2包括基材200?；?00包括主體部210與邊緣部220。邊緣部220位于主體部210的邊緣。邊緣部220例如是切割道。邊緣部220具有導(dǎo)角230，其由第三表面S3與第二表面S2的連接處所構(gòu)成。導(dǎo)角230的夾角Θ為鈍角。在一實(shí)施例中，導(dǎo)角的夾角Θ可例如是100度至170度。導(dǎo)角230可通過每一基板2之間的切割道240上的開口 30切割而成或是利用干、濕蝕刻方法來形成。上述導(dǎo)角230可例如是鈍角。在后續(xù)封裝制作工藝中，由于上述導(dǎo)角230的夾角Θ為鈍角，其可解決基材200與下方的凸塊(Bump)進(jìn)行貼合時(shí)，第二表面S2的第二電極208b、210b過度擠壓而外溢至角落，進(jìn)而導(dǎo)致所屬電子元件漏電或短路的問題。在一實(shí)施例中，還可在第三表面S3下的部分基材200中形成具有第二導(dǎo)電型的第三摻雜區(qū)212，使得第三摻雜區(qū)212與其鄰近的部分基材200構(gòu)成二極管211。二極管211也具有齊納二極管的功效，以防止漏電流的發(fā)生。但本發(fā)明不限于此，在其他實(shí)施例中，也可利用噴涂或印刷的方式在基板2的第三表面S3上形成絕緣結(jié)構(gòu)202a(如圖4B所示)，以防止漏電流的發(fā)生。絕緣結(jié)構(gòu)202a的材料可例如是硅氧樹脂(Silicone)。
[0092]圖5為本發(fā)明第三實(shí)施例的基板的剖面示意圖。
[0093]請(qǐng)參照?qǐng)D5，本實(shí)施例與圖1E的基板I相似，不同之處在于圖5的基板3還包括絕緣結(jié)構(gòu)302a分別配置于連接部308c、310c的兩側(cè)壁與基材300之間。絕緣結(jié)構(gòu)302a具有防止電荷擊穿(punch through)的功效。當(dāng)圖5的基材300例如當(dāng)作次載具(Submount)時(shí)，其所屬的電子元件不僅可以防止電荷擊穿，而且還具備靜電放電防護(hù)的作用的雙重保護(hù)的功效。在一實(shí)施例中，絕緣結(jié)構(gòu)302a的材料可例如是氧化硅、氮化硅、氮氧化硅或其組合，其形成方法可利用化學(xué)氣相沉積法來形成。在一實(shí)施例中，絕緣結(jié)構(gòu)302a的厚度為10nm至 3000nm。
[0094]圖6為本發(fā)明第四實(shí)施例的基板的剖面示意圖。
[0095]請(qǐng)參照?qǐng)D6，本實(shí)施例與圖1E的基板I相似，不同之處在于圖6的基板4具有空腔(Cavity)40。二極管405a、405b埋入于空腔40底部的基材400中。由于圖5的基材400具有空腔40，因此，當(dāng)基材400例如做為次載具時(shí)，除了具有靜電放電防護(hù)的作用之外，其可減少所連接的發(fā)光二極管元件的側(cè)向光。如此一來，不僅可減少黃暈(Yellowish Halo)問題，在空腔40的側(cè)壁上涂布反射鏡也可提升所連接的發(fā)光二極管元的光學(xué)效率。
[0096]圖7為本發(fā)明第五實(shí)施例的基板的剖面示意圖。
[0097]請(qǐng)參照?qǐng)D7，本實(shí)施例與圖1E的基板I相似，不同之處在于圖7的基板5還包括具有第一導(dǎo)電型的第二摻雜區(qū)512a、512b。第二摻雜區(qū)512a位于具有第二導(dǎo)電型的第一摻雜區(qū)504a與導(dǎo)體結(jié)構(gòu)508的連接部508c之間。第二摻雜區(qū)512b位于具有第二導(dǎo)電型的第一摻雜區(qū)504b與導(dǎo)體結(jié)構(gòu)510的連接部510c之間。第二摻雜區(qū)512a、第一摻雜區(qū)504a與基底500可組成NPN結(jié)構(gòu)或PNP結(jié)構(gòu)。第二摻雜區(qū)512b、第一摻雜區(qū)504b與基底500也可組成NPN結(jié)構(gòu)或PNP結(jié)構(gòu)。通過增加第二摻雜區(qū)512a、512b與第一摻雜區(qū)504a、504b之間的接面(Junct1n),可進(jìn)一步增加抵抗漏電流的能力。此外，圖7的基板5還包括絕緣結(jié)構(gòu)502a覆蓋于第一摻雜區(qū)504a、504b的表面上,而未覆蓋于第二摻雜區(qū)512a、512b的表面上。
[0098]圖8為本發(fā)明第六實(shí)施例的基板的剖面示意圖。
[0099]請(qǐng)參照?qǐng)D8，本實(shí)施例與圖1E的基板I相似，不同之處在于圖8的具有第二導(dǎo)電型的第一摻雜區(qū)604a與604b還延伸至基材600的第一表面SI與第二表面S2。第一摻雜區(qū)604a位于第一電極608a與基材600之間以及第二電極608b與基材600之間。第一摻雜區(qū)604b位于第一電極610a與基材600之間以及第二電極610b與基材600之間。通過第一摻雜區(qū)604a與604b面積的增加，以減少漏電流的現(xiàn)象。
[0100]本發(fā)明上述各實(shí)施例的基板上可安裝芯片，而形成封裝結(jié)構(gòu)。在以下的實(shí)施例中，是以圖1E的基板來說明，然而，本發(fā)明不以此為限，在其他的實(shí)施例中，可以直接將圖1E的基材10a替換成上述各實(shí)施例的基材，于此不再贅述。
[0101]圖9為依照本發(fā)明的一實(shí)施例所繪示的封裝結(jié)構(gòu)。圖10為依照本發(fā)明另一實(shí)施例所繪示的封裝結(jié)構(gòu)。
[0102]請(qǐng)同時(shí)參照?qǐng)D1E、圖9以及圖10，本發(fā)明的實(shí)施例的封裝結(jié)構(gòu)包括圖1E的基板I與芯片700、800。芯片700、800分別安裝于基板I上。芯片700、800可例如是半導(dǎo)體芯片、發(fā)光二極管芯片、存儲(chǔ)芯片或其組合。基板I與芯片700、800兩者之間可以各種方式來電連接。連接的方是例如是打線(Wire Bonding)、共晶、焊接、倒裝封裝(Flip Chip Bonding)等。以下針對(duì)打線與倒裝封裝的方式來敘述本發(fā)明的實(shí)施例的封裝結(jié)構(gòu)。
[0103]如圖9所述，本發(fā)明的一實(shí)施例的封裝結(jié)構(gòu)包括芯片700與基板1，基板I與芯片700通過打線方式來電連接。具體來說，芯片700的芯片基板702的第二側(cè)表面通過固晶膠706安裝于基板I上，并與導(dǎo)體結(jié)構(gòu)108的第一電極108a電連接。芯片700的芯片基板702的第一側(cè)表面則通過導(dǎo)線(Wire) 708將芯片700的焊墊704與基板I的第一電極IlOa電連接。本發(fā)明實(shí)施例的基板I將二極管105a、105b埋入基材100中。埋入式的二極管105a、105b不僅具有靜電放電防護(hù)的功效，還可縮小其所屬封裝結(jié)構(gòu)的體積，進(jìn)而降低制造成本。
[0104]如圖10所述，本發(fā)明另一實(shí)施例的封裝結(jié)構(gòu)包括芯片800與基板1，基板I與芯片800可例如是通過倒裝封裝方式來電連接。具體來說，芯片800安裝于基板I上。芯片800包括透明基板808與芯片基板802。透明基板808位于芯片基板802的第一側(cè)的表面上。在一實(shí)施例中，透明基板808可例如是藍(lán)寶石基板(Sapphire)、SiC、InP或GaN等。芯片基板802的第二側(cè)的表面上通過第一凸塊804與第二凸塊806與基板I電連接。在一實(shí)施例中，第一凸塊804配置于芯片基板802與基板I之間，以電連接芯片基板802的P型半導(dǎo)體層(例如是P型GaN)與基板I的第一電極108a。第二凸塊806位于芯片基板802與基板I之間，以電連接芯片基板802的N型半導(dǎo)體層(例如是N型GaN)與基板I的第一電極 IlOa0
[0105]綜上所述，本發(fā)明的實(shí)施例在基材的穿孔的側(cè)壁中埋入二極管，可有效地提升抗靜電放電的效能，增進(jìn)所屬電子裝置的產(chǎn)品可靠度，其也可縮小所屬封裝結(jié)構(gòu)的體積。此夕卜，上述埋入式的二極管與發(fā)光二極管電連接，則可提升發(fā)光二極管的混光效果。如此一來，本發(fā)明的實(shí)施例不僅可降低制造成本，且也符合現(xiàn)今電子產(chǎn)品輕薄短小的趨勢(shì)。
[0106]雖然結(jié)合以上實(shí)施例公開了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動(dòng)與潤飾，故本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以附上的權(quán)利要求所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種基板，包括: 基材； 兩個(gè)導(dǎo)體結(jié)構(gòu)，分別從該基材的一第一表面，經(jīng)由貫穿該基材的兩個(gè)穿孔，延伸到該基材的一第二表面；以及 至少一二極管，埋入于該些穿孔其中之一的一側(cè)壁的該基材中。
2.如權(quán)利要求1所述的基板，每一導(dǎo)體結(jié)構(gòu)包括: 第一電極，配置于該基材的該第一表面上； 第二電極，配置于該基材的該第二表面上；以及 連接部，配置于該第一電極與該第二電極之間，使得該第一電極與該第二電極電連接。
3.如權(quán)利要求2所述的基板，還包括一圖案化的絕緣層，配置于該基材與該些第一電極之間以及該基材與該些第二電極之間。
4.如權(quán)利要求2所述的基板，其中該基材具有一第一導(dǎo)電型，且至少該二極管包括: 具有一第二導(dǎo)電型的第一摻雜區(qū)，位于該些穿孔其中之一的該側(cè)壁的該基材中。
5.如權(quán)利要求4所述的基板，其中該第一摻雜區(qū)與該連接部的側(cè)壁的至少一部分接觸。
6.如權(quán)利要求4所述的基板，還包括絕緣結(jié)構(gòu)，配置于該些連接部的兩側(cè)壁上，使得該第一摻雜區(qū)與該連接部彼此電性隔絕。
7.如權(quán)利要求4所述的基板，還包括具有該第一導(dǎo)電型的第二摻雜區(qū)，配置于至少該第一摻雜區(qū)與所對(duì)應(yīng)的該連接部之間。
8.如權(quán)利要求4所述的基板，其中該第一摻雜區(qū)還延伸至該基材的該第一表面與該第二表面，位于與該第一摻雜區(qū)連接的該導(dǎo)體結(jié)構(gòu)的該第一電極與該基材之間以及與該第一摻雜區(qū)連接的該導(dǎo)體結(jié)構(gòu)的該第二電極與該基材之間。
9.如權(quán)利要求1所述的基板，其中該些連接部的輪廓包括沙漏形、I字形、倒梯形或領(lǐng)結(jié)形。
10.如權(quán)利要求1所述的基板,其中該基材包括: 主體部；以及 邊緣部，該邊緣部位于該主體部的邊緣,其中該邊緣部具有導(dǎo)角,其中該導(dǎo)角由一第三表面與該第二表面的連接處所構(gòu)成，且該導(dǎo)角為鈍角。
11.如權(quán)利要求10所述的基板，還包括具有該第二導(dǎo)電型的第三摻雜區(qū)，配置于該邊緣部的該第三表面下方的該基材中。
12.如權(quán)利要求1所述的基板，其中該基材具有一空腔，其中至少該二極管埋入于該空腔底部的該基材中。
13.—種基板的制造方法，包括: 提供具有一第一導(dǎo)電型的基板； 在該基材中形成兩個(gè)穿孔，該些穿孔分別貫穿該基材； 在該些穿孔其中之一裸露的該基材中埋入至少一二極管；以及在該基材中形成兩個(gè)導(dǎo)體結(jié)構(gòu)，分別從該基材的一第一表面，經(jīng)由該些穿孔貫穿該基材，延伸到該基材的一第二表面。
14.如權(quán)利要求13所述的基板的制造方法，在該基材中形成該些導(dǎo)體結(jié)構(gòu)的方法包括: 在該基材的該第一表面上形成至少兩個(gè)第一電極； 在該基材的該第二表面上形成至少兩個(gè)第二電極；以及 在每一穿孔中形成所對(duì)應(yīng)的一連接部，每一連接部與所對(duì)應(yīng)的該第一電極與所對(duì)應(yīng)的該第二電極電連接。
15.如權(quán)利要求14所述的基板的制造方法，在該基材中形成該些穿孔的步驟包括: 在該基材上形成一圖案化的絕緣層，該圖案化的絕緣層具有至少兩組相對(duì)應(yīng)的兩開口 ；以及 以該圖案化的絕緣層為掩模，對(duì)該些開口之間的該基材進(jìn)行一各向同性蝕刻制作工藝，移除部分該基材。
16.如權(quán)利要求15所述的基板的制造方法，在該基材中埋入至少該二極管的方法包括: 在該基材中形成該些穿孔之后，以該圖案化的絕緣層為掩模，對(duì)該些穿孔的側(cè)壁進(jìn)行摻雜制作工藝，以于部分該基材中形成具有一第二導(dǎo)電型的第一摻雜區(qū)。
17.如權(quán)利要求16所述的基板的制造方法，其中該第一摻雜區(qū)與所對(duì)應(yīng)的該連接部的側(cè)壁的至少一部分接觸。
18.如權(quán)利要求13所述的基板的制造方法，還包括于該些連接部的兩側(cè)壁上形成一絕緣結(jié)構(gòu)，電性隔絕該基材與所對(duì)應(yīng)的該連接部。
19.如權(quán)利要求13至18中任一所述的基板的制造方法，在該基材中埋入至少該二極管之前，還包括于該基材中形成一空腔，使得至少該二極管埋入于該空腔底部的該基材中。
20.一種封裝結(jié)構(gòu)包括如權(quán)利要求1至12中任一所述的基板，該封裝結(jié)構(gòu)包括: 芯片，配置于該基板上，其中該芯片與該基板電連接。
21.如權(quán)利要求20所述的封裝結(jié)構(gòu)，其中該芯片通過導(dǎo)線(Wire)或凸塊與該基板電連接。
22.如權(quán)利要求20所述的封裝結(jié)構(gòu)，其中該芯片包括半導(dǎo)體芯片、發(fā)光二極管芯片、存儲(chǔ)芯片或其組合。
【文檔編號(hào)】H01L23/60GK104425394SQ201410436888
【公開日】2015年3月18日 申請(qǐng)日期:2014年8月29日 優(yōu)先權(quán)日:2013年8月29日
【發(fā)明者】蔡曜駿, 許鎮(zhèn)鵬, 溫士逸, 楊季瑾, 胡鴻烈 申請(qǐng)人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院