一種橫向soi功率ldmos器件的制作方法
【專利摘要】一種橫向SOI功率LDMOS器件，屬于半導體功率器件【技術(shù)領(lǐng)域】。器件包括襯底、介質(zhì)埋層及其上的半導體有源層，半導體有源層中形成槽型輔助積累結(jié)構(gòu)，槽型輔助積累結(jié)構(gòu)兩側(cè)為漂移區(qū)。槽型輔助積累結(jié)構(gòu)由兩層槽型隔離介質(zhì)中間夾一層半導體高阻區(qū)形成，半導體高阻區(qū)中形成集成二極管。本發(fā)明在器件開態(tài)時，槽型輔助積累結(jié)構(gòu)與漂移區(qū)界面處形成多子積累層，構(gòu)成一條電流低阻通道，顯著降低器件比導通電阻。關(guān)斷狀態(tài)，半導體高阻區(qū)承受耐壓。開態(tài)電流大部分流經(jīng)多子積累層，使得比導通電阻幾乎與漂移區(qū)摻雜濃度無關(guān)，有效地緩解擊穿電壓與比導通電阻的矛盾關(guān)系。
【專利說明】—種橫向SOI功率LDMOS器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導體功率器件【技術(shù)領(lǐng)域】，涉及橫向功率半導體器件，尤其是橫向SOI 功率 LDMOS (Lateral Double-diffus1n Metal Oxide Semiconductor field effecttransistor,橫向雙擴散金屬-氧化物_半導體場效應晶體管)器件。

【背景技術(shù)】
[0002]功率MOSFET(metaloxide semiconductor Field-Effect Transistor)是多子導電型器件，屬于場控功率器件，具有輸入阻抗高、速度快、易驅(qū)動、頻率高、導通電阻低、正溫度系數(shù)、安全工作區(qū)寬及可并聯(lián)使用等諸多優(yōu)點。對常規(guī)MOSFET而言，高耐壓需要較長的漂移區(qū)長度和較低的漂移區(qū)摻雜濃度。然而，隨著漂移區(qū)長度的增加，電流流通路徑增長，導致漂移區(qū)的電阻將以超線性關(guān)系升高，器件導通電阻(RJ增加，開態(tài)功耗增加，器件比導通電阻正比于擊穿電壓的2.5次方。與縱向器件相比，橫向MOSFET輕摻雜漂移區(qū)的增長，導致芯片面積等比例增加，器件的比導通電阻增加。因此，硅極限問題(Rm，sp~BV2 5)嚴重制約著橫向器件的發(fā)展。
[0003]為了緩解比導通電阻和擊穿電壓的矛盾關(guān)系，業(yè)內(nèi)研究者進行了大量研究。RESURF(Reduced Surface Field,降低表面電場)技術(shù)是改善橫向器件擊穿電壓與比導通電阻矛盾的常用技術(shù)，該技術(shù)通過二維耗盡，降低器件表面電場峰值而避免提前擊穿，同時能提高漂移區(qū)濃度而降低導通電阻。但double/triple RESURF中p-top/p-buried層需要占用部分電流流經(jīng)面積而不利于導通電阻的進一步降低。
[0004]超結(jié)(Super junct1n)的提出打破了傳統(tǒng)功率MOS器件的娃極限,提高了器件的耐壓，降低了導通電阻。超結(jié)理論提出，在縱向功率器件中采用交替的P柱區(qū)和N柱區(qū)結(jié)構(gòu)作為漂移區(qū)，N柱區(qū)和P柱區(qū)相互完全耗盡。N柱區(qū)中的電離施主正電荷發(fā)出的電力線大部分被P柱區(qū)的電離受主負電荷終止，整個耐壓層類似一個本征耐壓層，能承受更高的耐壓。因此，N柱區(qū)中的摻雜濃度可以得到提高，導通電阻大大降低，改變比導通電阻與耐壓的2.5次方關(guān)系。1998 F.Udrea等提出一種三維RESURF結(jié)構(gòu)【A new class of lateralpower devices for HVIC，s based on the 3D RESURF concept, IEEE, BCTM】，該結(jié)構(gòu)將縱向超結(jié)中的N柱區(qū)和P柱區(qū)橫向交替排列，構(gòu)成橫向超結(jié)。理論上，N柱區(qū)和P柱區(qū)之間電荷相互補償，能獲得較高的耐壓，但橫向超結(jié)由于P型襯底對N柱區(qū)也存在相互耗盡作用，導致N柱區(qū)和P柱區(qū)不能完全耗盡，電荷平衡性被打破，耐壓降低，這就是襯底輔助耗盡效應。
[0005]場板技術(shù)是應用較廣泛的結(jié)終端技術(shù)之一，在橫向器件中，場板能優(yōu)化器件表面電場，提高耐壓，緩解擊穿電壓與比導通電阻的矛盾關(guān)系。中國專利(201310202668.X，2013.05.28【一種具有結(jié)型場板的功率LDMOS器件】)提出一種具有結(jié)型場板的LDM0S，該結(jié)構(gòu)在常規(guī)LDMOS的襯底中形成與襯底摻雜類型相反的埋層，在漂移區(qū)表面形成由PN結(jié)構(gòu)成的結(jié)型場板。結(jié)型場板中的PN結(jié)電場能調(diào)制器件表面電場，使表面電場分布更均勻，提高器件的擊穿特性。同時，反向阻斷時，結(jié)型場板對漂移區(qū)輔助耗盡，提高漂移區(qū)摻雜濃度，降低漂移區(qū)電阻，但該器件的導通電阻仍取決于漂移區(qū)摻雜濃度。
[0006]以上提及的RESURF、超結(jié)和場板技術(shù)均通過提高漂移區(qū)摻雜濃度來降低導通電阻，因此比導通電阻強烈依賴于漂移區(qū)摻雜濃度，但器件獲得高耐壓需較低的漂移區(qū)濃度，導致?lián)舸╇妷号c比導通電阻的矛盾關(guān)系。


【發(fā)明內(nèi)容】

[0007]針對擊穿電壓與比導通電阻的矛盾關(guān)系，本發(fā)明提供一種橫向SOI功率LDMOS器件，該橫向SOI功率LDMOS器件具有槽型輔助積累結(jié)構(gòu)。正向?qū)顟B(tài)下，槽型輔助積累結(jié)構(gòu)在漂移區(qū)中形成電荷積累層，構(gòu)成電流低阻通道，顯著降低器件比導通電阻。由于開態(tài)電流大部分流經(jīng)電荷積累層，而電荷積累層主要由外加柵壓和槽型輔助積累結(jié)構(gòu)的隔離介質(zhì)決定。因此本發(fā)明的比導通電阻幾乎不受漂移區(qū)摻雜濃度影響，打破了常規(guī)功率器件比導通電阻依賴漂移區(qū)摻雜濃度的定律，有效緩解了器件的比導通電阻Rm,sp與耐壓BV之間2.5次方的矛盾。
[0008]本發(fā)明技術(shù)方案如下:
[0009]一種橫向SOI功率LDMOS器件，其元胞結(jié)構(gòu)如圖2至圖7所示，包括縱向自下而上的襯底層1、介質(zhì)埋層2、半導體有源層；所述半導體有源層橫向一側(cè)具有第二導電類型半導體體區(qū)5，所述第二導電類型半導體體區(qū)5表面具有相鄰的第一導電類型半導體源區(qū)6和第二導電類型半導體體接觸區(qū)7，所述第一導電類型半導體源區(qū)6與第二導電類型半導體體接觸區(qū)7的表面接金屬化源極S ;所述半導體有源層橫向另一側(cè)具有第一導電類型半導體漏區(qū)8，所述第一導電類型半導體漏區(qū)8的表面接金屬化漏極D ;所述第二導電類型半導體體區(qū)5表面，包括與之相連的部分第一導電類型半導體源區(qū)6表面具有柵介質(zhì)3，柵介質(zhì)3表面具有柵導電材料4,所述柵導電材料4表面接金屬化柵電極G。
[0010]所述第二導電類型半導體體區(qū)5與第一導電類型半導體漏區(qū)8之間的半導體有源層中還具有一個槽型輔助積累結(jié)構(gòu)和第一導電類型半導體漂移區(qū)9 ;其中:所述槽型輔助積累結(jié)構(gòu)由兩層槽型隔離介質(zhì)10中間夾一層半導體高阻區(qū)12構(gòu)成，兩層槽型隔離介質(zhì)10相互平行且垂直于器件的介質(zhì)埋層2，所述第一導電類型半導體漂移區(qū)9分布于兩層槽型隔離介質(zhì)10的外側(cè)。在所述半導體高阻區(qū)12表面形成第二導電類型半導體柵端歐姆接觸區(qū)11、第一導電類型半導體場截止區(qū)13和第二導電類型半導體漏端接觸區(qū)14 ;其中:第二導電類型半導體柵端歐姆接觸區(qū)11位于半導體高阻區(qū)12表面靠近第二導電類型半導體體區(qū)5的位置，且第二導電類型半導體柵端歐姆接觸區(qū)11的引出端與金屬化柵電極G電氣相連；第一導電類型半導體場截止區(qū)13位于半導體高阻區(qū)12表面靠近第一導電類型半導體漏區(qū)8的位置；第二導電類型半導體漏端接觸區(qū)14位于第一導電類型半導體場截止區(qū)13表面，且第二導電類型半導體漏端接觸區(qū)14的引出端接金屬化漏極D。
[0011]上述技術(shù)方案中，所述槽型隔離介質(zhì)10材料可以為二氧化硅。
[0012]上述技術(shù)方案中，所述槽型隔離介質(zhì)10材料也可以為高k介質(zhì)材料，所述高k介質(zhì)材料的相對介電系數(shù)大于二氧化硅的相對介質(zhì)常數(shù)，且所述高k介質(zhì)材料的臨界擊穿電場大于30V/ym。所述隔離介質(zhì)10相對介電系數(shù)越高，在漂移區(qū)9中積累的電荷越多。
[0013]上述技術(shù)方案中，所述第一導電類型半導體漂移區(qū)9中具有第一導電類型半導體緩沖層9a，所述半導體緩沖層9a位于介質(zhì)埋層2上界面處，且其摻雜濃度高于第一導電類型半導體漂移區(qū)的摻雜濃度，緩沖層9a能增強介質(zhì)埋層2內(nèi)的電場。
[0014]上述技術(shù)方案中，所述半導體高阻區(qū)12為第一導電類型或第二導電類型，當半導體高阻區(qū)12為第二導電類型時，半導體高阻區(qū)12與其兩側(cè)的第一導電類型漂移區(qū)9形成超結(jié)結(jié)構(gòu)。
[0015]進一步地，上述器件在半導體高阻區(qū)12與其兩側(cè)的第一導電類型漂移區(qū)9形成超結(jié)結(jié)構(gòu)的情況下，所述第一導電類型半導體漂移區(qū)9采用橫向變摻雜，其摻雜濃度從第二導電類型半導體體區(qū)5到第一導電類型半導體漏區(qū)8方向逐漸遞增，第一導電類型漂移區(qū)9橫向變摻雜可緩解由襯底輔助耗盡帶來的電荷不平衡問題。
[0016]所述半導體高阻區(qū)12與其兩側(cè)的第一導電類型漂移區(qū)9形成超結(jié)結(jié)構(gòu)的情況下，所述半導體高阻區(qū)12也可采用橫向變摻雜，摻雜濃度從第二導電類型半導體體區(qū)5到一導電類型半導體漏區(qū)8方向逐漸遞減，半導體高阻區(qū)12橫向變摻雜可緩解由襯底輔助耗盡帶來的電荷不平衡問題。
[0017]上述技術(shù)方案中，所述第二導電類型半導體體區(qū)5中還可增加槽柵結(jié)構(gòu)，所述槽柵結(jié)構(gòu)由外圍的柵介質(zhì)3與內(nèi)部的柵導電材料4構(gòu)成；其中槽柵結(jié)構(gòu)呈柱型嵌入第二導電類型半導體體區(qū)5中，并與第一導電類型半導體源區(qū)6相鄰。
[0018]所述介質(zhì)埋層2為二氧化硅或介電常數(shù)低于二氧化硅的介質(zhì)材料。
[0019]綜上所述，本發(fā)明提供的橫向SOI功率LDM0S，與現(xiàn)有結(jié)構(gòu)相比，源漏之間具有槽型輔助積累結(jié)構(gòu)，槽型輔助積累結(jié)構(gòu)中的第二導電類型半導體漏端歐姆接觸區(qū)14和第一導電類型半導體場截止區(qū)13構(gòu)成集成二極管。本發(fā)明所達到的性能如下:(I)在器件正向?qū)顟B(tài)下，槽型輔助積累結(jié)構(gòu)和第一導電類型半導體漂移區(qū)9的界面形成高濃度的多數(shù)載流子積累層，為開態(tài)電流提供低阻通道，集成二極管反偏承受柵漏電壓，降低柵漏電流；(2)開態(tài)電流大部分流經(jīng)多數(shù)載流子積累層，比導通電阻幾乎與漂移區(qū)摻雜濃度無關(guān)；(3)反向阻斷狀態(tài)下，槽型輔助積累結(jié)構(gòu)中的半導體高阻區(qū)12參與耐壓，器件耐壓幾乎不受影響。

【專利附圖】

【附圖說明】
[0020]圖1是常規(guī)N溝道的超結(jié)SOI LDMOS結(jié)構(gòu)示意圖。
[0021]圖2是本發(fā)明提供的一個實施例的N溝道橫向SOI功率LDMOS結(jié)構(gòu)示意圖。
[0022]圖3是本發(fā)明提供的一個實施例的具有緩沖層的橫向SOI功率LDMOS結(jié)構(gòu)示意圖。
[0023]圖4是本發(fā)明提供的一個實施例的具有槽柵的N溝道橫向SOI功率LDMOS結(jié)構(gòu)示意圖。
[0024]圖5是本發(fā)明提供的一個實施例的橫向變摻雜N溝道橫向SOI功率LDMOS結(jié)構(gòu)示意圖。
[0025]圖6是本發(fā)明提供的另一個實施例的橫向變摻雜N溝道橫向SOI功率LDMOS結(jié)構(gòu)示意圖。
[0026]圖7是本發(fā)明提供的一個實施例的P溝道橫向SOI功率LDMOS結(jié)構(gòu)示意圖。
[0027]圖8是本發(fā)明提供的一個實施例漂移區(qū)中電子濃度分布示意圖。
[0028]圖9是本發(fā)明一個實施例的器件與常規(guī)超結(jié)SOI LDMOS的正向?qū)ㄌ匦缘谋容^。
[0029]附圖標記:
[0030]1、襯底層；2、介質(zhì)埋層；3、柵介質(zhì)；4、柵導電材料；5、第二導電類型半導體體區(qū)；
6、第一導電類型半導體源區(qū)；7、第二導電類型半導體體接觸區(qū)；8、第一導電類型半導體漏區(qū)；9、第一導電類型半導體漂移區(qū)；9a ;第一導電類型半導體緩沖層；10、槽型隔離介質(zhì)；U、第二導電類型半導體柵端歐姆接觸區(qū)；12、半導體高阻區(qū)；13、第一導電類型半導體場截止區(qū)；14、第二導電類型半導體漏端接觸區(qū)；G、金屬化柵電極；S、金屬化源極；D、金屬化漏極。

【具體實施方式】
[0031 ] 下面結(jié)合附圖及實施例，詳細描述本發(fā)明。
[0032]實施例1
[0033]圖2是本發(fā)明提供的N溝道橫向SOI功率LDM0S，其結(jié)構(gòu)如圖2所示，包括縱向自下而上的襯底層1、介質(zhì)埋層2、有源層；所述有源層橫向(圖中所示X方向)一側(cè)具有P型體區(qū)5，所述P型體區(qū)5表面具有相鄰的N型源區(qū)6和P型體接觸區(qū)7，所述N型源區(qū)6與P型體接觸區(qū)7的表面接金屬化源極S ;所述有源層橫向另一側(cè)具有N型漏區(qū)8，所述漏區(qū)8的表面接金屬化漏極D ;所述P型體區(qū)5表面，包括與之相連的部分N型源區(qū)6表面具有柵介質(zhì)3，柵介質(zhì)3表面具有柵導電材料4，所述柵導電材料4表面接金屬化柵電極G。
[0034]所述P型體區(qū)5與N型漏區(qū)8之間的半導體有源層中還具有一個槽型輔助積累結(jié)構(gòu)和N型漂移區(qū)9 ;其中:所述槽型輔助積累結(jié)構(gòu)由兩層槽型隔離介質(zhì)10中間夾一層半導體高阻區(qū)12構(gòu)成，兩層槽型隔離介質(zhì)10相互平行且垂直于器件的介質(zhì)埋層2，所述N型漂移區(qū)9分布于兩層槽型隔離介質(zhì)10的外側(cè)；在所述半導體高阻區(qū)12表面形成P型柵端歐姆接觸區(qū)11、N型場截止區(qū)13和P型漏端接觸區(qū)14 ;其中:P型柵端歐姆接觸區(qū)11位于半導體高阻區(qū)12表面靠近P型體區(qū)5的位置，且P型柵端歐姆接觸區(qū)11的引出端與金屬化柵電極G電氣相連；N型場截止區(qū)13位于半導體高阻區(qū)12表面靠近N型漏區(qū)8的位置；P型漏端接觸區(qū)14位于N型場截止區(qū)13表面，且P型漏端接觸區(qū)14的引出端接金屬化漏極D0
[0035]實施例2
[0036]圖3是本發(fā)明提供的具有緩沖層的N溝道橫向SOI功率LDM0S，如圖3所示，與實施例I相比，所述N型漂移區(qū)9中具有N型緩沖層9a，緩沖層9a位于介質(zhì)埋層2上界面處，且其摻雜濃度高于N型漂移區(qū)9的摻雜濃度。根據(jù)一維泊松方程和高斯定理，緩沖層9a能提高有源層與介質(zhì)埋層2界面處的電場，從而提高介質(zhì)埋層2內(nèi)的電場，提高器件耐壓。
[0037]實施例3
[0038]圖4是本發(fā)明提供的具有槽柵的N溝道橫向SOI功率LDM0S，與實施例1相比，本例具有槽柵結(jié)構(gòu)，所述槽柵結(jié)構(gòu)位于P型體區(qū)5中，由外圍的柵介質(zhì)3和柵導電材料4構(gòu)成；所述槽柵結(jié)構(gòu)呈柱型嵌入P型體區(qū)5中，且與N型源區(qū)6相鄰，所述柵導電材料的引出端與金屬化柵電極G電氣相連。槽柵的引入，在P型體區(qū)5中形成縱向溝道，與平面溝道構(gòu)成三維溝道，提高溝道電流密度，降低溝道電阻，進一步降低比導通電阻。圖4左側(cè)為槽柵結(jié)構(gòu)沿yz平面的剖面圖。
[0039]以上實施例中的半導體高阻區(qū)12為N型或P型。
[0040]實施例4
[0041]圖5與圖6是本發(fā)明提供的橫向變摻雜的N溝道橫向SOI功率LDM0S，該實施例中半導體高阻區(qū)12為P型摻雜，P型半導體高阻區(qū)12與N型漂移區(qū)9構(gòu)成超結(jié)結(jié)構(gòu)。超結(jié)結(jié)構(gòu)能進一步提高N型漂移區(qū)9的摻雜濃度，降低漂移區(qū)電阻。橫向超結(jié)存在襯底輔助耗盡效應，引起超結(jié)的N柱區(qū)和P柱區(qū)電荷非平衡，且襯底輔助耗盡效應從源端到漏端逐漸增強。圖5漂移區(qū)9采用橫向變摻雜，其摻雜濃度從體區(qū)5到漏區(qū)8方向(圖中X方向)逐漸增加，漂移區(qū)9變摻雜，能補償由襯底輔助耗盡引起的N型電荷不足，緩解超結(jié)的電荷非平衡。圖6半導體高阻區(qū)12橫向變摻雜，摻雜濃度從體區(qū)5到漏區(qū)8方向(圖中X方向)逐漸降低，襯底輔助耗盡造成N型電荷不足，減少半導體高阻區(qū)12中的P型電荷，保持電荷平衡，緩解襯底輔助耗盡效應，提高器件耐壓。
[0042]實施例5
[0043]圖7是本發(fā)明提供的P溝道橫向SOI功率LDM0S，與圖2所示N溝道橫向SOI功率LDMOS相比，本例器件的漂移區(qū)9、漏區(qū)8、體接觸區(qū)7、源區(qū)6、體區(qū)5、柵端歐姆接觸區(qū)11、場截止區(qū)13、漏端接觸區(qū)14等區(qū)域的半導體材料的導電類型與N溝道橫向SOI功率LDMOS的相應區(qū)域相反。襯底I是半導體材料或非半導體材料，其中半導體材料為N型或P型，半導體高阻區(qū)12為N型或者P型。本發(fā)明提出的橫向SOI功率LDM0S，既可用于制作N溝道MOSFET器件，也可以制作P溝道MOSFET器件。
[0044]槽型隔離介質(zhì)10優(yōu)先選擇為二氧化硅，也可用相對介電常數(shù)高于二氧化硅的高k介質(zhì)材料，且高k介質(zhì)材料的臨界擊穿電場大于30V/ μ m。采用高k隔離介質(zhì)，介電常數(shù)越高，由半導體高阻區(qū)12/隔離介質(zhì)10/漂移區(qū)9構(gòu)成的MIS電容越大，正向?qū)〞r在漂移區(qū)9中積累的電荷越多，更能有效降低漂移區(qū)電阻，在反向阻斷時，隔離介質(zhì)10能夠調(diào)制器件體內(nèi)電場。
[0045]本發(fā)明的上述幾種實施方案描述的橫向SOI功率LDM0S，襯底I為N型或P型，槽型輔助積累結(jié)構(gòu)中的半導體材料可為Si或多晶硅，柵導電材料4優(yōu)選多晶硅。介質(zhì)埋層2工業(yè)界常取二氧化硅，或介電系數(shù)低于二氧化硅的介質(zhì)材料。二氧化硅工藝相對成熟，但采用介電系數(shù)低于二氧化硅的介質(zhì)，可以增強介質(zhì)埋層2的電場，有利于提高器件的耐壓。
[0046]圖8為開態(tài)漂移區(qū)中電子濃度分布圖，其中外加柵壓Ves = 15V, Vds = 0.5V。k =
3.9表示隔離介質(zhì)10為二氧化硅，k = 50表示隔離介質(zhì)10為相對介電常數(shù)為50的高k介質(zhì)。圖8中z = O的位置為隔離介質(zhì)10與漂移區(qū)9的界面，O ^ z ^ 0.5為沿z方向的漂移區(qū)。從圖中可看出，在隔離介質(zhì)10與漂移區(qū)9的界面處積累大量電子。k = 3.9和k =50時，界面電子濃度分別高達118CnT3及1019cm_3，電子濃度從界面處沿z方向逐漸降低。圖8說明在正向?qū)〞r，外加柵壓在隔離介質(zhì)10與漂移區(qū)9的界面處形成高濃度電子積累層，電子積累層形成電流低阻通道。
[0047]圖9為本發(fā)明實施例與常規(guī)超結(jié)SOI LDMOS的正向?qū)ㄌ匦缘谋容^，乂8和18分別表示漏極電壓和電流，k = 3.9表示隔離介質(zhì)10為二氧化娃，k = 50表示隔離介質(zhì)10為相對介電常數(shù)為50的高k介質(zhì)，外加柵壓Ves = 15V。如圖9所示，由于高濃度的電子積累層構(gòu)成低電流電阻通道，在給定漏極電流下，本發(fā)明的橫向SOI功率LDMOS具有較低的正向壓降。電子積累層由外加柵壓及隔離介質(zhì)10決定，在Ves和隔離介質(zhì)10的厚度一定時，隔離介質(zhì)10的介電系數(shù)越高，電子積累層的濃度越高，導通電阻越低，因此k = 50時I 8比k=3.9時大。
[0048]綜上所述，本發(fā)明提供的橫向SOI功率LDM0S，半導體有源層中具有槽型輔助積累結(jié)構(gòu)，槽型輔助積累結(jié)構(gòu)中形成集成二極管，正向?qū)顟B(tài)下，槽型輔助積累結(jié)構(gòu)和漂移區(qū)界面處積累大量電荷，為開態(tài)電流提供低阻通道；同時集成二極管承受柵漏電壓，減小柵漏電流。與常規(guī)器件相比，橫向SOI功率LDMOS的開態(tài)電流大部分流經(jīng)電荷積累層，導通電阻顯著降低，且隨摻雜濃度的改變，導通電阻改變較小。因此本發(fā)明的比導通電阻幾乎與漂移區(qū)9的摻雜濃度無關(guān)，僅由外加柵壓及隔離介質(zhì)10決定，打破常規(guī)功率器件比導通電阻強烈依賴漂移區(qū)摻雜濃度的定律。本發(fā)明的開態(tài)與關(guān)態(tài)能分別設計，有效緩解了比導通電阻與擊穿電壓的矛盾關(guān)系。
【權(quán)利要求】
1.一種橫向SOI功率LDMOS器件，其元胞結(jié)構(gòu)包括縱向自下而上的襯底層(I)、介質(zhì)埋層(2)、半導體有源層；所述半導體有源層橫向一側(cè)具有第二導電類型半導體體區(qū)(5)，所述第二導電類型半導體體區(qū)(5)表面具有相鄰的第一導電類型半導體源區(qū)(6)和第二導電類型半導體體接觸區(qū)(7)，所述第一導電類型半導體源區(qū)￠)與第二導電類型半導體體接觸區(qū)(7)的表面接金屬化源極(S);所述半導體有源層橫向另一側(cè)具有第一導電類型半導體漏區(qū)(8)，所述第一導電類型半導體漏區(qū)(8)的表面接金屬化漏極(D);所述第二導電類型半導體體區(qū)(5)表面，包括與之相連的部分第一導電類型半導體源區(qū)(6)表面具有柵介質(zhì)(3)，柵介質(zhì)(3)表面具有柵導電材料(4)，所述柵導電材料(4)表面接金屬化柵電極(G)； 其特征在于: 所述第二導電類型半導體體區(qū)(5)與第一導電類型半導體漏區(qū)(8)之間的半導體有源層中還具有一個槽型輔助積累結(jié)構(gòu)和第一導電類型半導體漂移區(qū)(9);其中:所述槽型輔助積累結(jié)構(gòu)由兩層槽型隔離介質(zhì)(10)中間夾一層半導體高阻區(qū)(12)構(gòu)成，兩層槽型隔離介質(zhì)(10)相互平行且垂直于器件的介質(zhì)埋層(2)，所述第一導電類型半導體漂移區(qū)(9)分布于兩層槽型隔離介質(zhì)(10)的外側(cè)；在所述半導體高阻區(qū)(12)表面形成第二導電類型半導體柵端歐姆接觸區(qū)(11)、第一導電類型半導體場截止區(qū)(13)和第二導電類型半導體漏端接觸區(qū)(14);其中:第二導電類型半導體柵端歐姆接觸區(qū)(11)位于半導體高阻區(qū)(12)表面靠近第二導電類型半導體體區(qū)(5)的位置，且第二導電類型半導體柵端歐姆接觸區(qū)(11)的引出端與金屬化柵電極(G)電氣相連；第一導電類型半導體場截止區(qū)(13)位于半導體高阻區(qū)(12)表面靠近第一導電類型半導體漏區(qū)(8)的位置；第二導電類型半導體漏端接觸區(qū)(14)位于第一導電類型半導體場截止區(qū)(13)表面，且第二導電類型半導體漏端接觸區(qū)(14)的引出端接金屬化漏極(D)。
2.根據(jù)權(quán)利要求1所述的橫向SOI功率LDMOS器件，其特征在于，所述槽型隔離介質(zhì)(10)材料為二氧化硅。
3.根據(jù)權(quán)利要求1所述的橫向SOI功率LDMOS器件，其特征在于，所述槽型隔離介質(zhì)(10)材料為高k介質(zhì)材料，所述高k介質(zhì)材料的相對介電系數(shù)大于二氧化硅的相對介質(zhì)常數(shù)，且所述高k介質(zhì)材料的臨界擊穿電場大于30V/ μ m。
4.根據(jù)權(quán)利要求1?3任意一項所述橫向SOI功率LDMOS器件，其特征在于，所述第一導電類型半導體漂移區(qū)(9)中具有第一導電類型半導體緩沖層(9a)，所述半導體緩沖層(9a)位于介質(zhì)埋層(2)上界面處，且其摻雜濃度高于第一導電類型半導體漂移區(qū)(9)的摻雜濃度。
5.根據(jù)權(quán)利要求1?4任意一項所述橫向SOI功率LDMOS器件，其特征在于，所述半導體高阻區(qū)(12)為第一導電類型。
6.根據(jù)權(quán)利要求1?3任意一條所述的橫向SOI功率LDMOS器件，其特征在于，所述半導體高阻區(qū)(12)為第二導電類型，半導體高阻區(qū)(12)與第一導電類型半導體漂移區(qū)(9)形成超結(jié)結(jié)構(gòu)。
7.根據(jù)權(quán)利要求6所述的橫向SOI功率LDMOS器件，其特征在于，所述第一導電類型半導體漂移區(qū)(9)采用橫向變摻雜，其摻雜濃度從第二導電類型半導體體區(qū)(5)到第一導電類型半導體漏區(qū)(8)方向逐漸遞增。
8.根據(jù)權(quán)利要求6所述的橫向SOI功率LDMOS器件，其特征在于，所述第二導電類型半導體高阻區(qū)(12)采用橫向變摻雜，其摻雜濃度從第二導電類型半導體體區(qū)(5)到第一導電類型半導體漏區(qū)(8)方向逐漸遞減。
9.根據(jù)權(quán)利要求1?8任意一項所述橫向SOI功率LDMOS器件，其特征在于，所述體區(qū)(5)中具有槽柵結(jié)構(gòu)，所述槽柵結(jié)構(gòu)由外圍的柵介質(zhì)(3)與內(nèi)部的柵導電材料⑷構(gòu)成；其中槽柵結(jié)構(gòu)呈柱型嵌入第二導電類型半導體體區(qū)(5)，并與第一導電類型半導體源區(qū)(6)相鄰。
10.根據(jù)權(quán)利要求1?9任意一項所述橫向SOI功率LDMOS器件，其特征在于，所述介質(zhì)埋層(2)材料為二氧化硅或介電常數(shù)低于二氧化硅的介質(zhì)材料。
【文檔編號】H01L29/423GK104201206SQ201410439282
【公開日】2014年12月10日 申請日期:2014年8月29日 優(yōu)先權(quán)日:2014年8月29日
【發(fā)明者】羅小蓉, 田瑞超, 魏杰, 李鵬程, 徐青, 石先龍, 尹超, 張波 申請人:電子科技大學