半導(dǎo)體設(shè)備的硅化的制作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體設(shè)備的硅化，提供一種用于執(zhí)行柵極電極的硅化的方法，其包括：在同一個半導(dǎo)體基板上形成半導(dǎo)體設(shè)備以及具有被帽蓋層覆蓋的第一柵極電極的第一晶體管，形成有機(jī)平坦化層(OPL)于該第一晶體管及該半導(dǎo)體設(shè)備上，回蝕刻該OPL使得該OPL的上表面位準(zhǔn)低于該帽蓋層的上表面位準(zhǔn)，形成覆蓋該半導(dǎo)體設(shè)備而不覆蓋該第一晶體管的掩模層，在該經(jīng)回蝕刻的OPL及該掩模層存在時移除該帽蓋層，以及執(zhí)行該第一柵極電極的硅化。
【專利說明】半導(dǎo)體設(shè)備的硅化

【技術(shù)領(lǐng)域】
[0001]本揭示內(nèi)容大體有關(guān)于積體電路及半導(dǎo)體設(shè)備的領(lǐng)域，且更特別的是有關(guān)于在整合形成各種半導(dǎo)體設(shè)備的背景下，硅化半導(dǎo)體設(shè)備的元件，例如，晶體管設(shè)備的柵極電極。

【背景技術(shù)】
[0002]先進(jìn)積體電路(例如，CPU、儲存裝置、ASIC (特殊應(yīng)用積體電路)及其類似者)的制造要求根據(jù)指定的電路布局在給定的晶片區(qū)上形成大量的電路元件，在各種各樣的電子電路中，場效晶體管為一種重要的電路元件，其實質(zhì)決定積體電路的效能。一般而言，目前實施多種制程技術(shù)用來形成場效晶體管，其中，就許多類型的多種復(fù)雜電路而言，MOS技術(shù)是目前最有前景的方法之一，因為由操作速度及/或耗電量及/或成本效率來看，它具有優(yōu)越的特性。在使用MOS技術(shù)制造復(fù)雜的積體電路期間，會在包含結(jié)晶半導(dǎo)體層的基板上形成數(shù)百萬個晶體管，例如，N型通道晶體管與P型通道晶體管。
[0003]不論是考慮N型通道晶體管還是P型通道晶體管，場效晶體管通常包含所謂的PN接面，其由被稱作漏極及源極區(qū)域的重度摻雜區(qū)域與輕度摻雜或無摻雜區(qū)域(例如，配置于重度摻雜區(qū)域之間的通道區(qū)域)的介面形成。在場效晶體管中，形成于該通道區(qū)域附近以及由細(xì)薄絕緣層而與該通道區(qū)隔開的柵極電極可用來控制通道區(qū)域的導(dǎo)電率，亦即，導(dǎo)電通道的驅(qū)動電流能力。在因施加適當(dāng)?shù)目刂齐妷褐翓艠O電極而形成導(dǎo)電通道時，該通道區(qū)域的導(dǎo)電率主要取決于摻雜物濃度、電荷載子的遷移率(mobility)、以及對于在晶體管寬度方向有給定延伸部份的通道區(qū)，取決于源極區(qū)與漏極區(qū)之間的距離，此一距離也被稱作通道長度。因此，結(jié)合在施加控制電壓至柵極電極時可在絕緣層下迅速建立導(dǎo)電通道的性能，通道區(qū)的導(dǎo)電率實質(zhì)影響MOS晶體管的效能。因此，由于建立通道的速度(其取決于柵極電極的導(dǎo)電率)以及通道電阻率實質(zhì)決定晶體管特性，故而縮放通道長度為增加積體電路操作速度的主要設(shè)計準(zhǔn)則。
[0004]在精密的晶體管元件中，多個特征最終決定晶體管的整體效能，其中這些因子的復(fù)雜相互作用可能難以評估而可觀察到給定基本晶體管組構(gòu)有各種效能變動。例如，藉由提供金屬硅化物于其中以便減少整體片電阻及接觸電阻率，可增加基于摻雜硅的半導(dǎo)體區(qū)域的導(dǎo)電率。例如，漏極/源極區(qū)可接受金屬硅化物，例如鎳硅化物、鎳鉬硅化物等等，藉此減少在漏極/源極端子與中間通道區(qū)之間的導(dǎo)電路徑的整體串聯(lián)電阻。同樣，金屬硅化物通常可形成于柵極電極中，它可包含多晶硅材料，藉此增強(qiáng)導(dǎo)電率從而減少訊號傳播延遲。雖然增加金屬硅化物在柵極電極中的數(shù)量本身以減少其整體電阻而言為可取，然而向下實質(zhì)完全硅化或硅化多晶硅材料至柵極電介質(zhì)材料以調(diào)整對應(yīng)晶體管元件的臨界電壓而言為不可取。因此，最好維持摻雜多晶硅材料有一定部份與柵極電介質(zhì)材料直接接觸以便在通道區(qū)中提供定義良好的電子特性，以便避免由部份柵極電極內(nèi)的實質(zhì)完全硅化造成的顯著閾值變動。
[0005]另一方面，在一些被積極縮小而通道長度約有10至20納米或更小的晶體管元件中，包含所謂高k電介質(zhì)柵極絕緣層及用作柵極電極的一或更多金屬層的柵極結(jié)構(gòu)已被實作成可提供比以前傳統(tǒng)二氧化硅/多晶硅柵極結(jié)構(gòu)組構(gòu)大幅增強(qiáng)的操作特性。
[0006]原則上，有兩種用于形成有高k/金屬柵極(HK/MG)結(jié)構(gòu)的平面或3D晶體管的習(xí)知加工方法:(I)所謂“柵極后制(gate last)”或“取代柵極”技術(shù)；以及(2)所謂“柵極先制(gate first)”技術(shù)。在取代柵極技術(shù)中，最初形成所謂“虛擬”或犧牲柵極結(jié)構(gòu)，然后在執(zhí)行許多制程操作(例如，形成摻雜源極/漏極區(qū)，執(zhí)行退火制程以修理離子植入制程所造成的基板損傷以及活化植入的摻雜物材料)以形成設(shè)備時留在原地。在方法流程的某一點時，移除犧牲柵極結(jié)構(gòu)以界定柵極空腔，在此形成設(shè)備的最終HK/MG柵極結(jié)構(gòu)。一般而言，使用“柵極先制”技術(shù)涉及在基板上形成材料層的堆迭，其中該材料堆迭包含高k柵極絕緣層、一或更多金屬層、一層多晶硅及保護(hù)帽蓋層，例如，氮化硅。之后，執(zhí)行一或更多蝕刻制程以圖案化材料堆迭，從而界定晶體管設(shè)備的基本柵極結(jié)構(gòu)。
[0007]習(xí)知柵極后制加工的例子圖示于圖1。在圖示加工階段中，半導(dǎo)體設(shè)備包括被帽蓋層2覆蓋的取代柵極1，帽蓋層2已用來圖案化形成取代柵極I的層。帽蓋層2可為氮化物層，例如。在取代柵極的側(cè)面形成側(cè)壁間隔體3。形成鄰接側(cè)壁間隔體3的源極/漏極區(qū)4。接下來，在結(jié)構(gòu)之上形成層間電介質(zhì)(ILD) 5,以及在平面回研磨(planar back polishing)后，產(chǎn)生圖示于圖1中倒數(shù)第二個素描的結(jié)構(gòu)。隨后，可移除取代柵極I以及可形成高k層6及柵極電極7于側(cè)壁間隔體3之間。
[0008]習(xí)知柵極先制加工的例子圖示于圖2。在基板上形成材料層的堆迭，其中原則上，該材料堆迭可包含高k柵極隔離層、一或更多金屬層、一層多晶硅、以及保護(hù)帽蓋層，例如，氮化硅。執(zhí)行一或更多蝕刻制程以圖案化該材料堆迭從而界定晶體管設(shè)備的基本柵極結(jié)構(gòu)。如圖2的上圖所示，該柵極結(jié)構(gòu)包括柵極電極10、帽蓋層12及側(cè)壁間隔體13。該結(jié)構(gòu)可包括高k柵極隔離層(未圖示)，以及柵極電極10可包括一或更多金屬層及一層多晶硅。在圖案化柵極后，形成保護(hù)帽蓋層12及間隔體13以保護(hù)柵極結(jié)構(gòu)不受后續(xù)加工操作影響。在嵌入SiGe順序的背景下，可實行離子植入以便形成源極/漏極區(qū)。隨后，必須移除保護(hù)帽蓋層12藉此在柵極電極10的多晶硅柵極材料中可形成金屬硅化物區(qū)16以藉此減少它的接觸電阻。原則上，在結(jié)構(gòu)上可沉積一層相對薄的二氧化硅以便在移除柵極帽蓋層12時保護(hù)側(cè)壁間隔體13。在移除帽蓋層12后，執(zhí)行產(chǎn)生柵極的金屬硅化物區(qū)16和硅化源極/漏極區(qū)14的硅化。
[0009]需要重點注意的是，通常晶體管設(shè)備的形成為各種設(shè)備(例如，晶體管、熔線、電阻器等等)的整體整合加工的一部份。例如，圖2也圖示必須用由光刻及蝕刻制程形成的保護(hù)(硅化塊)層15防止硅化的另一半導(dǎo)體設(shè)備18，例如，多晶硅電阻器。
[0010]不過，在圖示于圖1的柵極后制加工中，帽蓋層必須用研磨制程移除。結(jié)果，形成于共用熔線整合中的硅化熔線的形成不可能，反而必須形成貫孔或金屬熔線，這會使最終所得半導(dǎo)體設(shè)備的整體成形復(fù)雜化。
[0011]另一方面，在圖示于圖2的柵極先制加工中，將會移除帽蓋層以便保證柵極硅化。不過，必須用與柵極電極類似的方式并列地形成未硅化的其他設(shè)備，例如多晶硅電阻器。因此，在移除帽蓋層12以便允許硅化柵極后，在電阻器結(jié)構(gòu)18上方必須形成另一保護(hù)層15，從而使整體加工復(fù)雜化。
[0012]鑒于上述情形，本揭示內(nèi)容提供數(shù)種技術(shù)用于在整合形成半導(dǎo)體設(shè)備的背景下允許硅化一些設(shè)備而不硅化其他設(shè)備，從而不需要復(fù)雜的整體加工。


【發(fā)明內(nèi)容】

[0013]為供基本理解本發(fā)明的一些態(tài)樣，提出以下簡化的總結(jié)。此總結(jié)并非本發(fā)明的窮舉式總覽。它不是想要識別本發(fā)明的關(guān)鍵或重要元件或者是描繪本發(fā)明的范疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細(xì)的說明的前言。
[0014]一種用于硅化柵極電極(在柵極先制加工內(nèi))的示意方法包括:(a)在同一個半導(dǎo)體基板上形成半導(dǎo)體設(shè)備以及具有被帽蓋層覆蓋的第一柵極電極的第一晶體管；(b)形成有機(jī)平坦化層(OPL)于該第一晶體管及該半導(dǎo)體設(shè)備上；(c)回蝕刻該OPL使得該OPL的上表面位準(zhǔn)低于該帽蓋層的上表面位準(zhǔn)(該帽蓋層的上表面為自由表面，而該帽蓋層的下表面與該第一柵極電極接觸)；(d)形成覆蓋該半導(dǎo)體設(shè)備而不覆蓋該第一晶體管的掩模層；(e)在該經(jīng)回蝕刻的OPL及該掩模層存在時，移除該帽蓋層；以及(f)執(zhí)行該第一柵極電極的娃化。應(yīng)注意，該第一晶體管也可包括高k柵極電介質(zhì)。該第一柵極電極可包括一或更多金屬層與多晶硅層。
[0015]也提供一種方法，其包含下列步驟:(a)在同一個半導(dǎo)體基板上形成半導(dǎo)體設(shè)備與包含被帽蓋層覆蓋的含多晶娃層(layer comprising polysilicon)的第一結(jié)構(gòu)；(b)形成有機(jī)平坦化層(OPL)于該第一結(jié)構(gòu)及該半導(dǎo)體設(shè)備上；(c)回蝕刻該OPL使得該OPL的上表面位準(zhǔn)低于該帽蓋層的上表面位準(zhǔn)；(d)形成覆蓋該半導(dǎo)體設(shè)備及暴露該第一結(jié)構(gòu)的掩模層；(e)在該經(jīng)回蝕刻的OPL及該掩模層存在時移除該帽蓋層；以及(f)執(zhí)行硅化步驟。
[0016]在硅化步驟后，可由該第一結(jié)構(gòu)形成硅化多晶硅熔線?；蛘?，在移除該帽蓋層之后以及在硅化之前，該含多晶硅層可被移除并且被柵極電極取代。在此情形下，柵極電極(及對應(yīng)的源極/漏極區(qū))的硅化是在柵極后制加工的背景下達(dá)成。藉此，可提供用于制造積體電路的方法。

【專利附圖】

【附圖說明】
[0017]參考以下結(jié)合附圖的說明可明白本揭示內(nèi)容，其中類似的元件以相同的元件符號表不。
[0018]圖1圖示根據(jù)先前技術(shù)用于柵極后制加工的方法；
[0019]圖2圖示根據(jù)先前技術(shù)用于柵極先制加工的方法；
[0020]圖3圖示用于在整合形成半導(dǎo)體設(shè)備背景下形成硅化多晶硅熔線的方法；
[0021]圖4根據(jù)本發(fā)明的一實施例圖示用于柵極后制加工的方法；以及
[0022]圖5根據(jù)本發(fā)明的一實施例圖示用于柵極先制加工的方法。
[0023]盡管本發(fā)明容許各種修改及替代形式，但本文仍以附圖為例圖示幾個本發(fā)明的特定具體實施例且詳述其中的細(xì)節(jié)。不過，應(yīng)了解本文所描述的特定具體實施例不是想要把本發(fā)明限定成本文所揭示的特定形式，反而是，本發(fā)明是要涵蓋落在如權(quán)利要求所界定的本發(fā)明精神及范疇內(nèi)的所有修改、等價及替代性陳述。
[0024]符號說明
[0025]I 取代柵極
[0026]2 帽蓋層
[0027]3 側(cè)壁間隔體
[0028]4源極/漏極區(qū)
[0029]5層間電介質(zhì)(ILD)
[0030]6高 k 層
[0031]7柵極電極
[0032]10柵極電極
[0033]12帽蓋層
[0034]13側(cè)壁間隔體
[0035]14硅化源極/漏極區(qū)
[0036]15保護(hù)(硅化塊)層
[0037]16金屬硅化物區(qū)
[0038]17NA
[0039]18附加半導(dǎo)體設(shè)備
[0040]101柵極電極
[0041]102帽蓋層
[0042]103側(cè)壁間隔體
[0043]104有機(jī)平坦化層(OPL)
[0044]105另一半導(dǎo)體設(shè)備
[0045]106圖案化掩模層
[0046]107硅化多晶硅熔線
[0047]108硅化源極/漏極區(qū)
[0048]201柵極電極
[0049]202帽蓋層
[0050]203側(cè)壁間隔體
[0051]204OPL
[0052]205第二結(jié)構(gòu)
[0053]205晶體管設(shè)備
[0054]206圖案化掩模層
[0055]207硅化柵極電極
[0056]208硅化源極/漏極區(qū)。

【具體實施方式】
[0057]以下描述本發(fā)明的各種示范具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特征。當(dāng)然，應(yīng)了解，在開發(fā)任一此類的實際具體實施例時，必需做許多與具體實作有關(guān)的決策以達(dá)成開發(fā)人員的特定目標(biāo)，例如遵循與系統(tǒng)相關(guān)及商務(wù)有關(guān)的限制，這些都會隨著每一個具體實作而有所不同。此外，應(yīng)了解，此類開發(fā)既復(fù)雜又花時間，但對于本技藝一般技術(shù)人員在閱讀本揭示內(nèi)容后，仍將會是例行工作。
[0058]此時以參照附圖來描述本揭示內(nèi)容。示意圖示于附圖的各種結(jié)構(gòu)、系統(tǒng)及裝置僅供解釋以及避免熟諳此藝者所習(xí)知的細(xì)節(jié)混淆本揭示內(nèi)容。盡管如此，仍納入附圖用來描述及解釋本揭示內(nèi)容的示范實施例。應(yīng)使用與相關(guān)技藝技術(shù)人員所熟悉的意思一致的方式理解及解釋用于本文的字匯及片語。本文沒有特別定義的用語或片語(亦即，與熟諳此藝者所理解的普通或慣用意思不同的定義)是想要用用語或片語的一致用法來暗示。在這個意義上，希望用語或片語具有特定的意思時(亦即，不同于熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用于該用語或片語的特定定義。
[0059]熟諳此藝者在讀完本申請書后會立即明白，本發(fā)明方法可應(yīng)用于各種技術(shù)，例如NM0S、PM0S、CM0S等等，以及可輕易應(yīng)用至各種設(shè)備，包括但不限于邏輯設(shè)備、記憶體設(shè)備等坐寸ο
[0060]本揭示內(nèi)容在各種半導(dǎo)體設(shè)備的整合成形內(nèi)提供用于硅化柵極電極的方法。特別是，所提供的方法都允許硅化及非硅化柵極在同一個加工方案期間的形成而且復(fù)雜度低于先前技術(shù)。該等方法包括柵極后制及柵極先制加工。
[0061]此時用圖3描述硅化多晶硅熔線在制造半導(dǎo)體設(shè)備的整合方案內(nèi)的形成。圖3圖示與在圖1頂端的視圖類似的半制品。該半制品包括被帽蓋層102覆蓋的“柵極”101。帽蓋層102可為氮化物層，例如。帽蓋層102的厚度可在5至15納米之間。在“柵極”101兩側(cè)形成側(cè)壁間隔體103?！皷艠O” 101最終功能的選擇在此加工階段保持開放，因此，此實施例用引號標(biāo)示該用語。
[0062]該結(jié)構(gòu)形成于可包括半導(dǎo)體層的半導(dǎo)體基板上，該半導(dǎo)體層可由任何適當(dāng)半導(dǎo)體材料構(gòu)成，例如硅、硅/鍺、硅/碳、其他I1-VI或II1-V族半導(dǎo)體化合物及其類似者。該半導(dǎo)體層可含有大量硅，因為有可用性增強(qiáng)及過去數(shù)十年經(jīng)開發(fā)公認(rèn)有效的制程技術(shù)，在基于娃的量產(chǎn)中可形成高集成密度(high integrat1n density)的半導(dǎo)體設(shè)備。不過，可使用任何適當(dāng)半導(dǎo)體材料，例如，含有其他等電子數(shù)成分(iso-electronic component)的娃基材料，例如鍺、碳及其類似者。該半導(dǎo)體基板可為硅基板，特別是，單晶硅基板。其他材料可用來形成半導(dǎo)體基板，例如，鍺、娃/鍺、磷酸鎵(gallium phosphate)、砷化鎵等等。此夕卜，該基板可定義絕緣體上覆硅(SOI)組構(gòu)。
[0063]圖示于圖3的結(jié)構(gòu)另外包含附加半導(dǎo)體設(shè)備105。該半導(dǎo)體基板可包括數(shù)個植入?yún)^(qū)供用于源極/漏極區(qū)，例如，取決于實際所需的最終組構(gòu)。
[0064]附加半導(dǎo)體設(shè)備105可為晶體管，例如，NFET或PFET。有機(jī)平坦化層(OPL) 104形成于包含“柵極”101的結(jié)構(gòu)及另一半導(dǎo)體設(shè)備105 二者上。在形成后，回蝕刻OPL 104，使得OPL 104的上表面位準(zhǔn)低于帽蓋層102的上表面(不與“柵極”101接觸的自由表面)位準(zhǔn)。藉此，平整化(level)柵極形貌。OPL 104可包括旋涂碳(spin-on-carbon)。OPL的一些特別實施例為ODL (可購自Shin-etsu Chemical有限公司)以及被稱為NFC的頂涂組成物(可購自 Japan Synthetic Rubber)。例如，OPL 104 可為一層可購自Cheil Chemical 有限公司的CHM701B，可購自JSR公司的HM8006及HM8014，以及可購自Shin-etsu Chemical有限公司的0DL-102。OPL 104的形成可藉由執(zhí)行旋涂制程，之后干燥OPL材料。例如，OPL104的厚度可在100至900納米之間。
[0065]形成圖案化掩模層106以覆蓋附加半導(dǎo)體設(shè)備105以及暴露包含“柵極” 101、帽蓋層102及側(cè)壁間隔體103的結(jié)構(gòu)?？商峁﹫D案化掩模層106例如作為光阻涂層(photoresist coating)。在用經(jīng)適當(dāng)賦形的掩模曝光光阻涂層以及蝕刻經(jīng)曝光的光阻涂層后，產(chǎn)生圖案化掩模層106。在回蝕刻OPL 104及改變蝕刻化學(xué)后，執(zhí)行蝕刻及/或平面回研磨(planar back polishing)用以移除帽蓋層102。帽蓋層102可用濕或干蝕刻法移除。保護(hù)帽蓋層102的移除可包括具有積極侵蝕性而蝕穿大部份保護(hù)帽蓋層102的主蝕刻制程，接著是沒有積極侵蝕性的過蝕刻制程(over-etch process)。只移除在圖案化掩模層106所暴露的區(qū)域中的帽蓋層102 (硬掩模)。
[0066]隨后，如圖3底所示，剝除圖案化掩模層106及剩余OPL 104。應(yīng)注意，可在單一處理室中實行帽蓋層102、圖案化掩模層106及OPL 104的移除而不從該室移出晶圓以便加速整體加工及避免污染。
[0067]在移除圖案化掩模層106及剩余OPL 104后，實行硅化制程。金屬硅化物區(qū)的形成可基于耐火金屬，例如鎳、鉬及其類似者，其可沉積以及藉由執(zhí)行適當(dāng)?shù)臒崽幚磙D(zhuǎn)變成金屬硅化物，例如，以快速熱退火的形式。之后，基于公認(rèn)有效的選擇性蝕刻技術(shù)可移除任何未反應(yīng)金屬，其中在此如有必要，可添加額外熱處理用于穩(wěn)定化整體特性。在該硅化制程期間，間隔體結(jié)構(gòu)103能可靠地覆蓋“柵極” 101的側(cè)壁，藉此避免顯著的金屬包覆，從而可實現(xiàn)硅化制程的可控性及一致性的增強(qiáng)。例如，該硅化制程可導(dǎo)致形成硅化多晶硅熔線107。此外，該硅化制程可產(chǎn)生晶體管設(shè)備105的硅化源極/漏極區(qū)108 (在此情形下，源極/漏極極植入已在形成圖案化掩模層106之前用半導(dǎo)體設(shè)備105的帽蓋層及側(cè)壁間隔體作為植入掩模來執(zhí)行)。因此，提供用于形成晶體管設(shè)備105及硅化多晶硅熔線107的綜合又簡單的制造方案。
[0068]圖4圖示基于柵極后制加工的整合制造方案的另一實施例。根據(jù)此實施例，形成兩個晶體管設(shè)備于半導(dǎo)體基板上。這兩個晶體管設(shè)備可設(shè)計成為N-通道或P型通道晶體管，它們中之一或兩者可設(shè)計成為P型通道晶體管而另一個可設(shè)計成為N型通道晶體管。在沉積OPL 104及圖案化掩模層106之前，形成鄰接側(cè)壁間隔體103的源極/漏極區(qū)108以及晶體管105的側(cè)壁間隔體。在回蝕刻OPL 104后，產(chǎn)生與圖4所示類似的組構(gòu)。不過，為了形成基于(取代)柵極101的晶體管設(shè)備，強(qiáng)制形成鄰接側(cè)壁間隔體103的源極/漏極區(qū)。如果打算形成硅化熔線(參考圖3)，不需要此一源極/漏極區(qū)形成物，不過，在整合整體加工期間可能產(chǎn)生。
[0069]從圖示于圖4中間的組構(gòu)開始，移除圖案化掩模層106及剩余0PL104以便執(zhí)行硅化制程。原則上，在用最終柵極的材料取代取代柵極101之前或之后，可執(zhí)行硅化。例如，移除取代柵極101，以及形成換取取代柵極101的高k層6及電極層7 (包括數(shù)個金屬層及一多晶硅層，例如)。之后，執(zhí)行硅化以實現(xiàn)硅化柵極6及硅化源極/漏極區(qū)108。例如，NiSi為優(yōu)良硅化制程候選物，因為它有低電阻率、低成形溫度、低硅消耗量以及大穩(wěn)定加工溫度窗P。
[0070]圖5圖示包含柵極先制加工(無取代柵極)的本發(fā)明實施例。在半導(dǎo)體基板上形成包括柵極201、帽蓋層202及側(cè)壁間隔體203的第一結(jié)構(gòu)。帽蓋層202可為氮化物層，例如。帽蓋層102的厚度可在5至15納米之間。柵極201可包括高k電介質(zhì)柵極絕緣層與一或更多金屬層，以及一多晶硅層。該半導(dǎo)體基板可包括半導(dǎo)體層，該半導(dǎo)體層可由任何適當(dāng)半導(dǎo)體材料構(gòu)成，例如硅、硅/鍺、硅/碳、其他I1-VI或II1-V族半導(dǎo)體化合物及其類似者。該半導(dǎo)體層可含有大量硅，因為有可用性增強(qiáng)及過去數(shù)十年經(jīng)開發(fā)公認(rèn)有效的制程技術(shù)，在基于硅的量產(chǎn)中可形成高集成密度的半導(dǎo)體設(shè)備。不過，可使用任何適當(dāng)半導(dǎo)體材料，例如，含有其他等電子數(shù)成分的硅基材料，例如鍺、碳及其類似者。該半導(dǎo)體基板可為硅基板，特別是，單晶硅基板。其他材料可用來形成半導(dǎo)體基板，例如，鍺、硅/鍺、磷酸鎵、砷化嫁等等。此外，該基板可定乂 SOI組構(gòu)。
[0071]此外，在基板上形成第二結(jié)構(gòu)205，例如，晶體管設(shè)備。第一及第二結(jié)構(gòu)可為由多個類似結(jié)構(gòu)組成的個別群組實施例?？尚纬舌徑拥谝患暗诙Y(jié)構(gòu)的側(cè)壁間隔體203的源極/漏極區(qū)。在嵌入SiGe順序的背景下，可實行離子植入以便形成該源極區(qū)及該漏極區(qū)，例如。OPL 204已形成于這兩個結(jié)構(gòu)上面以及經(jīng)回蝕刻成OPL 204的上表面位準(zhǔn)低于帽蓋層202的上表面位準(zhǔn)。與圖示于圖3的實施例類似，形成圖案化掩模層206以覆蓋第二結(jié)構(gòu)205及暴露包含柵極201、帽蓋層202及側(cè)壁間隔體203的第一結(jié)構(gòu)?？商峁﹫D案化掩模層206例如作為光阻涂層。在用經(jīng)適當(dāng)賦形的掩模曝光光阻涂層以及蝕刻經(jīng)曝光的光阻涂層后，產(chǎn)生圖案化掩模層206。
[0072]接下來，在OPL 204存在的情形下，移除在沒有被掩模層206覆蓋的區(qū)域中的帽蓋層202以及保護(hù)經(jīng)形成與第一及第二結(jié)構(gòu)的側(cè)壁間隔體鄰接的源極/漏極區(qū)。
[0073]在移除圖案化掩模層206及剩余(經(jīng)回蝕刻)OPL 204后，實行硅化制程。金屬硅化物區(qū)207及208的形成可基于耐火金屬，例如鎳、鉬及其類似者，其可沉積以及藉由執(zhí)行適當(dāng)?shù)臒崽幚磙D(zhuǎn)變成金屬硅化物，例如，以快速熱退火的形式。之后，基于公認(rèn)有效的選擇性蝕刻技術(shù)可移除任何未反應(yīng)金屬，其中在此如有必要，可添加額外熱處理用于穩(wěn)定化整體特性。在該硅化制程期間，間隔體結(jié)構(gòu)203能可靠地覆蓋柵極201的側(cè)壁，藉此避免顯著的金屬包覆，從而可實現(xiàn)硅化制程的可控性及一致性的增強(qiáng)。
[0074]該硅化制程產(chǎn)生硅化柵極電極207及硅化源極/漏極區(qū)208。第二結(jié)構(gòu)205的柵極電極藉由在第一結(jié)構(gòu)的帽蓋層202移除制程期間不被移除的自有帽蓋層而防止硅化。因此，提供用于形成例如包含硅化柵極電極207的晶體管設(shè)備及無硅化柵極電極的晶體管設(shè)備205的綜合又簡單的制造方案。該等晶體管的典型通道長度可小于100納米，例如，約50納米。
[0075]結(jié)果，本揭示內(nèi)容提供利用硅化加工的半導(dǎo)體設(shè)備制造技術(shù)。特別是，所提供的制造技術(shù)包括柵極后制或者是柵極先制加工。在整體整合加工步驟的有效順序內(nèi)，實現(xiàn)特定結(jié)構(gòu)的娃化，同時保持其他結(jié)構(gòu)不娃化。
[0076]以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益于本文的教導(dǎo)后顯然可以不同但等價的方式來修改及實施本發(fā)明。例如，可用不同的順序完成以上所提出的制程步驟。此外，除非在權(quán)利要求有提及，不希望本發(fā)明受限于本文所示的構(gòu)造或設(shè)計的細(xì)節(jié)。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認(rèn)為仍然是在本發(fā)明的范疇與精神內(nèi)。因此，本文提出權(quán)利要求尋求保護(hù)。
【權(quán)利要求】
1.一種用于執(zhí)行柵極電極的娃化的方法，包括: 在同一個半導(dǎo)體基板上形成半導(dǎo)體設(shè)備以及具有被帽蓋層覆蓋的第一柵極電極的第一晶體管； 形成有機(jī)平坦化層(OPL)于該第一晶體管及該半導(dǎo)體設(shè)備上； 回蝕刻該有機(jī)平坦化層，使得該有機(jī)平坦化層的上表面位準(zhǔn)低于該帽蓋層的上表面位準(zhǔn)； 形成覆蓋該半導(dǎo)體設(shè)備及暴露該第一晶體管的掩模層； 在該經(jīng)回蝕刻的有機(jī)平坦化層及該掩模層存在時，移除該帽蓋層；以及 執(zhí)行該第一柵極電極的娃化。
2.根據(jù)權(quán)利要求1所述的方法，其中，該半導(dǎo)體設(shè)備為包含第二柵極電極以及防止該第二柵極電極在該第一柵極電極的硅化期間硅化的第二帽蓋層的第二晶體管。
3.根據(jù)權(quán)利要求1所述的方法，其中，該半導(dǎo)體設(shè)備為電阻器設(shè)備。
4.根據(jù)權(quán)利要求1所述的方法，更包括:形成該第一晶體管的源極/漏極區(qū)，以及其中，在該第一柵極電極的硅化期間，亦硅化該第一晶體管的該源極區(qū)及該漏極區(qū)。
5.根據(jù)權(quán)利要求1所述的方法，更包括:在執(zhí)行該第一柵極電極的硅化之前，移除該掩模層及該經(jīng)回蝕刻的有機(jī)平坦化層。
6.根據(jù)權(quán)利要求5所述的方法，其中，回蝕刻該有機(jī)平坦化層、移除該保護(hù)帽蓋層、移除該經(jīng)回蝕刻的有機(jī)平坦化層及該掩模層的步驟都在單一處理室中執(zhí)行而不從該單一處理室移出該半導(dǎo)體基板。
7.根據(jù)權(quán)利要求1所述的方法，其中，形成該掩模層包括:形成光阻涂層于該經(jīng)回蝕刻的有機(jī)平坦化層、該第一晶體管及該半導(dǎo)體設(shè)備上，以及圖案化該光阻涂層，以暴露該第一晶體管。
8.一種方法，包括: 在同一個半導(dǎo)體基板上形成半導(dǎo)體設(shè)備與包含被帽蓋層覆蓋的含多晶硅層的第一結(jié)構(gòu)； 形成有機(jī)平坦化層(OPL)于該第一結(jié)構(gòu)及該半導(dǎo)體設(shè)備上； 回蝕刻該有機(jī)平坦化層，使得該有機(jī)平坦化層的上表面位準(zhǔn)低于該帽蓋層的上表面位準(zhǔn)； 形成覆蓋該半導(dǎo)體設(shè)備及暴露該第一結(jié)構(gòu)的掩模層； 在該經(jīng)回蝕刻的有機(jī)平坦化層及該掩模層存在時，移除該帽蓋層；以及 執(zhí)行硅化步驟。
9.根據(jù)權(quán)利要求8所述的方法，其中，藉由執(zhí)行該硅化步驟，硅化該含多晶硅層，藉此形成硅化多晶硅熔線。
10.根據(jù)權(quán)利要求8所述的方法，其中，該含多晶硅層為取代柵極，以及更包括在移除該帽蓋層后以柵極電極取代該取代柵極。
11.根據(jù)權(quán)利要求10所述的方法，其中，該第一結(jié)構(gòu)包括鄰接該含多晶硅層的側(cè)壁間隔體，以及執(zhí)行該硅化步驟包括硅化該柵極電極及經(jīng)形成與該等側(cè)壁間隔體鄰接的源極/漏極區(qū)。
12.根據(jù)權(quán)利要求8所述的方法，更包括在執(zhí)行該硅化步驟之前，移除該掩模層及該經(jīng)回蝕刻的有機(jī)平坦化層。
13.根據(jù)權(quán)利要求12所述的方法，其中，回蝕刻該有機(jī)平坦化層、移除該保護(hù)帽蓋層、移除該經(jīng)回蝕刻的有機(jī)平坦化層及該掩模層的步驟都在單一處理室中執(zhí)行而不從該單一處理室移出該半導(dǎo)體基板。
14.根據(jù)權(quán)利要求8所述的方法，其中，形成該掩模層包括形成光阻涂層于該經(jīng)回蝕刻的有機(jī)平坦化層、該第一結(jié)構(gòu)及該半導(dǎo)體設(shè)備上，以及圖案化該光阻涂層，以暴露該第一結(jié)構(gòu)。
15.根據(jù)權(quán)利要求8所述的方法，其中，該半導(dǎo)體設(shè)備為包含第二柵極電極及防止該第二柵極電極在該硅化步驟期間硅化的第二帽蓋層的晶體管。
16.根據(jù)權(quán)利要求8所述的方法，其中，該半導(dǎo)體設(shè)備為電阻器設(shè)備。
【文檔編號】H01L21/28GK104425232SQ201410454065
【公開日】2015年3月18日 申請日期:2014年9月5日 優(yōu)先權(quán)日:2013年9月9日
【發(fā)明者】R·博施克, S·弗萊克豪斯基, M·凱斯勒 申請人:格羅方德半導(dǎo)體公司